JP2005108430A - 半導体メモリ装置のピンアサインメント方法及びパケット単位の信号を入力とする半導体メモリ装置 - Google Patents
半導体メモリ装置のピンアサインメント方法及びパケット単位の信号を入力とする半導体メモリ装置 Download PDFInfo
- Publication number
- JP2005108430A JP2005108430A JP2004380408A JP2004380408A JP2005108430A JP 2005108430 A JP2005108430 A JP 2005108430A JP 2004380408 A JP2004380408 A JP 2004380408A JP 2004380408 A JP2004380408 A JP 2004380408A JP 2005108430 A JP2005108430 A JP 2005108430A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- unit
- pin
- pins
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 14
- 238000012360 testing method Methods 0.000 claims description 101
- 230000003213 activating effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
【解決手段】 第1ピン部、第2ピン部、メモリ部、およびインタフェース部よりなる半導体メモリ装置で、インタフェース部を通じてメモリ部をアクセスする通常モードでは第1ピン部をデータを入出力するピンにアサインし、第2ピン部を前記データ以外のアドレス、メモリ部の動作を制御する制御信号、及びクロックにアサインし、一方インタフェース部を通さずにメモリ部を直接テストする直接アクセスモードでは通常モードでデータが入出力されるようにアサインされた入出力ピンの中で一部だけにデータを入出力する。残りのピンはアドレス及びメモリ部を動作させるための制御信号、例えばローアドレスストローブ信号、コラムアドレスストローブ信号、及びデータ書込命令語を入力するピンで使用でき、アドレス及び制御信号が入力される入出力ピンに連結される。
【選択図】 図4
Description
図4は、本発明によるパケットで動作する半導体メモリ装置の直接アクセスモードでのピンアサインメントの第1の実施の形態を示す。前記図4を参照すると、本第1の実施の形態による半導体メモリ装置のピンは、通常モードでデータが入力または出力されるようにアサインされたデータピンDQA<8:0>、DQB<8:0>と、アドレス及び命令語が入力されるようにアサインされたリクエストピンRQ<7:0>、クロックが入力されるようにアサインされたクロックピンCFM/CFMN、CTM/CTMN、及び4個のその他のピンCLIN、CLOUT、SIN、SOUTよりなっている。
図7は、本発明によるパケットで動作する半導体メモリ装置の直接アクセスモードでのピンアサインメントの第2の実施の形態を示す。前記図7を参照すると、本実施の形態による半導体メモリ装置のピンは、通常モードではデータが入力または出力されるようにアサインされたデータピンDQA<7:0>、DQB<7:0>と、アドレス及び命令語が入力されるようにアサインされたリクエストピンRQ<7:0>、クロックが入力されるようにアサインされたクロックピンCFM/CFMN、CTM/CTMNよりなる。
Claims (13)
- 第1ピン部、第2ピン部、メモリ部、前記第1及び第2ピン部を通じてパケット単位の信号を入力として前記メモリ部を動作させるインターフェース部よりなる半導体メモリ装置のピンアサインメント方法において、
前記インターフェース部を通じて前記メモリ部にデータを読出し/書込みする通常モードでは、前記第1ピン部をデータを入出力するピンにアサインし、前記第2ピン部を前記データ以外にアドレスを入力とするピン、前記メモリ部の動作を制御する制御信号を入力とするピン、及びクロックを入力とするピンにアサインし、
前記インターフェース部を通じないで前記メモリ部を直接テストする直接アクセスモードでは、前記第1ピン部の一部ピンはデータを入出力するピンにアサインし、前記第1ピン部の残りのピンと前記第2ピン部はアドレスを入力とするピン、前記メモリ部の動作を制御する制御信号を入力とするピン、及びクロックを入力とするピンにアサインすることを特徴とする半導体メモリ装置のピンアサインメント方法。 - 前記メモリ部の動作を制御する制御信号は、ローアドレスストローブ信号、コラムアドレスストローブ信号、及びデータ書込命令語を含むことを特徴とする請求項1に記載の半導体メモリ装置のピンアサインメント方法。
- 前記第2ピン部の中で、前記通常モードでクロックを入力とするピンは、前記直接アクセスモードでは前記メモリ部の動作を制御する制御信号を入力とするピンにアサインすることを特徴とする請求項1に記載の半導体メモリ装置のピンアサインメント方法。
- 前記メモリ部の動作を制御する制御信号は、ローアドレスストローブ信号、コラムアドレスストローブ信号、及びデータ書込命令語であることを特徴とする請求項3に記載の半導体メモリ装置のピンアサインメント方法。
- メモリ部と、
前記メモリ部に連結されたデータバスと、
前記データバスの各々に連結されたデータ入出力バッファと、
前記データ入出力バッファに連結され、パケット単位の信号を入力とする入出力ピンと、
前記データバスの中でいずれか1つ以上に形成された第1スイッチング部と、
一端は前記第1スイッチング部が形成されたデータバスに連結され、他端は前記第1スイッチング部が形成されたデータバスを含んで前記第1スイッチング部が形成されない1つ以上のデータバスと連結された比較部とを具備し、
前記第1スイッチング部は、
通常モードで動作する時は、前記データ入出力バッファと前記メモリ部が連結されるようにスイッチングすることによって、前記全ての入出力ピンを通じてデータを入出力させ、
前記メモリ部をテストするための直接アクセスモードで動作する時は、前記データ口出力バッファを前記比較部と連結するようにスイッチングすることによって、前記入出力ピンの中で前記スイッチング部が形成されたデータバスと延長線にある入出力ピンだけを通じてデータを入出力させることを特徴とするパケット単位の信号を入力とする半導体メモリ装置。 - 前記データ入出力バッファの中で前記第1スイッチング部が形成されないデータバスに連結されたデータ入出力バッファは、直接アクセスモードでは入力バッファとしてのみ動作することを特徴とする請求項5に記載のパケット単位の信号を入力とする半導体メモリ装置。
- 前記直接アクセスモードで前記入出力ピンの中で前記第1スイッチング部が形成されないデータバスの延長線にある入出力ピンでは、アドレスまたは前記メモリ部を制御するための制御信号が入力されることを特徴とする請求項5に記載のパケット単位の信号を入力とする半導体メモリ装置。
- 前記メモリ部の動作を制御する制御信号は、ローアドレスストローブ信号、コラムアドレスストローブ信号、及びデータ書込命令語を含むことを特徴とする請求項7に記載のパケット単位の信号を入力とする半導体メモリ装置。
- 前記メモリ部にデータを書込みする直接アクセスモードでは、前記入出力ピンの中で前記第1スイッチング部が形成されたデータバスの延長線にある入出力ピンだけでデータが入力され、入力されたデータは前記データ入出力バッファ及び比較部を通じて前記比較部と連結された1つ以上のデータバスに伝えられることを特徴とする請求項5に記載のパケット単位の信号を入力とする半導体メモリ装置。
- 前記メモリ部からデータをリ―ドする直接アクセスモードで、前記比較部は、前記比較部と連結された1つ以上のデータバスを通じて前記メモリ部からデータを入力として比較した後、その結果を前記入出力ピンの中で前記第1スイッチング部が形成されたデータバスと延長線にある入出力ピンに出力することを特徴とする請求項5に記載のパケット単位の信号を入力とする半導体メモリ装置。
- 前記比較部は、メモリ部から入力されたデータが全て同一な場合、論理ハイまたは論理ローを出力することを特徴とする請求項10に記載のパケット単位の信号を入力とする半導体メモリ装置。
- 前記比較部は、排他的な論理和の論理ゲート回路よりなることを特徴とする請求項11に記載のパケット単位の信号を入力とする半導体メモリ装置。
- 前記比較部は、排他的なNOR論理ゲート回路よりなることを特徴とする請求項11に記載のパケット単位の信号を入力とする半導体メモリ装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970066748A KR100261218B1 (ko) | 1997-12-08 | 1997-12-08 | 반도체 메모리 장치의 핀 어사인먼트 방법 및 패킷 단위의 신호를 입력으로 하는 반도체 메모리장치 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18107498A Division JP4335331B2 (ja) | 1997-12-08 | 1998-06-26 | 半導体メモリ装置のピンアサインメント方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005108430A true JP2005108430A (ja) | 2005-04-21 |
JP4303195B2 JP4303195B2 (ja) | 2009-07-29 |
Family
ID=19526710
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18107498A Expired - Fee Related JP4335331B2 (ja) | 1997-12-08 | 1998-06-26 | 半導体メモリ装置のピンアサインメント方法 |
JP2004380408A Expired - Fee Related JP4303195B2 (ja) | 1997-12-08 | 2004-12-28 | 半導体メモリ装置のピンアサインメント方法及びパケット単位の信号を入力とする半導体メモリ装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18107498A Expired - Fee Related JP4335331B2 (ja) | 1997-12-08 | 1998-06-26 | 半導体メモリ装置のピンアサインメント方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6078536A (ja) |
JP (2) | JP4335331B2 (ja) |
KR (1) | KR100261218B1 (ja) |
TW (1) | TW388883B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009266326A (ja) * | 2008-04-25 | 2009-11-12 | Elpida Memory Inc | 半導体集積回路 |
WO2014175057A1 (ja) * | 2013-04-23 | 2014-10-30 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6272567B1 (en) * | 1998-11-24 | 2001-08-07 | Nexabit Networks, Inc. | System for interposing a multi-port internally cached DRAM in a control path for temporarily storing multicast start of packet data until such can be passed |
DE10005161A1 (de) * | 1999-04-30 | 2000-11-02 | Fujitsu Ltd | Halbleiter-Speicheranordnung, Leiterplatte, auf welcher eine Halbleiter-Speicheranordnung montiert ist, und Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte |
KR100296964B1 (ko) * | 1999-06-28 | 2001-11-01 | 박종섭 | 패킷 명령어 구동형 메모리소자 |
KR100297735B1 (ko) * | 1999-07-13 | 2001-11-01 | 윤종용 | 기능블록들의 효율적인 배치를 갖는 반도체 메모리장치 |
US6760272B2 (en) * | 2000-12-07 | 2004-07-06 | International Business Machines Corporation | Method and system for supporting multiple cache configurations |
KR100401508B1 (ko) | 2001-05-25 | 2003-10-17 | 주식회사 하이닉스반도체 | 램버스 디램의 뱅크 제어회로 |
DE10127421C2 (de) * | 2001-06-06 | 2003-06-05 | Infineon Technologies Ag | Verfahren zum Erkennen und zum Ersetzen von fehlerhaften Speicherzellen in einem Speicher |
KR100968261B1 (ko) * | 2003-09-30 | 2010-07-06 | 삼성전자주식회사 | 핀수를 줄일 수 있는 반도체 메모리 장치 |
CN1302394C (zh) * | 2004-08-31 | 2007-02-28 | 威盛电子股份有限公司 | 配置存储器空间的方法与使用该方法的集成电路产品 |
JP2006120250A (ja) | 2004-10-21 | 2006-05-11 | Fujitsu Ltd | 半導体装置およびその試験方法 |
JP2006179124A (ja) * | 2004-12-22 | 2006-07-06 | Renesas Technology Corp | 半導体記憶装置 |
US20070022333A1 (en) * | 2005-06-17 | 2007-01-25 | Terry Steven W | Testing of interconnects associated with memory cards |
KR100732241B1 (ko) * | 2006-01-24 | 2007-06-27 | 삼성전자주식회사 | 테스트 효율이 높은 반도체 메모리 장치, 반도체 메모리장치의 테스트 방법, 및 이를 구비한 테스트 시스템 |
JP4591836B2 (ja) | 2006-05-22 | 2010-12-01 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのテスト方法 |
US8289760B2 (en) * | 2008-07-02 | 2012-10-16 | Micron Technology, Inc. | Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes |
JP4934656B2 (ja) * | 2008-10-24 | 2012-05-16 | エルピーダメモリ株式会社 | 半導体記憶装置のテスト方法 |
US11145381B1 (en) * | 2020-09-09 | 2021-10-12 | Powerchip Semiconductor Manufacturing Corporation | Memory with test function and test method thereof |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4205373A (en) * | 1978-05-22 | 1980-05-27 | Ncr Corporation | System and method for accessing memory connected to different bus and requesting subsystem |
IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
US5578940A (en) * | 1995-04-04 | 1996-11-26 | Rambus, Inc. | Modular bus with single or double parallel termination |
US5799209A (en) * | 1995-12-29 | 1998-08-25 | Chatter; Mukesh | Multi-port internally cached DRAM system utilizing independent serial interfaces and buffers arbitratively connected under a dynamic configuration |
-
1997
- 1997-12-08 KR KR1019970066748A patent/KR100261218B1/ko not_active IP Right Cessation
-
1998
- 1998-05-26 TW TW087108153A patent/TW388883B/zh not_active IP Right Cessation
- 1998-06-26 JP JP18107498A patent/JP4335331B2/ja not_active Expired - Fee Related
- 1998-12-08 US US09/207,534 patent/US6078536A/en not_active Expired - Fee Related
-
2004
- 2004-12-28 JP JP2004380408A patent/JP4303195B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009266326A (ja) * | 2008-04-25 | 2009-11-12 | Elpida Memory Inc | 半導体集積回路 |
WO2014175057A1 (ja) * | 2013-04-23 | 2014-10-30 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US6078536A (en) | 2000-06-20 |
KR19990048133A (ko) | 1999-07-05 |
JP4335331B2 (ja) | 2009-09-30 |
JP4303195B2 (ja) | 2009-07-29 |
KR100261218B1 (ko) | 2000-07-01 |
TW388883B (en) | 2000-05-01 |
JPH11176196A (ja) | 1999-07-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4303195B2 (ja) | 半導体メモリ装置のピンアサインメント方法及びパケット単位の信号を入力とする半導体メモリ装置 | |
US8031552B2 (en) | Multi-port memory device with serial input/output interface | |
KR100391730B1 (ko) | 캐시의 사용이 선택될 수 있는 반도체 메모리 디바이스와, 반도체 메모리 디바이스 액세스 방법, 및 데이터 처리 시스템 | |
US5640354A (en) | Dynamic random access memory having self-test function | |
US7327613B2 (en) | Input circuit for a memory device | |
KR100745374B1 (ko) | 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력방법 | |
US6067255A (en) | Merged memory and logic (MML) integrated circuits including independent memory bank signals and methods | |
US20070147162A1 (en) | Multi-port semiconductor memory device having variable access paths and method therefor | |
US6252805B1 (en) | Semiconductor memory device including programmable output pin determining unit and method of reading the same during test mode | |
KR20000011216A (ko) | 모드레지스터의설정값을관측하는회로를구비한반도체기억장치 | |
US5928373A (en) | High speed test circuit for a semiconductor memory device | |
US5809038A (en) | Method and apparatus for reading compressed test data from memory devices | |
JP2000357398A (ja) | 外部アドレスにより自動リフレッシュ動作が行えるテストモードを有する同期式dram及び自動リフレッシュ方法 | |
JP3918317B2 (ja) | 半導体記憶装置 | |
KR100487180B1 (ko) | 코어 잡음 테스트 실행 방법, 다이나믹 랜덤 액세스 메모리(dram) 테스트 방법, dram, 테스트 시스템, 컴퓨터 시스템 및 dram 제조 방법 | |
US5926420A (en) | Merged Memory and Logic (MML) integrated circuits including data path width reducing circuits and methods | |
KR100261641B1 (ko) | 반도체 메모리 메모리 시스템 및 데이타 전송 시스템 | |
KR20030037226A (ko) | 프로그램 가능한 비트라인 멀티플렉서를 갖는 반도체메모리 장치 및 그 제어 방법 | |
JPH11203896A (ja) | 同時カラム選択ライン活性化回路を具備する半導体メモリ装置及びカラム選択ライン制御方法 | |
US6108248A (en) | Column address strobe signal generator for synchronous dynamic random access memory | |
US5986953A (en) | Input/output circuits and methods for testing integrated circuit memory devices | |
US20080244157A1 (en) | Semiconductor memory device | |
KR100307626B1 (ko) | 디램과버퍼메모리를갖는메모리로직복합집적회로장치 | |
JP2000251496A (ja) | 半導体集積回路装置 | |
KR100412993B1 (ko) | 동기식 반도체 메모리 소자 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050419 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080226 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080618 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080722 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081020 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081111 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090212 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090324 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090423 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |