JP2011258773A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2011258773A
JP2011258773A JP2010132332A JP2010132332A JP2011258773A JP 2011258773 A JP2011258773 A JP 2011258773A JP 2010132332 A JP2010132332 A JP 2010132332A JP 2010132332 A JP2010132332 A JP 2010132332A JP 2011258773 A JP2011258773 A JP 2011258773A
Authority
JP
Japan
Prior art keywords
gate
region
trench
source
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010132332A
Other languages
English (en)
Other versions
JP5775268B2 (ja
Inventor
Kenichi Yoshimochi
賢一 吉持
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2010132332A priority Critical patent/JP5775268B2/ja
Priority to PCT/JP2011/063173 priority patent/WO2011155541A1/ja
Priority to US13/699,616 priority patent/US9041100B2/en
Priority to TW100120253A priority patent/TWI538206B/zh
Publication of JP2011258773A publication Critical patent/JP2011258773A/ja
Priority to US14/711,858 priority patent/US9450087B2/en
Application granted granted Critical
Publication of JP5775268B2 publication Critical patent/JP5775268B2/ja
Priority to US15/245,570 priority patent/US9614073B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】性能を犠牲にすることなく、製造工程数を削減することができ、しかも、充分な破壊耐量を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、ソース領域４を貫通してチャネル領域５に達するソースコンタクト溝内に埋め込まれたソースメタルと、ソース領域４およびチャネル領域５を貫通してドレイン領域６に達するように形成されたゲートトレンチ７の側壁に形成されたゲート絶縁膜８とを含む。半導体装置１は、さらに、ソース領域４の表面以下に全部が位置するようにゲートトレンチ７内に埋め込まれたポリシリコンゲート１０と、チャネル領域５の深さに達するようにポリシリコンゲート１０に形成されたゲートコンタクト溝２１内に埋め込まれ、ポリシリコンゲート１０に接するゲートメタル１４，２２，１６２とを含む。
【選択図】図４

Description

この発明は、トレンチゲート構造を有する半導体装置およびその製造方法に関する。
トレンチゲート構造は、たとえば、パワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)において用いられている。トレンチゲート構造は、半導体基板に形成されたトレンチの内壁面に形成されたゲート酸化膜と、このゲート酸化膜に接するようにトレンチに埋め込まれたポリシリコンゲートとを含む。半導体基板には、その厚さ方向に沿って表面から順にソース領域、チャネル領域およびドレイン領域が形成されている。トレンチは、ソース領域およびチャネル領域を貫通してドレイン領域に達している。したがって、ポリシリコンゲートは、ゲート酸化膜を介して、ソース領域、チャネル領域およびドレイン領域に対向している。これにより、ＭＯＳＦＥＴが構成されている。
ポリシリコンゲートに対するゲート電極の接続は、トレンチ外の領域で行われる。そのため、ポリシリコンゲートは、トレンチ内から引き出され、トレンチ外の半導体基板上の領域に乗り上げた乗上げ部を有している。この乗上部に、ゲート電極が接続されている。
特開平８−８３９０７号公報
ゲート絶縁膜は、トレンチの内壁だけでなく、トレンチ外の半導体基板の表面をも覆うように形成されるのが一般的である。したがって、ゲート絶縁膜は、トレンチの内壁面から、その開口縁を通って、トレンチ外に至っている。このようなゲート絶縁膜の表面にポリシリコンゲートが形成されることになる。
ところが、トレンチの開口縁では、ゲート絶縁膜は半導体基板の法線方向から半導体基板の主面に沿う方向へと折れ曲がっている。この折曲部分では、ゲート絶縁膜の膜厚がその他の部分よりも薄くなる。そのため、トレンチの開口縁では、薄いゲート絶縁膜を挟んで、半導体基板とポリシリコンゲートとが対向している。しかも、トレンチの開口縁には、半導体基板のエッジが位置しているから、電界が集中しやすい。そのため、トレンチの開口縁において、ゲート絶縁膜の絶縁破壊が生じやすい。
この問題を回避するために、ポリシリコンゲートの形成領域をトレンチ内に制限し、トレンチ内の領域でポリシリコンゲートにゲート電極を接合する構造を採ることが考えられる。この構造では、トレンチの開口縁ではゲート絶縁膜に電界がかからないから、ゲート絶縁膜の絶縁破壊の問題を回避できる。
この構造の製造工程では、半導体基板を覆う層間絶縁膜に形成されるゲートコンタクト孔は、トレンチ内に対応する領域に形成されることになる。ゲート電極は、ゲートコンタクト孔を介してポリシリコンゲートに接するように形成される。さらに、前記層間絶縁膜に、トレンチ外の領域でソースコンタクト孔が形成される。ソース電極は、ソースコンタクト孔を介してソース領域に接するように形成される。ソース電極はチャネル領域にも接する必要がある。そこで、ソースコンタクト孔は、ソース領域を貫通してチャネル領域に達するように半導体基板をエッチングして形成されることになる。
ゲートコンタクト孔はポリシリコンゲートに達すればよいのに対して、ソースコンタクト孔はチャネル領域に達する必要があるから、これらは深さが異なる。したがって、これらのコンタクト孔は、別工程で形成しなければならないので、工程数が多く、それに応じてコストが嵩む。したがって、絶縁破壊の問題は解決できるとしても、さらに解決すべき課題が残されている。
ゲートコンタクト孔とソースコンタクト孔とを同一工程で形成すれば工程数を削減できるが、それらのコンタクト孔は同じ深さになってしまう。すなわち、ソースコンタクト孔を形成するために半導体基板をエッチングする際に、ゲートトレンチ内のポリシリコンが同じ深さまでエッチングされてしまう。ソースコンタクト孔はチャネル領域に達しなければならないので、ゲートコンタクト孔の底面は、チャネル領域の層厚途中に相当する深さに位置することになる。よって、ゲートトレンチ内では、ゲートコンタクト孔の底面よりも深い領域にはポリシリコンが埋め込まれ、その深さよりも浅い領域にはゲート電極を構成する金属が埋め込まれることになる。その結果、チャネル領域の一部にはポリシリコンが対向し、他の部分には金属が対向することになる。よって、ポリシリコンがチャネル領域の深さ範囲全域に対向する場合とは、しきい値電圧その他の特性が異なるから、設計どおりの性能（特性）を得難くなる。
そこで、この発明の目的は、性能を犠牲にすることなく、製造工程数を削減することができ、しかも、充分な破壊耐量を有する半導体装置およびその製造方法を提供することである。
この発明は、半導体基板の厚さ方向に沿って装置表面側から順に配置されたソース領域、チャネル領域およびドレイン領域を有する半導体装置を提供する。この半導体装置は、前記ソース領域を貫通して前記チャネル領域に達するソースコンタクト溝内に埋め込まれたソースメタルと、前記ソース領域および前記チャネル領域を貫通して前記ドレイン領域に達するように形成されたゲートトレンチの側壁に形成されたゲート絶縁膜と、前記ゲート絶縁膜において少なくとも前記チャネル領域に対向する領域を覆い、かつ、前記ソース領域の表面（半導体層の表面）以下に全部が位置するように前記ゲートトレンチ内に埋め込まれたポリシリコンゲートと、前記チャネル領域の深さに達するように前記ポリシリコンゲートに形成されたゲートコンタクト溝内に埋め込まれ、前記ポリシリコンゲートに接するゲートメタルとを含む（請求項１）。
この構成によれば、ポリシリコンゲートは、ソース領域の表面以下に全部が位置するようにゲートトレンチ内に埋め込まれている。このポリシリコンゲートに、ゲートコンタクト溝を介して、ゲートメタルが接している。ゲートコンタクト溝は、ポリシリコンゲートに形成されているが、ポリシリコンゲートは、ゲート絶縁膜において少なくともチャネル領域に対向する領域を覆っている。そのため、少なくともチャネル領域に対向する部分では、チャネル領域／ゲート絶縁膜／ポリシリコンゲートを積層（半導体基板の主面に沿う横方向に積層）したゲート構造が形成されている。これにより、設計どおりの性能（特性）を有する半導体装置を実現することができる。
ゲートコンタクト溝は、チャネル領域の深さに達するようにポリシリコンゲートに形成されている。一方、ソースコンタクト溝は、ソースメタルをチャネル領域に接合するために、ソース領域を貫通してチャネル領域に達する深さに形成されている。よって、ソースコンタクト溝およびゲートコンタクト溝は、いずれもチャネル領域の深さに達するように形成されているから、共通の工程で形成することができる。これにより、半導体装置の製造工数を削減することができるから、生産性の向上に寄与することができ、ひいては、半導体装置のコスト削減を図ることができる。
ｎチャネルの半導体装置を作製するときには、前記ソース領域およびドレイン領域が、ｎ型領域とされ、前記チャネル領域がｐ型領域とされる。一方、ｐチャネル型の半導体装置を作製するときには、前記ソース領域およびドレイン領域がｐ型領域とされ、前記チャネル領域がｎ型領域とされる。
前記半導体装置は、ＭＯＳ(Metal-Oxide-Semiconductor)電界効果トランジスタであってもよいし、ＩＧＢＴ(Insulated Gate Bipolar Transistor)であってもよい。
前記ソースコンタクト溝と前記ゲートコンタクト溝とがほぼ等しい深さに形成されていることが好ましい（請求項２）。この構成では、ソースコンタクト溝とゲートコンタクト溝とがほぼ等しい深さに形成されているから、これらのコンタクト溝は共通の工程で形成することができる。これにより、半導体装置の製造工程における工程数を削減することができる。
前記ポリシリコンゲートは、前記半導体基板上において面一の表面を有していてもよい（請求項３）。具体的には、前記ポリシリコンゲートは、前記半導体基板上の至る所で面一の表面を有していてもよい。また、前記ポリシリコンゲートの表面が前記半導体基板の表面と同一面内に位置していてもよい（請求項４）。
前記ゲートメタルは、たとえば、前記ゲートコンタクト溝の内壁面を覆う下地金属膜と、この下地金属膜に接するように前記ゲートコンタクト溝に埋め込まれた本体部とを含む（請求項５）。
また、前記ゲートトレンチは、たとえば、複数本（少なくとも２本）の個別ゲートトレンチと、各個別ゲートトレンチの一端が結合された結合ゲートトレンチとを含む。この場合に、前記ポリシリコンゲートと前記ゲートメタルとが、前記結合ゲートトレンチ内で接していてもよい（請求項６）。また、前記複数本の個別ゲートトレンチが、ストライプ状に平行に延びており、前記結合ゲートトレンチが、前記個別ゲートトレンチと垂直な方向に延びていてもよい（請求項７）。
さらに、前記ソースメタルがソース電極を含み、前記ゲートメタルがゲート電極を含み、前記ソース電極およびゲート電極が分離領域によって分離された一対の電極膜を含んでいてもよい（請求項８）。この場合に、前記ゲート電極が前記半導体装置の端部領域に形成されていてもよい（請求項９）。
また、前記分離領域は、所定方向に沿う直線状領域であってもよい（請求項１０）。たとえば、分離領域は、前記結合ゲートトレンチと平行に形成されていてもよい。
さらに、前記分離領域は、前記ゲート電極を三方から囲むように形成されていてもよい（請求項１１）。
この発明は、また、半導体基板の厚さ方向に沿って装置表面側から順に配置されたソース領域、チャネル領域およびドレイン領域を有する半導体装置の製造方法を提供する。この製造方法は、前記ソース領域および前記チャネル領域を貫通して前記ドレイン領域に達するようにゲートトレンチを形成する工程と、前記ゲートトレンチの側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜において少なくとも前記チャネル領域に対向する領域を覆い、かつ、前記ソース領域の表面（半導体層の表面）以下に全部が位置するように前記ゲートトレンチ内にポリシリコンを埋め込んでポリシリコンゲートを形成する工程と、前記ゲートトレンチとは異なる領域において前記ソース領域を貫通して前記チャネル領域に達するソースコンタクト溝を形成し、同時に、前記チャネル領域の深さに達するように前記ポリシリコンゲートにゲートコンタクト溝を形成するコンタクト溝形成工程と、前記ソースコンタクト溝内にソースメタルを埋め込む工程と、前記ゲートコンタクト溝内に、前記ポリシリコンゲートに接するゲートメタルを埋め込む工程とを含む（請求項１２）。
この方法により、前述の構造の半導体装置を作製することができる。そして、ソースコンタクト溝とゲートコンタクト溝とが共通のコンタクト溝形成工程で形成されるので、工程数を削減することができ、それに応じて生産コストを削減することができる。
ソースコンタクト溝とゲートコンタクト溝とは同程度の幅（同幅）の溝であることが好ましい。これにより、ソースコンタクト溝およびゲートコンタクト溝を同一工程で形成しやすくなる。ただし、コンタクト抵抗低減のために、ゲートコンタクト溝をソースコンタクト溝よりも幅広に形成してもよい。たとえば、ソースコンタクト溝を最小加工寸法で形成して、単位セルの高集積化を図ることが好ましい。単位セルとは、ソース領域、チャネル領域およびドレイン領域ならびにゲート構造を含む最小素子単位をいう。
図１は、この発明の第１の実施形態に係る半導体装置の図解的な斜視図である。 図２は、図１の部分IIの付近の拡大平面図である。 図３は、図２の切断面線III−IIIにおける断面図である。 図４は、図２の切断面線IV−IVにおける断面図である。 図５は、図２の切断面線Ｖ−Ｖにおける断面図である。 図６Ａおよび図６Ｂは、第１の実施形態の半導体装置の製造工程を説明するための模式的な断面図である。 図７Ａおよび図７Ｂは、図６Ａおよび図６Ｂの次の工程を説明するための模式的な断面図である。 図８Ａおよび図８Ｂは、図７Ａおよび図７Ｂの次の工程を説明するための模式的な断面図である。 図９Ａおよび図９Ｂは、図８Ａおよび図８Ｂの次の工程を説明するための模式的な断面図である。 図１０Ａおよび図１０Ｂは、図９Ａおよび図９Ｂの次の工程を説明するための模式的な断面図である。 図１１Ａおよび図１１Ｂは、図１０Ａおよび図１０Ｂの次の工程を説明するための模式的な断面図である。 図１２Ａおよび図１２Ｂは、図１１Ａおよび図１１Ｂの次の工程を説明するための模式的な断面図である。 図１３Ａおよび図１３Ｂは、図１２Ａおよび図１２Ｂの次の工程を説明するための模式的な断面図である。 図１４Ａおよび図１４Ｂは、図１３Ａおよび図１３Ｂの次の工程を説明するための模式的な断面図である。 図１５Ａおよび図１５Ｂは、図１４Ａおよび図１４Ｂの次の工程を説明するための模式的な断面図である。 図１６は、この発明の第２の実施形態に係る半導体装置の構成を説明するための平面図である。 図１７は、この発明の第３の実施形態に係る半導体装置の斜視図である。 図１８は、図１７の部分XVIIIの付近の拡大平面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る半導体装置１の図解的な斜視図である。この半導体装置１は、表面にエピタキシャル層２を有するｎ＋型シリコン基板３を備えている。エピタキシャル層２の上には、ソース電極１６１およびゲート電極１６２を含む電極膜１６が形成されている。シリコン基板３の裏面には、ドレイン電極２５が形成されている。シリコン基板３は、たとえば、平面視矩形に形成されており、それに応じて、半導体装置１は平面視において矩形形状を有している。電極膜１６は、エピタキシャル層２の表面のほぼ全域に渡る矩形領域に形成されている。この矩形領域の一辺寄りの帯状領域がゲート電極１６２とされており、残余の矩形領域がソース電極１６１とされている。すなわち、ゲート電極１６２は、半導体装置１の端部領域に形成されている。ドレイン電極２５は、シリコン基板３の裏面のほぼ全域に渡る矩形領域に形成されている。
図２は、図１の部分IIの付近の拡大平面図である。また、図３は、図２の切断面線III−IIIにおける断面図であり、図４は、図２の切断面線IV−IVにおける断面図である。ただし、図２では、電極膜１６等の図示は省略し、エピタキシャル層２の表面の構造を示してある。
エピタキシャル層２は、シリコン基板３の厚さ方向に沿って半導体装置１の表面側から順に配置されたｎ＋型ソース領域４、ｐ−型チャネル領域５およびｎ−型ドレイン領域６を有している。エピタキシャル層２の厚さは、たとえば、２μｍ〜２０μｍ程度である。また、ｎ型＋ソース領域４の厚さは、たとえば０．２μｍ程度であり、ｐ−型チャネル領域５の厚さは、たとえば、０．４μｍ程度である。
エピタキシャル層２には、その表面から掘り込まれたゲートトレンチ７がストライプ状に形成されている。すなわち、複数本のゲートトレンチ７が、シリコン基板３の主面に平行な所定の方向に沿って、一定の間隔（たとえば０．５μｍ〜３．０μｍ程度）を空けて平行に形成されている。複数本のゲートトレンチ７は、たとえば、互いに等しい幅（たとえば０．１μｍ〜０．５μｍ程度）を有し、かつ、互いに等しい長さを有している。各ゲートトレンチ７は、ソース領域４およびチャネル領域５を貫通して、ドレイン領域６の途中部に達する深さ（たとえば０．５μｍ〜２．０μｍ程度）に形成されている。この実施形態では、ゲートトレンチ７は、その長手方向に交差する切断面がほぼ矩形に形成されている。
ゲートトレンチ７の内壁面は、ゲート絶縁膜８によって覆われている。ゲート絶縁膜８は、たとえば、シリコン酸化膜からなり、その膜厚は、１００Å〜１０００Å程度とされる。ゲート絶縁膜８は、ゲートトレンチ７の底面７ａおよび側壁７ｂを覆い、さらにゲートトレンチ７の外部のエピタキシャル層２の表面を覆っている。ゲートトレンチ７内には、ゲート絶縁膜８に接するようにポリシリコンゲート１０が埋め込まれている。ポリシリコンゲート１０は、エピタキシャル層２の表面（ソース領域４の表面）以下に全部が位置するように、ゲートトレンチ７に埋め込まれている。すなわち、ポリシリコンゲート１０の上面１０ａは、エピタキシャル層２の表面２ａ以下の深さ位置（表面２ａと同じ深さかそれよりも深い位置）に位置している。この実施形態では、ポリシリコンゲート１０の上面１０ａはエピタキシャル層２の表面２ａ（すなわちシリコン基板３の表面）と同一面内に位置している。さらに、この実施形態では、ポリシリコンゲート１０の上面１０ａは、シリコン基板３上の全領域において面一の表面となっている。ポリシリコンゲート１０の上面１０ａは、ゲート絶縁膜８に覆われている。すなわち、ポリシリコンゲート１０は、ゲート絶縁膜８に取り囲まれている。
エピタキシャル層２の表面を覆うゲート絶縁膜８の上には、層間絶縁膜１１が形成されている。層間絶縁膜は、たとえば、シリコン酸化膜からなる。隣接する各対のゲートトレンチ７の間には、ソースコンタクト溝１２が形成されている。別の見方をすれば、隣接する各対のソースコンタクト溝１２の間にそれぞれゲートトレンチ７が形成されているということもできる。
複数本のソースコンタクト溝１２は、ストライプ状に形成されている。すなわち、複数本のソースコンタクト溝１２は、一定の間隔（たとえば０．５μｍ〜３．０μｍ程度）を空けて互いに平行に形成されている。この実施形態では、複数本のソースコンタクト溝１２は、ほぼ等しい幅（たとえば０．１μｍ〜０．５μｍ程度）および深さ（たとえば０．３μｍ程度）を有している。ソースコンタクト溝１２は、層間絶縁膜１１を貫通し、ソース領域４を貫通して、さらに、チャネル領域５の途中部に至る深さを有している。
層間絶縁膜１１およびソースコンタクト溝１２のエピタキシャル層２内の部分の内壁面を覆うように、下地金属膜１４が形成されている。ソースコンタクト溝１２内には、下地金属膜１４に接するように、金属プラグ１５が埋め込まれている。そして、下地金属膜１４および金属プラグ１５の表面には、電極膜１６が形成されている。これらの下地金属膜１４、金属プラグ１５および電極膜１６は、ソースメタルを構成している。金属プラグ１５および電極膜１６は、ソースメタルの本体部を構成する。チャネル領域５において、ソースコンタクト溝１２に対向する所定厚さの領域には、ｐ＋型領域９が形成されている。このｐ＋型領域９は、チャネル領域５と下地金属膜１４とのオーミック接触に寄与する。
電極膜１６は、シリコン基板３の全表面に相当する領域に渡って形成されており、分離領域１７によって絶縁されたソース電極１６１と、ゲート電極１６２とを有している。すなわち、ソース電極１６１およびゲート電極１６２は、分離領域１７によって分離された一対の電極膜を含む。この実施形態では、分離領域１７は、半導体装置１の一辺に沿う直線状領域である。下地金属膜１４は、たとえば、チタン膜および窒化チタン膜の積層膜からなる。金属プラグ１５は、たとえば、タングステンからなる。電極膜１６は、たとえば、たとえば、アルミニウム膜またはアルミニウム−銅合金膜からなる。
図２に示されているように、ソースコンタクト溝１２は、分離領域１７よりもソース電極１６１側に位置するセル形成領域１８内にとどまっている。これに対して、ゲートトレンチ７は、セル形成領域１８から分離領域１７に向かって延び、さらに分離領域１７を通過して、分離領域１７よりもゲート電極１６２側のゲートコンタクト領域１９に達している。ゲートコンタクト領域１９には、複数本のゲートトレンチ７を共通に結合する結合ゲートトレンチ２０が形成されている。すなわち、結合ゲートトレンチ２０は、複数本の個別ゲートトレンチ７の配列方向、換言すれば個別ゲートトレンチ７の長手方向に直交する方向に延びて形成されている。この結合ゲートトレンチ２０に、個別ゲートトレンチ７の各一端が結合されている。結合ゲートトレンチ２０の内壁面は、ゲート絶縁膜８で覆われている。そして、個別ゲートトレンチ７から連なるポリシリコンゲート１０が結合ゲートトレンチ２０内に埋め込まれている。結合ゲートトレンチ２０の幅は、たとえば、個別ゲートトレンチ７の幅よりも広く（たとえば０．１μｍ〜２．０μｍ程度）されている。結合ゲートトレンチ２０の深さは、この実施形態では、個別ゲートトレンチ７の深さに等しく、たとえば、０．５μｍ〜２．０μｍ程度とされている。また、この実施形態では、分離領域１７は、結合ゲートトレンチ２０と平行に延びている。
図５は、図２の切断面線Ｖ−Ｖにおける断面図である。結合ゲートトレンチ２０に対応する領域には、層間絶縁膜１１を貫通し、結合ゲートトレンチ２０内のポリシリコンゲート１０に達するゲートコンタクト溝２１が形成されている。ゲートコンタクト溝２１は、結合ゲートトレンチ２０の長手方向に沿って、帯状に形成されている。ゲートコンタクト溝２１は、ソースコンタクト溝１２とほぼ等しい深さに形成されていて、その内壁面には、下地金属膜１４が形成されている。そして、ゲートコンタクト溝２１内には、下地金属膜１４に接するように、金属プラグ２２が埋め込まれている。この金属プラグ２２は、ソースコンタクト溝１２に埋め込まれた金属プラグ１５と同一材料からなる。金属プラグ２２およびゲートコンタクト溝２１外の下地金属膜１４に接するように、ゲート電極１６２（電極膜１６）が形成されている。下地金属膜１４、金属プラグ２２およびゲート電極１６２は、ゲートメタルを構成している。金属プラグ２２およびゲート電極１６２は、ゲートメタルの本体部を構成している。ゲートメタルは、この実施形態では、結合ゲートトレンチ２０内でポリシリコンゲート１０に接している。下地金属膜１４は、分離領域１７において、電極膜１６と同様に分離されている。これにより、ソース電極１６１とゲート電極１６２とが電気的に絶縁されている。
図示は省略するが、必要に応じて、電極膜１６および分離領域１７の表面を覆うように、表面保護膜が形成される。また、シリコン基板３において、エピタキシャル層２とは反対側の裏面にはドレイン電極２５を構成する電極膜が全面に形成されている。
図６Ａおよび図６Ｂ〜図１５Ａおよび図１５Ｂは、この実施形態の半導体装置の製造工程を説明するための模式的な断面図である。図６Ａ〜図１５Ａは、図３と同様の切断面における断面構造を示しており、図６Ｂ〜図１５Ｂは、図５と同様な切断面における断面構造を示している。
まず、図６Ａおよび図６Ｂに示すように、表面にｎ−型エピタキシャル層２を形成したｎ＋型シリコン基板３が準備される。そして、ｎ−型エピタキシャル層２に対して、個別ゲートトレンチ７および結合ゲートトレンチ２０を同時に形成するためのゲートトレンチエッチングが行われる。より具体的には、ｎ−型エピタキシャル層２の表面からゲートトレンチ７，２０を形成するためのドライエッチング（たとえば反応性イオンエッチング）が行われる。
次に、図７Ａおよび図７Ｂに示すように、熱酸化法により、ｎ−型エピタキシャル層２の露出した表面に、シリコン酸化膜からなるゲート絶縁膜８が形成される。ゲート絶縁膜８は、ゲートトレンチ７，２０の底面および側壁を覆い、さらに、ゲートトレンチ７，２０外において、エピタキシャル層２の表面２ａを覆う。その後、エピタキシャル層２の全面に対して、ＣＶＤ法（化学的気相成長法）により、ポリシリコン膜３０が形成される。このポリシリコン膜３０には、ｎ型またはｐ型の不純物がドープされ、その低抵抗化が図られる。ポリシリコン膜３０は、ゲート絶縁膜８に接し、ゲートトレンチ７，２０を埋め尽くし、さらに、エピタキシャル層２の表面２ａよりも高くなるようにエピタキシャル層２上に堆積させられる。
次に、図８Ａおよび図８Ｂに示すとおり、ポリシリコン膜３０のエッチングが行われ、ポリシリコン膜３０において、ゲートトレンチ７，２０外の部分が除去される。すなわち、ポリシリコン膜３０は、その表面の高さがエピタキシャル層２の表面２ａと面一となるかエピタキシャル層２の表面２ａよりも低くなるまで、エッチングされる。これにより、ゲートトレンチ７，２０内にのみポリシリコン膜３０が残され、ポリシリコンゲート１０となる。ポリシリコンゲート１０は、チャネル領域５を形成する予定領域の深さよりも上に表面を有し、かつ、エピタキシャル層２の表面２ａ以下にその表面を有するようにエッチングされる。このエッチング工程の後、ゲートトレンチ７，２０内のポリシリコンゲート１０の上面を覆うように絶縁膜３１が形成される。この絶縁膜３１は、たとえば、ポリシリコンゲート１０の上面を酸化して形成される熱酸化膜であり、ゲート絶縁膜８と一体化する。
次に、図９Ａおよび図９Ｂに示すように、エピタキシャル層２に対してｐ型不純物イオンの注入およびその拡散が行われることにより、ｐ−型チャネル領域５が形成される。さらに、エピタキシャル層２の表層部に対してｎ型不純物イオンの注入およびその拡散が行われることによって、チャネル領域５よりもエピタキシャル層２の表面側に位置するｎ＋型ソース領域４が形成される。チャネル領域５とシリコン基板３との間のエピタキシャル層２は、ドレイン領域６となる。ゲートトレンチ７，２０に埋め込まれたポリシリコンゲート１０は、その表面１０ａがソース領域４の上面（エピタキシャル層２の表面２ａ）と面一であるか、このソース領域４の深さ範囲内に位置している。
次に、図１０Ａおよび図１０Ｂに示すように、絶縁膜８の表面に層間絶縁膜１１が形成される。層間絶縁膜１１は、たとえば、ＣＶＤ法によって形成されるシリコン酸化膜からなる。
次に図１１Ａおよび図１１Ｂに示すように、個別ゲートトレンチ７の間の領域に、ソースコンタクト溝１２が形成され、結合ゲートトレンチ２０の領域にゲートコンタクト溝２１が形成される。具体的には、層間絶縁膜１１上に、ソースコンタクト溝１２およびゲートコンタクト溝２１に対応する開口を有するパターンのレジストマスク３３が形成される。このレジストマスク３３を介して、層間絶縁膜１１およびゲート絶縁膜８がエッチングされ、さらに、その下に位置するエピタキシャル層２およびポリシリコンゲート１０がエッチングされる。このエッチングは、たとえば、ドライエッチング（反応性イオンエッチング）により行われる。こうして、ソースコンタクト溝１２とゲートコンタクト溝２１とが、同じ工程で同時に形成される。したがって、これらのコンタクト溝１２，２１は、ほぼ同じ深さとなる。
ソースコンタクト溝１２は、両側に隣接する個別ゲートトレンチ７から間隔を空けて形成される。また、ゲートコンタクト溝２１は、その周囲にポリシリコンゲート１０が残され、ポリシリコンゲート１０を介して結合ゲートトレンチ２０の側壁に形成されたゲート絶縁膜８と対向するように形成される。ソースコンタクト溝１２は、ソース領域４を貫通してチャネル領域５に達する深さに形成される。したがって、ゲートコンタクト溝２１は、ソース領域４よりも深く、チャネル領域５の深さ範囲内にその底面が位置している。ゲートコンタクト溝２１は、結合ゲートトレンチ２０よりも幅狭の帯状に形成され、ゲートコンタクト溝２１の幅方向のほぼ中央に形成される。これにより、ゲートコンタクト溝２１は、結合ゲートトレンチ２０の内側において、ポリシリコンゲート１０に形成されることになる。
次に、図１２Ａおよび図１２Ｂに示されているように、ソースコンタクト溝１２の底面部分に対して選択的にｐ型不純物のイオン注入が行われる。これにより、ソースコンタクト溝１２の底部領域において、チャネル領域５内にｐ＋領域９が形成される。
さらに、図１３Ａおよび図１３Ｂに示すように、エピタキシャル層２の全面に対して、下地金属膜１４およびプラグ用金属膜３５が順に形成される。具体的には、ソースコンタクト溝１２およびゲートコンタクト溝２１の内壁面ならびに層間絶縁膜１１の上面に接するように、下地金属膜１４が形成される。下地金属膜１４は、たとえば、チタン膜および窒化チタン膜の積層膜であってもよい。この場合、チタン膜を下層膜とし、窒化チタン膜を上層膜とする。こうして形成された下地金属膜１４上に、プラグ用金属膜３５が積層される。プラグ用金属膜３５は、たとえば、タングステンからなる。
次に、図１４Ａおよび図１４Ｂに示すように、プラグ用金属膜３５の全面エッチングが行われる。これにより、ゲートコンタクト溝２１およびソースコンタクト溝１２内にのみプラグ用金属膜３５が残され、これらの残された部分がそれぞれ金属プラグ１５，２２となる。下地金属膜１４をチタン膜および窒化チタン膜の積層膜で形成しておくと、プラグ用金属膜３５のエッチングがチタン膜で停止する。すなわち、チタン膜をエッチングストップ層として用いることにより、ソースコンタクト溝１２およびゲートコンタクト溝２１内にのみプラグ用金属膜３５を残した状態で、プラグ用金属膜３５のエッチングを停止させることができる。
次いで、図１５Ａおよび図１５Ｂに示すように、全面に電極膜１６が形成される。電極膜１６は、たとえば、アルミニウム膜またはアルミニウム−銅合金膜からなる。電極膜１６は、たとえば、スパッタ法によって形成してもよい。
その後、図１、図２および図４に示す分離領域１７の電極膜１６および下地金属膜１４が選択的にエッチング除去される。これによって、ソース電極１６１とゲート電極１６２とが切り分けられる。その後は、シリコン基板３の裏面にドレイン電極２５が形成される。ドレイン電極２５は、たとえば、シリコン基板３側から順に積層されたチタン膜、ニッケル膜および銀膜を含む積層膜であってもよい。
以上のように、この実施形態によれば、ポリシリコンゲート１０は、ゲートトレンチ７，２０内にのみ形成されていて、エピタキシャル層２の表面２ａに乗り上げた乗上げ部分を有していない。そのため、ゲートトレンチ７，２０の開口縁部におけるゲート絶縁膜８の膜厚が多少薄くなっていたとしても、この部分に大きな電界がかかることを回避できる。これにより、絶縁破壊耐量に優れたＭＯＳＦＥＴを提供することができる。
さらに、この実施形態の構造では、ゲートトレンチ７，２０内において、チャネル領域５に対向する全て部分にポリシリコンゲート１０が配置されている。すなわち、チャネル領域５の表面付近には、全領域において、チャネル領域／ゲート絶縁膜／ポリシリコンゲートの積層構造が形成されている。つまり、チャネル領域／ゲート絶縁膜／金属という積層構造は、いずれの箇所にも存在していない。これによって、半導体装置１は、設計どおりの性能（特性）を得やすい構造となっている。
しかも、ソースコンタクト溝１２およびゲートコンタクト溝２１は、共通の工程で同時に形成される。これにより、製造工程数を削減できるので、生産コストの低減に寄与することができる。
すなわち、この実施形態は、十分な絶縁破壊耐量を有し、設計どおりの性能（特性）を得やすく、それでいて製造工程数の少ない半導体装置を提供する。
図１６は、この発明の第２の実施形態に係る半導体装置の構成を説明するための平面図である。図１６において、前述の図２に示された構成部分に対応する部分は、同一参照符号を付して示す。
この実施形態では、第１の実施形態における結合ゲートトレンチ２０の代わりに、個別ゲートトレンチ７の端部にそれぞれコンタクト用ゲートトレンチ４０が形成されている。コンタクト用ゲートトレンチ４０は、図１６の例では、互いに結合されておらず、間隔を空けて離散的に配置されている。コンタクト用ゲートトレンチ４０は、たとえば、ゲートトレンチ７の幅よりも幅広の矩形（たとえばほぼ正方形）に形成されている。
各コンタクト用ゲートトレンチ４０内には、第１の実施形態の場合と同じく、ゲートトレンチ７内から連続するポリシリコンゲート１０が埋め込まれている。そして、コンタクト用ゲートトレンチ４０内において、ポリシリコンゲート１０に取り囲まれた領域に、ゲートコンタクト溝４１が形成されている。ゲートコンタクト溝４１は、コンタクト用ゲートトレンチ４０のいずれの側壁にも接していない。したがって、ゲートコンタクト溝４１とコンタクト用ゲートトレンチ４０の内壁との間には、ポリシリコンゲート１０が介在している。ゲートコンタクト溝４１に、金属プラグ２２が埋め込まれている。そして、複数のゲートコンタクト溝４１にそれぞれ埋め込まれた複数の金属プラグ２２が層間絶縁膜１１上に形成されるゲート電極１６２に共通に接することになる（図５参照）。
図１７は、この発明の第３の実施形態に係る半導体装置の斜視図である。図１８は図２と同様な平面図であり、図１７の部分XVIIIを拡大して示す。図１７および図１８において、前述の図１および図２に示された構成部分に対応する部分は、同一参照符号を付して示す。
この実施形態では、コ字型のセル形成領域１８と、このセル形成領域１８に三方から囲まれたゲートコンタクト領域１９とがエピタキシャル層２上に設定されている。セル形成領域１８においては、エピタキシャル層２上に、網目状のパターンを有するゲートトレンチ７が形成されている。ゲートトレンチ７は、エピタキシャル層２内に、複数の矩形網目領域を区画するパターンに形成されている。各網目領域が一つのセル５０を形成している。各セル５０の中央部には、ソースコンタクト溝１２が形成されている。
セル形成領域１８には、そのほぼ全領域を覆うように、ソース電極１６１が形成されている。また、ゲートコンタクト領域１９には、その領域のほぼ全体を覆うようにゲート電極１６２が形成されている。ソース電極１６１とゲート電極１６２との間には、ほぼＵ字型の分離領域１７が設けられている。この分離領域１７によって、ソース電極１６１とゲート電極１６２とが互いに絶縁されている。分離領域１７は、ゲート電極１６２を三方から取り囲むように形成されている。
ゲートトレンチ７からは、分離領域１７を通ってゲートコンタクト領域１９に至る連絡ゲートトレンチ５６が分岐している。連絡ゲートトレンチ５６は、９０°ずつ異なる三方向からゲートコンタクト領域１９に接近するように形成されており、ゲートコンタクト領域１９内に形成されたコンタクト用ゲートトレンチ５７に結合している。この例では、コンタクト用ゲートトレンチ５７は、ゲートコンタクト領域１９内に複数個（たとえば５個）設けられている。コンタクト用ゲートトレンチ５７は、ゲートトレンチ７および連絡ゲートトレンチ５６よりも幅広に形成されている。
ゲートトレンチ７、連絡ゲートトレンチ５６およびコンタクト用ゲートトレンチ５７は、同じ深さを有していて、それらの内部には、ポリシリコンゲート１０が埋め込まれている。コンタクト用ゲートトレンチ５７の内方の領域には、ゲートコンタクト溝５８が形成されている。このゲートコンタクト溝５８内に、金属プラグ２２が埋め込まれ、この金属プラグ２２にゲート電極１６２が接している。
ゲートコンタクト溝５８は、コンタクト用ゲートトレンチ５７の内壁から間隔を空けて形成されており、ゲートコンタクト溝５８とコンタクト用ゲートトレンチ５７の内壁との間にはポリシリコンゲート１０が介在している。
セル形成領域１８において、分離領域１７とゲートトレンチ７との間には、ボディコンタクト溝５９が複数箇所に形成されている。また、連絡ゲートトレンチ５６の間の領域にも、ボディコンタクト溝５９が形成されている。これらのボディコンタクト溝５９は、エピタキシャル層２内のｐ−型チャネル領域５（図３等参照）に達するコンタクト溝である。これらのボディコンタクト溝５９内には、たとえばタングステンからなる金属プラグが埋め込まれる。これらの金属プラグは、ソース電極１６１に接続されている。セル５０が形成されていない領域では、ソース領域形成のためのｎ＋型領域が形成されていない。そこで、ｐ−型チャネル領域５の電位を安定させるために、ボディコンタクト溝５９を介して、ｐ−型チャネル領域５にソース電極１６１が接続されている。
以上、この発明の３つの実施形態について説明したが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、コンタクト溝１２，２１，４１，５４，５８，５９にタングステンからなる金属プラグが埋め込まれている。しかし、これらのコンタクト溝の幅が十分に大きければ、タングステンからなる金属プラグを埋め込む工程を省き、アルミニウムまたはアルミニウム−銅合金などからなる電極膜をコンタクト溝内に埋め込むようにしてもよい。
また、前述の実施形態では、ソース領域およびドレイン領域をｎ型とし、チャネル領域をｐ型としたｎチャネル型のＭＯＳＦＥＴを例示したが、ソース領域およびドレイン領域をｐ型領域とし、チャネル領域をｎ型領域として、ｐチャネル型ＭＯＳＦＥＴを構成してもよい。
また、前述の実施形態では、ＭＯＳＥＦＴを例にとったが、ＩＧＢＴ(Insulated Gate Bipolar Transistor)等の他の構造の半導体装置に対しても、この発明を適用することができる。
さらに、前述の実施形態では、セル形成領域１８に形成されたゲートトレンチ７内のポリシリコンゲート１０には、ゲートコンタクト溝が形成されていない。しかし、セル形成領域１８に形成されたゲートトレンチ７内のポリシリコンゲート１０にもゲートコンタクト溝を形成し、このゲートコンタクト溝に、配線用の金属（電極膜）を埋め込んでもよい。この場合にも、ゲートコンタクト溝は、ゲートトレンチ７の内壁から十分に距離を開けて形成され、ゲートコンタクト溝とゲートトレンチ７の内壁との間には、至る所でポリシリコンゲート１０が介在される。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ エピタキシャル層
２ａ エピタキシャル層の表面
３ シリコン基板
４ ｎ＋型ソース領域
５ ｐ−型チャネル領域
６ ｎ−型ドレイン領域
７ ゲートトレンチ（個別ゲートトレンチ）
８ ゲート絶縁膜
９ ｐ＋型領域
１０ ポリシリコンゲート
１１ 層間絶縁膜
１２ ソースコンタクト溝
１４ 下地金属膜
１５ 金属プラグ
１６ 電極膜
１６１ ソース電極
１６２ ゲート電極
１７ 分離領域
１８ セル形成領域
１９ ゲートコンタクト領域
２０ 結合ゲートトレンチ
２１ ゲートコンタクト溝
２２ 金属プラグ
２５ ドレイン電極
４０ コンタクト用ゲートトレンチ
４１ ゲートコンタクト溝
５０ セル
５６ 連絡ゲートトレンチ
５７ コンタクト用ゲートトレンチ
５８ ゲートコンタクト溝

Claims (12)

  1. 半導体基板の厚さ方向に沿って装置表面側から順に配置されたソース領域、チャネル領域およびドレイン領域を有する半導体装置であって、
    前記ソース領域を貫通して前記チャネル領域に達するソースコンタクト溝内に埋め込まれたソースメタルと、
    前記ソース領域および前記チャネル領域を貫通して前記ドレイン領域に達するように形成されたゲートトレンチの側壁に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜において少なくとも前記チャネル領域に対向する領域を覆い、かつ、前記ソース領域の表面以下に全部が位置するように前記ゲートトレンチ内に埋め込まれたポリシリコンゲートと、
    前記チャネル領域の深さに達するように前記ポリシリコンゲートに形成されたゲートコンタクト溝内に埋め込まれ、前記ポリシリコンゲートに接するゲートメタルとを含む、半導体装置。
  2. 前記ソースコンタクト溝と前記ゲートコンタクト溝とがほぼ等しい深さに形成されている、請求項１記載の半導体装置。
  3. 前記ポリシリコンゲートが、前記半導体基板上において面一の表面を有している、請求項１または２記載の半導体装置。
  4. 前記ポリシリコンゲートの表面が前記半導体基板の表面と同一面内に位置している、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記ゲートメタルは、前記ゲートコンタクト溝の内壁面を覆う下地金属膜と、この下地金属膜に接するように前記ゲートコンタクト溝に埋め込まれた本体部とを含む、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記ゲートトレンチは、複数本の個別ゲートトレンチと、各個別ゲートトレンチの一端が結合された結合ゲートトレンチとを含み、
    前記ポリシリコンゲートと前記ゲートメタルとが、前記結合ゲートトレンチ内で接している、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記複数本の個別ゲートトレンチが、ストライプ状に平行に延びており、
    前記結合ゲートトレンチが、前記個別ゲートトレンチと垂直な方向に延びている、請求項６記載の半導体装置。
  8. 前記ソースメタルがソース電極を含み、前記ゲートメタルがゲート電極を含み、前記ソース電極およびゲート電極が分離領域によって分離された一対の電極膜を含む、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記ゲート電極が前記半導体装置の端部領域に形成されている、請求項８記載の半導体装置。
  10. 前記分離領域が所定方向に沿う直線状領域である、請求項８または９記載の半導体装置。
  11. 前記分離領域が、前記ゲート電極を三方から囲むように形成されている、請求項８または９記載の半導体装置。
  12. 半導体基板の厚さ方向に沿って装置表面側から順に配置されたソース領域、チャネル領域およびドレイン領域を有する半導体装置の製造方法であって、
    前記ソース領域および前記チャネル領域を貫通して前記ドレイン領域に達するようにゲートトレンチを形成する工程と、
    前記ゲートトレンチの側壁にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜において少なくとも前記チャネル領域に対向する領域を覆い、かつ、前記ソース領域の表面以下に全部が位置するように前記ゲートトレンチ内にポリシリコンを埋め込んでポリシリコンゲートを形成する工程と、
    前記ゲートトレンチとは異なる領域において前記ソース領域を貫通して前記チャネル領域に達するソースコンタクト溝を形成し、同時に、前記チャネル領域の深さに達するように前記ポリシリコンゲートにゲートコンタクト溝を形成するコンタクト溝形成工程と、
    前記ソースコンタクト溝内にソースメタルを埋め込む工程と、
    前記ゲートコンタクト溝内に、前記ポリシリコンゲートに接するゲートメタルを埋め込む工程とを含む、半導体装置の製造方法。
JP2010132332A 2010-06-09 2010-06-09 半導体装置およびその製造方法 Active JP5775268B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2010132332A JP5775268B2 (ja) 2010-06-09 2010-06-09 半導体装置およびその製造方法
PCT/JP2011/063173 WO2011155541A1 (ja) 2010-06-09 2011-06-08 半導体装置およびその製造方法
US13/699,616 US9041100B2 (en) 2010-06-09 2011-06-08 Semiconductor device, and manufacturing method for same
TW100120253A TWI538206B (zh) 2010-06-09 2011-06-09 Semiconductor device and manufacturing method thereof
US14/711,858 US9450087B2 (en) 2010-06-09 2015-05-14 Semiconductor device, and manufacturing method for same
US15/245,570 US9614073B2 (en) 2010-06-09 2016-08-24 Semiconductor device, and manufacturing method for same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010132332A JP5775268B2 (ja) 2010-06-09 2010-06-09 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2011258773A true JP2011258773A (ja) 2011-12-22
JP5775268B2 JP5775268B2 (ja) 2015-09-09

Family

ID=45098145

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010132332A Active JP5775268B2 (ja) 2010-06-09 2010-06-09 半導体装置およびその製造方法

Country Status (4)

Country Link
US (3) US9041100B2 (ja)
JP (1) JP5775268B2 (ja)
TW (1) TWI538206B (ja)
WO (1) WO2011155541A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013539906A (ja) * 2010-09-14 2013-10-28 シーエスエムシー テクノロジーズ ファブ１ カンパニー リミテッド トレンチ垂直の二重拡散金属酸化物半導体トランジスター
JP2015126080A (ja) * 2013-12-26 2015-07-06 株式会社豊田中央研究所 半導体装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6135181B2 (ja) * 2013-02-26 2017-05-31 サンケン電気株式会社 半導体装置
JP2015156429A (ja) * 2014-02-20 2015-08-27 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2016080322A1 (ja) 2014-11-18 2016-05-26 ローム株式会社 半導体装置および半導体装置の製造方法
JP6620889B2 (ja) * 2016-08-10 2019-12-18 日産自動車株式会社 半導体装置
JP6639365B2 (ja) 2016-09-16 2020-02-05 株式会社東芝 半導体装置
JP6640691B2 (ja) * 2016-09-21 2020-02-05 株式会社東芝 半導体装置及びその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0883907A (ja) * 1994-09-14 1996-03-26 Nissan Motor Co Ltd 半導体装置
JP2001250948A (ja) * 2000-03-03 2001-09-14 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2006100494A (ja) * 2004-09-29 2006-04-13 Nec Electronics Corp 縦型ｍｏｓｆｅｔ
JP2006165441A (ja) * 2004-12-10 2006-06-22 Nec Electronics Corp 半導体装置及びその製造方法
JP2008085278A (ja) * 2006-09-29 2008-04-10 Ricoh Co Ltd 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3206726B2 (ja) * 1995-12-07 2001-09-10 富士電機株式会社 Ｍｏｓ型半導体装置の製造方法
US5721148A (en) 1995-12-07 1998-02-24 Fuji Electric Co. Method for manufacturing MOS type semiconductor device
JP3715971B2 (ja) * 2003-04-02 2005-11-16 ローム株式会社 半導体装置
US7646058B2 (en) * 2007-06-05 2010-01-12 Force-Mos Technology Corporation Device configuration and method to manufacture trench MOSFET with solderable front metal
US8227858B2 (en) * 2010-01-11 2012-07-24 Excelliance Mos Corporation Power MOSFET

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0883907A (ja) * 1994-09-14 1996-03-26 Nissan Motor Co Ltd 半導体装置
JP2001250948A (ja) * 2000-03-03 2001-09-14 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2006100494A (ja) * 2004-09-29 2006-04-13 Nec Electronics Corp 縦型ｍｏｓｆｅｔ
JP2006165441A (ja) * 2004-12-10 2006-06-22 Nec Electronics Corp 半導体装置及びその製造方法
JP2008085278A (ja) * 2006-09-29 2008-04-10 Ricoh Co Ltd 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013539906A (ja) * 2010-09-14 2013-10-28 シーエスエムシー テクノロジーズ ファブ１ カンパニー リミテッド トレンチ垂直の二重拡散金属酸化物半導体トランジスター
JP2015126080A (ja) * 2013-12-26 2015-07-06 株式会社豊田中央研究所 半導体装置

Also Published As

Publication number Publication date
TW201203554A (en) 2012-01-16
TWI538206B (zh) 2016-06-11
US9450087B2 (en) 2016-09-20
WO2011155541A1 (ja) 2011-12-15
US20160365442A1 (en) 2016-12-15
US9614073B2 (en) 2017-04-04
US9041100B2 (en) 2015-05-26
JP5775268B2 (ja) 2015-09-09
US20130062690A1 (en) 2013-03-14
US20150270386A1 (en) 2015-09-24

Similar Documents

Publication Publication Date Title
JP5775268B2 (ja) 半導体装置およびその製造方法
JP6666671B2 (ja) 半導体装置
US9953969B2 (en) Semiconductor power device having shielded gate structure and ESD clamp diode manufactured with less mask process
JP4829473B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
US10332990B2 (en) Semiconductor device
JPWO2016175152A1 (ja) 半導体装置および半導体装置の製造方法
JP6198292B2 (ja) 半導体装置および半導体装置の製造方法
JP2009076738A (ja) 半導体装置およびその製造方法
JP2010186760A (ja) 半導体装置および半導体装置の製造方法
KR20180111534A (ko) 반도체 장치 및 그 제조 방법
US20100096694A1 (en) Planar extended drain transistor and method of producing the same
JP2009076762A (ja) 半導体装置およびその製造方法
JP4623656B2 (ja) 縦型ゲート半導体装置およびその製造方法
JP5975543B2 (ja) 半導体装置および半導体装置の製造方法
JP2012216577A (ja) 絶縁ゲート型半導体装置
JP2004031385A (ja) 半導体装置およびその製造方法
JP2012164765A (ja) 半導体装置
JP4146857B2 (ja) 半導体装置及びその製造方法
JP2012142487A (ja) 半導体装置およびその製造方法
JP2006332232A (ja) 半導体装置およびその製造方法
JP2009071009A (ja) 半導体装置及びその製造方法
JP2005072356A (ja) 絶縁ゲート型電界効果半導体装置およびその製造方法
JP2013026488A (ja) 絶縁ゲート型半導体装置およびその製造方法
JP2012216578A (ja) 絶縁ゲート型半導体装置
JP2012160601A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130604

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150323

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150604

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150703

R150 Certificate of patent or registration of utility model

Ref document number: 5775268

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250