JPH0883907A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0883907A JPH0883907A JP22060394A JP22060394A JPH0883907A JP H0883907 A JPH0883907 A JP H0883907A JP 22060394 A JP22060394 A JP 22060394A JP 22060394 A JP22060394 A JP 22060394A JP H0883907 A JPH0883907 A JP H0883907A
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Abstract
(57)【要約】
【目的】 本発明は、ノーマリ・オフ型で、制御性に優
れ、低オン抵抗で、スイッチング速度および動作の信頼
性を向上させ、さらに微細化、高耐圧化を図ることを目
的とする。 【構成】 ドレイン領域２である一導電型基体の主面に
平行配置の複数の第１の溝とこれらに交差する第２の溝
とを有し、第１、第２の溝に３方を囲まれた主面部に一
導電型のソース領域３を有し、第１、第２の溝内にドレ
イン領域２と絶縁されソース領域３とは同電位の固定電
位絶縁電極６を有し、ソース領域３からは離れドレイン
領域２と固定電位絶縁電極６に接する反対導電型のイン
ジェクタ領域８を有し、固定電位絶縁電極６に挟まれた
ドレイン領域２の一部であってインジェクタ領域８とソ
ース領域３が同電位状態では空乏領域の形成するポテン
シャル障壁によりソース領域３とドレイン領域２間をオ
フ状態とするチャネル領域を有することを特徴とする。
れ、低オン抵抗で、スイッチング速度および動作の信頼
性を向上させ、さらに微細化、高耐圧化を図ることを目
的とする。 【構成】 ドレイン領域２である一導電型基体の主面に
平行配置の複数の第１の溝とこれらに交差する第２の溝
とを有し、第１、第２の溝に３方を囲まれた主面部に一
導電型のソース領域３を有し、第１、第２の溝内にドレ
イン領域２と絶縁されソース領域３とは同電位の固定電
位絶縁電極６を有し、ソース領域３からは離れドレイン
領域２と固定電位絶縁電極６に接する反対導電型のイン
ジェクタ領域８を有し、固定電位絶縁電極６に挟まれた
ドレイン領域２の一部であってインジェクタ領域８とソ
ース領域３が同電位状態では空乏領域の形成するポテン
シャル障壁によりソース領域３とドレイン領域２間をオ
フ状態とするチャネル領域を有することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラ型でノーマ
リ・オフ型の縦型パワー素子からなる半導体装置に関す
る。
リ・オフ型の縦型パワー素子からなる半導体装置に関す
る。
【０００２】
【従来の技術】本発明に関連した従来技術として、まず
雑誌ＩＥＥＥエレクトロン・デバイス・レターズに掲載
されたトレンチ・ｊ−ＭＯＳトランジスタ（“Characte
risticsof Trench j-MOS Power Transistors”BERNARD
A.MacIVER.STEPHEN J.VALERI,KAILASH C.JAIN,JAMES C.
ERSKINE,REBECCA ROSSEN,IEEE ELECTRON DEVICE LETTER
S,VOL.10,NO.8,p.380-382,AUGUST 1989)を紹介する。
雑誌ＩＥＥＥエレクトロン・デバイス・レターズに掲載
されたトレンチ・ｊ−ＭＯＳトランジスタ（“Characte
risticsof Trench j-MOS Power Transistors”BERNARD
A.MacIVER.STEPHEN J.VALERI,KAILASH C.JAIN,JAMES C.
ERSKINE,REBECCA ROSSEN,IEEE ELECTRON DEVICE LETTER
S,VOL.10,NO.8,p.380-382,AUGUST 1989)を紹介する。
【０００３】図１６〜図１８は、上記文献に記載されて
いた素子構造を示す図であり、図１６は素子の表面構造
図、図１７および図１８は、それぞれ図１６中の線分Ａ
−Ａ’ないし線分Ｂ−Ｂ’で切り出し、それぞれの矢印
の方向に見た断面図である。
いた素子構造を示す図であり、図１６は素子の表面構造
図、図１７および図１８は、それぞれ図１６中の線分Ａ
−Ａ’ないし線分Ｂ−Ｂ’で切り出し、それぞれの矢印
の方向に見た断面図である。
【０００４】はじめに構造を説明する。半導体はシリコ
ンである。図中、符号８１は基板であるｎ+ 型ドレイン
領域、８２はｎ型のチャネル領域、８３はｎ+ 型ソース
領域である。８４は絶縁膜、８５は導電性多結晶シリコ
ンからなるゲート電極、８６は層間絶縁膜である。以
下、８４，８５，８６を併せて「絶縁ゲート」８７と呼
ぶことにする。絶縁ゲート８７は基板の表面から側壁を
垂直に掘り込まれた溝の内部に形成されており、底部は
ドレイン領域８１に達している。８８はｐ型領域で、チ
ャネル領域中に形成され、絶縁ゲート８７の近くに設け
られている。９３はソース電極である金属で、ソース領
域８３とオーミックコンタクトしている。９５はゲート
電極８５にオーミックコンタクトする電極金属で、以下
「ＭＯＳゲート」と呼ぶ。９８はｐ型領域８８とオーミ
ックコンタクトする電極金属で、以下「接合ゲート」と
呼ぶことにする。９１はドレイン電極であり、ドレイン
領域８１とオーミックコンタクトする金属である。ドレ
イン電極９１は上記の文献には明示されていなかった
が、理解を容易にするために付加した。上記の文献に示
された素子では、チャネル領域８２の比抵抗は０．９８
Ω−cmで、これは不純物濃度にして約５×１０15cm3 に
相当する。図１８中に示すチャネル長Ｌは６μｍ、チャ
ネル厚みａは３μｍ、絶縁ゲート自身の厚みｂは２μｍ
である。
ンである。図中、符号８１は基板であるｎ+ 型ドレイン
領域、８２はｎ型のチャネル領域、８３はｎ+ 型ソース
領域である。８４は絶縁膜、８５は導電性多結晶シリコ
ンからなるゲート電極、８６は層間絶縁膜である。以
下、８４，８５，８６を併せて「絶縁ゲート」８７と呼
ぶことにする。絶縁ゲート８７は基板の表面から側壁を
垂直に掘り込まれた溝の内部に形成されており、底部は
ドレイン領域８１に達している。８８はｐ型領域で、チ
ャネル領域中に形成され、絶縁ゲート８７の近くに設け
られている。９３はソース電極である金属で、ソース領
域８３とオーミックコンタクトしている。９５はゲート
電極８５にオーミックコンタクトする電極金属で、以下
「ＭＯＳゲート」と呼ぶ。９８はｐ型領域８８とオーミ
ックコンタクトする電極金属で、以下「接合ゲート」と
呼ぶことにする。９１はドレイン電極であり、ドレイン
領域８１とオーミックコンタクトする金属である。ドレ
イン電極９１は上記の文献には明示されていなかった
が、理解を容易にするために付加した。上記の文献に示
された素子では、チャネル領域８２の比抵抗は０．９８
Ω−cmで、これは不純物濃度にして約５×１０15cm3 に
相当する。図１８中に示すチャネル長Ｌは６μｍ、チャ
ネル厚みａは３μｍ、絶縁ゲート自身の厚みｂは２μｍ
である。
【０００５】次に、この素子の動作を説明する。ドレイ
ン電極９１には正の電位が印加され、ソース電極９３は
接地（０Ｖ）される。この素子はＭＯＳゲート９５と接
合ゲート９８という２つの制御電極をもつ四端子素子で
ある。また、両者を接続して三端子素子として使用する
こともできる。三端子素子として駆動した場合の電流・
電圧特性を上記の文献から引用して図１９に示す。図１
９には両ゲート電位を−１６〜０Ｖまで、２Ｖ刻みで印
加した時の特性曲線を示している。素子はノーマリ・オ
ン型であり、ゲートの負電位が強いほど主電流は抑制さ
れる。
ン電極９１には正の電位が印加され、ソース電極９３は
接地（０Ｖ）される。この素子はＭＯＳゲート９５と接
合ゲート９８という２つの制御電極をもつ四端子素子で
ある。また、両者を接続して三端子素子として使用する
こともできる。三端子素子として駆動した場合の電流・
電圧特性を上記の文献から引用して図１９に示す。図１
９には両ゲート電位を−１６〜０Ｖまで、２Ｖ刻みで印
加した時の特性曲線を示している。素子はノーマリ・オ
ン型であり、ゲートの負電位が強いほど主電流は抑制さ
れる。
【０００６】また、四端子素子としての電流・電圧特性
を、同じく前記文献から引用して図２０に示す。これは
ＭＯＳゲートの電位を固定し、接合ゲートの電位を変化
させた場合の図である。同図にはＭＯＳゲートに＋１６
Ｖを印加した場合と、−１６Ｖを印加した場合を同時に
示している。
を、同じく前記文献から引用して図２０に示す。これは
ＭＯＳゲートの電位を固定し、接合ゲートの電位を変化
させた場合の図である。同図にはＭＯＳゲートに＋１６
Ｖを印加した場合と、−１６Ｖを印加した場合を同時に
示している。
【０００７】ＭＯＳゲート９５に正電位を印加した場
合、非常に低いオン抵抗を示す。これは、図１８の絶縁
ゲート膜界面に誘起された蓄積層が、ｎ+ 型ドレイン領
域８１とｎ+ 型ソース領域８３をつなぐ導電路となるか
らである。この時、接合ゲート９８の電位は、電流・電
圧特性に顕著な影響は及ぼさない。
合、非常に低いオン抵抗を示す。これは、図１８の絶縁
ゲート膜界面に誘起された蓄積層が、ｎ+ 型ドレイン領
域８１とｎ+ 型ソース領域８３をつなぐ導電路となるか
らである。この時、接合ゲート９８の電位は、電流・電
圧特性に顕著な影響は及ぼさない。
【０００８】ＭＯＳゲート９５に負電位を印加した場
合、電流・電圧特性は接合ゲート９８に与える電位によ
って変化する。図２０には接合ゲート９８に−３．５〜
０Ｖまで、０．５Ｖ刻みで印加した時の特性曲線を示し
ている。この状態における動作機構を簡単に説明する。
まず接合ゲート９８が０Ｖである場合、特性曲線の線形
領域、すなわちドレイン電位が低い領域においては、Ｍ
ＯＳゲート９５に負電位を印加した時点で絶縁ゲート８
７近傍のチャネル領域８２には空乏層が形成され、そこ
で発生した正孔によってゲート絶縁膜界面には反転層が
形成される。反転層の存在はゲート電極８５からの電界
を遮蔽する。そのために空乏層の広がり具合はＪＦＥＴ
の場合と異なり、一定の範囲にとどまる。その値は、前
述の文献におけるデータから換算すると片側約０．４μ
ｍで、チャネル領域には差し引き２μｍ程度の中性領域
が残る。主電流はチャネル内に残った中性領域を流れ
る。そしてドレイン電位が高くなるとチャネル領域は通
常の長チャネルＪＦＥＴと同様ピンチオフ状態となり、
電流値は飽和する。
合、電流・電圧特性は接合ゲート９８に与える電位によ
って変化する。図２０には接合ゲート９８に−３．５〜
０Ｖまで、０．５Ｖ刻みで印加した時の特性曲線を示し
ている。この状態における動作機構を簡単に説明する。
まず接合ゲート９８が０Ｖである場合、特性曲線の線形
領域、すなわちドレイン電位が低い領域においては、Ｍ
ＯＳゲート９５に負電位を印加した時点で絶縁ゲート８
７近傍のチャネル領域８２には空乏層が形成され、そこ
で発生した正孔によってゲート絶縁膜界面には反転層が
形成される。反転層の存在はゲート電極８５からの電界
を遮蔽する。そのために空乏層の広がり具合はＪＦＥＴ
の場合と異なり、一定の範囲にとどまる。その値は、前
述の文献におけるデータから換算すると片側約０．４μ
ｍで、チャネル領域には差し引き２μｍ程度の中性領域
が残る。主電流はチャネル内に残った中性領域を流れ
る。そしてドレイン電位が高くなるとチャネル領域は通
常の長チャネルＪＦＥＴと同様ピンチオフ状態となり、
電流値は飽和する。
【０００９】次に接合ゲート９８に負電位、すなわち逆
バイアスを印加してゆくと、ｐ型領域８８からの空乏層
が、ｐ型領域８８に近接する絶縁ゲート８７に到達す
る。すると絶縁膜界面の反転層の正孔の一部がｐ型領域
８８へと流れ、絶縁膜界面の電位は接合ゲート９８の電
位に影響されるようになる。これによってチャネル領域
の空乏領域は広がり、チャネル領域内の導電路は狭まっ
て主電流が減少する。
バイアスを印加してゆくと、ｐ型領域８８からの空乏層
が、ｐ型領域８８に近接する絶縁ゲート８７に到達す
る。すると絶縁膜界面の反転層の正孔の一部がｐ型領域
８８へと流れ、絶縁膜界面の電位は接合ゲート９８の電
位に影響されるようになる。これによってチャネル領域
の空乏領域は広がり、チャネル領域内の導電路は狭まっ
て主電流が減少する。
【００１０】上記の文献によれば、この素子構造の主な
利点は、四端子素子として使用したとき、（１）オン抵
抗が低い、（２）接合ゲートによる相互コンダクタンス
が高い、（３）ブロッキング・ゲインが高い、（４）ス
イッチング速度が速い、（５）三端子素子としても動作
する、などである。
利点は、四端子素子として使用したとき、（１）オン抵
抗が低い、（２）接合ゲートによる相互コンダクタンス
が高い、（３）ブロッキング・ゲインが高い、（４）ス
イッチング速度が速い、（５）三端子素子としても動作
する、などである。
【００１１】しかし、この素子には以下のような限界が
ある。
ある。
【００１２】まず、この素子構造は高耐圧化に適してい
ない。先にも述べたように、この素子構造のオン抵抗が
低い理由は、絶縁ゲートがｎ+ 型のソース領域とｎ+ 型
の基板の両方に接しており、両者をゲート絶縁膜に沿っ
て形成される蓄積層で連絡するためである。文献におけ
る素子の設計耐圧は６０Ｖであったが、この構造をより
耐圧の高い素子に拡張しようとすると、絶縁ゲートがｎ
+ ドレイン領域に接しているこの構造は不可能になる。
ない。先にも述べたように、この素子構造のオン抵抗が
低い理由は、絶縁ゲートがｎ+ 型のソース領域とｎ+ 型
の基板の両方に接しており、両者をゲート絶縁膜に沿っ
て形成される蓄積層で連絡するためである。文献におけ
る素子の設計耐圧は６０Ｖであったが、この構造をより
耐圧の高い素子に拡張しようとすると、絶縁ゲートがｎ
+ ドレイン領域に接しているこの構造は不可能になる。
【００１３】次に、この素子は本質的に四端子素子であ
り、必然的に駆動方法が煩雑になることを免れない。も
ちろん上述したごとく、接合ゲートとＭＯＳゲートをつ
なぎ合わせて三端子素子として使うこともできるが、図
１９、図２０を比較して見ればわかるように三端子モー
ドでは、利点である低いオン抵抗を得られない。
り、必然的に駆動方法が煩雑になることを免れない。も
ちろん上述したごとく、接合ゲートとＭＯＳゲートをつ
なぎ合わせて三端子素子として使うこともできるが、図
１９、図２０を比較して見ればわかるように三端子モー
ドでは、利点である低いオン抵抗を得られない。
【００１４】さらに、この素子はノーマリ・オン特性で
あり、制御信号を与えないときに主電流が流れてしま
う。よって、この素子を使う装置は別途電流遮断装置を
設けるなど、安全性を確保するために注意を払わなけれ
ばならない。
あり、制御信号を与えないときに主電流が流れてしま
う。よって、この素子を使う装置は別途電流遮断装置を
設けるなど、安全性を確保するために注意を払わなけれ
ばならない。
【００１５】次に、第２の従来例として、公開特許公報
（特開昭５７−１７２７６５号「静電誘導サイリス
タ」）に開示されたものを紹介する。
（特開昭５７−１７２７６５号「静電誘導サイリス
タ」）に開示されたものを紹介する。
【００１６】図２１に前記公開公報を参照して素子の断
面図を示す。図２１にはこの構造がＵ字型絶縁ゲートを
応用した素子であることを理解しやすくするために、前
記公開公報に記載されていた構造の３単位分を図示して
いる。
面図を示す。図２１にはこの構造がＵ字型絶縁ゲートを
応用した素子であることを理解しやすくするために、前
記公開公報に記載されていた構造の３単位分を図示して
いる。
【００１７】まず構造を説明する。図中、符号６１はｐ
+ 型アノード領域、６２はｎ- 型ベース領域、６３はｎ
+ 型カソード領域、６８はｐ+ 型のゲート領域である。
６４は絶縁膜であり、前記ｎ- 型ベース領域６２、ｎ+
型カソード領域６３、ｐ+ 型ゲート領域６８に接してい
る。７１はアノード電極、７３はカソード電極で、それ
ぞれｐ+ 型アノード領域６１、ｎ+ 型カソード領域６３
とオーミックコンタクトしている。６５はゲート電極
で、ｐ+ 型ゲート領域６８とオーミックコンタクトして
いると共に絶縁膜６４とも接している。すなわち、この
素子構造は「表面から掘り込まれた溝の中に絶縁ゲート
が形成され、さらにその溝の底部においてゲート電極６
５がｐ+ 型ゲート領域６８とつながっている」、という
構造をなしている。またｎ- 型ベース領域６２のうち、
隣合う絶縁ゲートに挟まれた領域を「チャネル領域」と
呼ぶことにする。
+ 型アノード領域、６２はｎ- 型ベース領域、６３はｎ
+ 型カソード領域、６８はｐ+ 型のゲート領域である。
６４は絶縁膜であり、前記ｎ- 型ベース領域６２、ｎ+
型カソード領域６３、ｐ+ 型ゲート領域６８に接してい
る。７１はアノード電極、７３はカソード電極で、それ
ぞれｐ+ 型アノード領域６１、ｎ+ 型カソード領域６３
とオーミックコンタクトしている。６５はゲート電極
で、ｐ+ 型ゲート領域６８とオーミックコンタクトして
いると共に絶縁膜６４とも接している。すなわち、この
素子構造は「表面から掘り込まれた溝の中に絶縁ゲート
が形成され、さらにその溝の底部においてゲート電極６
５がｐ+ 型ゲート領域６８とつながっている」、という
構造をなしている。またｎ- 型ベース領域６２のうち、
隣合う絶縁ゲートに挟まれた領域を「チャネル領域」と
呼ぶことにする。
【００１８】次に動作を説明する。カソード電極７３は
接地（０Ｖに）され、アノード電極７１には正の電位が
印加される。素子のオフ状態は、ゲート電極６５に負電
位を印加し、カソード領域６３前面のチャネル領域に空
乏層を形成することによって保たれる。すなわち、この
素子も第１の従来例と同様、ノーマリ・オン特性の素子
である。
接地（０Ｖに）され、アノード電極７１には正の電位が
印加される。素子のオフ状態は、ゲート電極６５に負電
位を印加し、カソード領域６３前面のチャネル領域に空
乏層を形成することによって保たれる。すなわち、この
素子も第１の従来例と同様、ノーマリ・オン特性の素子
である。
【００１９】素子をオン状態に転ずるには、ゲート電極
６５に正の電位を印加する。すると、ベース領域中の空
乏層は消失して電流路が開くとともに、絶縁ゲートの界
面には電子による蓄積層が瞬時に形成され、カソード領
域前面のポテンシャルを下げ、素子のターン・オンを促
進する。この効果を得るためには、絶縁ゲートと主電流
経路との距離はキャリアの拡散長以内であることが望ま
しい。また、この蓄積層は導電率が高いので、ゲート電
流が素早く流れるという利点もあり、ターン・オン時間
は、この機構を持たない静電誘導サイリスタより速くな
る。
６５に正の電位を印加する。すると、ベース領域中の空
乏層は消失して電流路が開くとともに、絶縁ゲートの界
面には電子による蓄積層が瞬時に形成され、カソード領
域前面のポテンシャルを下げ、素子のターン・オンを促
進する。この効果を得るためには、絶縁ゲートと主電流
経路との距離はキャリアの拡散長以内であることが望ま
しい。また、この蓄積層は導電率が高いので、ゲート電
流が素早く流れるという利点もあり、ターン・オン時間
は、この機構を持たない静電誘導サイリスタより速くな
る。
【００２０】ひとたび、ターン・オンすれば、ゲート電
位を解除してもオン状態は持続する。また、ターン・オ
フはゲート電極に負電位を印加し、ベース領域６２内の
少数キャリアを吸い出し、再びベース領域内に空乏層を
形成することで達成する。
位を解除してもオン状態は持続する。また、ターン・オ
フはゲート電極に負電位を印加し、ベース領域６２内の
少数キャリアを吸い出し、再びベース領域内に空乏層を
形成することで達成する。
【００２１】この素子の利点は、通常の静電誘導サイリ
スタに接合ゲートと連動した絶縁ゲートを付加したこと
により、（１）ターン・オン時には絶縁ゲート界面に蓄
積層が形成されることでターン・オン時間が短くなる、
（２）ターン・オフ時には絶縁膜近傍の空乏層が形成さ
れて電流をピンチオフしやすくなるのでターン・オフ時
間も短くなる、などである。
スタに接合ゲートと連動した絶縁ゲートを付加したこと
により、（１）ターン・オン時には絶縁ゲート界面に蓄
積層が形成されることでターン・オン時間が短くなる、
（２）ターン・オフ時には絶縁膜近傍の空乏層が形成さ
れて電流をピンチオフしやすくなるのでターン・オフ時
間も短くなる、などである。
【００２２】しかし、上記の素子構造には以下のような
困難な点がある。まず、第１にノーマリ・オン型デバイ
スであること。第２に、基本的にサイリスタなので制御
電極に積極的に遮断信号を与えなれば、素子をオフでき
ない。さらに第３に図２１の構造では溝の中にゲート絶
縁膜を形成し、さらにその底部にｐ+ 型ゲート領域との
コンタクト穴を形成しなければならない。素子に充分な
ブロッキング・ゲインを持たせるためには、絶縁ゲート
を形成する溝の深さは数μｍ必要であるが、溝の幅を図
２１に示すよりも遥かに広く取ったとしても、このよう
な凹凸の底部にコンタクト穴を形成することは難しい。
特に電流容量を増やすために、パターンを微細化しよう
とすると、平凡なフォト・エッチング技術では困難にな
ってくる。
困難な点がある。まず、第１にノーマリ・オン型デバイ
スであること。第２に、基本的にサイリスタなので制御
電極に積極的に遮断信号を与えなれば、素子をオフでき
ない。さらに第３に図２１の構造では溝の中にゲート絶
縁膜を形成し、さらにその底部にｐ+ 型ゲート領域との
コンタクト穴を形成しなければならない。素子に充分な
ブロッキング・ゲインを持たせるためには、絶縁ゲート
を形成する溝の深さは数μｍ必要であるが、溝の幅を図
２１に示すよりも遥かに広く取ったとしても、このよう
な凹凸の底部にコンタクト穴を形成することは難しい。
特に電流容量を増やすために、パターンを微細化しよう
とすると、平凡なフォト・エッチング技術では困難にな
ってくる。
【００２３】
【発明が解決しようとする課題】上記のように、第１の
従来例では、極めて低いオン抵抗が得られるが、チップ
を大容量化、高耐圧化できないという問題がある。ま
た、第２の従来例では、高耐圧化には問題ないが、大容
量化するための微細化に適さない構造であるし、素子の
構造上、低オン抵抗化にも限界があるという問題があ
る。
従来例では、極めて低いオン抵抗が得られるが、チップ
を大容量化、高耐圧化できないという問題がある。ま
た、第２の従来例では、高耐圧化には問題ないが、大容
量化するための微細化に適さない構造であるし、素子の
構造上、低オン抵抗化にも限界があるという問題があ
る。
【００２４】本発明は、このような従来の問題に着目し
てなされたもので、ノーマリ・オフ型で、制御性に優
れ、オン抵抗が低く、スイッチング速度を向上させるこ
とができるとともに動作の信頼性を向上させることがで
き、さらに微細化、高耐圧化に適した構造を有する半導
体装置を提供することを目的とする。
てなされたもので、ノーマリ・オフ型で、制御性に優
れ、オン抵抗が低く、スイッチング速度を向上させるこ
とができるとともに動作の信頼性を向上させることがで
き、さらに微細化、高耐圧化に適した構造を有する半導
体装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、ドレイン領域である一導電
型の半導体基体の一主面に臨んで互いに平行に配置され
た複数の第１の溝を有し、前記複数の第１の溝と交差す
る第２の溝を有し、前記主面に臨んで前記第１の溝と第
２の溝に３方を囲まれた領域に一導電型のソース領域を
有し、前記第１の溝と第２の溝の内部には絶縁膜によっ
て前記ドレイン領域と絶縁され、かつ前記ソース領域と
は同電位に保たれる固定電位絶縁電極を有し、前記固定
電位絶縁電極は前記絶縁膜を介して隣接する前記ドレイ
ン領域に空乏領域を形成するような性質を有する導電性
材料からなり、前記ソース領域には接しないで、かつ前
記ドレイン領域ならびに各前記絶縁膜に接する反対導電
型のインジェクタ領域を有し、前記ソース領域に隣接す
る前記ドレイン領域の一部であって、前記固定電位絶縁
電極に挟まれ、前記インジェクタ領域の電位が前記ソー
ス領域の電位と同電位に保たれている状態では、前記空
乏領域の形成するポテンシャル障壁によって前記ソース
領域と前記ドレイン領域間を電気的に遮断状態とするチ
ャネル領域を有することを要旨とする。
に、請求項１記載の発明は、ドレイン領域である一導電
型の半導体基体の一主面に臨んで互いに平行に配置され
た複数の第１の溝を有し、前記複数の第１の溝と交差す
る第２の溝を有し、前記主面に臨んで前記第１の溝と第
２の溝に３方を囲まれた領域に一導電型のソース領域を
有し、前記第１の溝と第２の溝の内部には絶縁膜によっ
て前記ドレイン領域と絶縁され、かつ前記ソース領域と
は同電位に保たれる固定電位絶縁電極を有し、前記固定
電位絶縁電極は前記絶縁膜を介して隣接する前記ドレイ
ン領域に空乏領域を形成するような性質を有する導電性
材料からなり、前記ソース領域には接しないで、かつ前
記ドレイン領域ならびに各前記絶縁膜に接する反対導電
型のインジェクタ領域を有し、前記ソース領域に隣接す
る前記ドレイン領域の一部であって、前記固定電位絶縁
電極に挟まれ、前記インジェクタ領域の電位が前記ソー
ス領域の電位と同電位に保たれている状態では、前記空
乏領域の形成するポテンシャル障壁によって前記ソース
領域と前記ドレイン領域間を電気的に遮断状態とするチ
ャネル領域を有することを要旨とする。
【００２６】請求項２記載の発明は、上記請求項１記載
の半導体装置において、チャネル長、すなわち前記溝の
側壁に沿って前記チャネル領域と前記ソース領域の界面
から前記溝の底部までの距離が、チャネル厚み、すなわ
ち前記チャネル領域において対面する前記第１の溝の側
壁間の距離の、２倍以上であることを要旨とする。
の半導体装置において、チャネル長、すなわち前記溝の
側壁に沿って前記チャネル領域と前記ソース領域の界面
から前記溝の底部までの距離が、チャネル厚み、すなわ
ち前記チャネル領域において対面する前記第１の溝の側
壁間の距離の、２倍以上であることを要旨とする。
【００２７】請求項３記載の発明は、上記請求項１又は
２記載の半導体装置において、前記ソース領域が、前記
第２の溝の側面から前記第１の溝に沿って前記チャネル
厚み、もしくはそれ以下の位置までに存在することを要
旨とする。
２記載の半導体装置において、前記ソース領域が、前記
第２の溝の側面から前記第１の溝に沿って前記チャネル
厚み、もしくはそれ以下の位置までに存在することを要
旨とする。
【００２８】請求項４記載の発明は、上記請求項１，２
又は３記載の半導体装置において、前記半導体基体の前
記ソース領域が存在する一主面に対向する他主面に反対
導電型のアノード領域を有することを要旨とする。
又は３記載の半導体装置において、前記半導体基体の前
記ソース領域が存在する一主面に対向する他主面に反対
導電型のアノード領域を有することを要旨とする。
【００２９】
【作用】請求項１記載の発明においては、ソース電位に
固定されている固定電位絶縁電極の周辺のチャネル領域
には、固定電位絶縁電極材料との仕事関数差によって空
乏層が形成され、これによってチャネル領域は空乏化さ
れてソース領域とドレイン領域との間が電気的に遮断さ
れる。また、固定電位絶縁電極はドレイン電位が上昇し
ても、ドレイン電界でチャネルが開かないような構造と
なっている。すなわち素子構造は初めから遮断状態であ
る。しかし、ドレイン領域内の空乏層から励起される少
数キャリアは、絶縁膜界面に溜って、そのままではチャ
ネル領域の空乏層を後退させて主電流がリークしてしま
うが、チャネル領域とは反対導電型のインジェクタ領域
が絶縁膜界面と接し、さらにインジェクタ領域に任意の
電位を与えるための外部電極（以下“注入電極”と呼
ぶ）ともオーミックコンタクトしているので、注入電極
が接地状態の時には、絶縁膜界面の少数キャリアは注入
電極に流れ出ることで、絶縁膜界面の電位は上昇せず、
素子は遮断状態を保つ。一方、注入電極に正電位を印加
すると、逆に少数キャリアが絶縁膜界面に流れ込んで界
面の電位を上昇させ、空乏層が後退してチャネル中央部
に中性領域が現われて電流が流れる。さらに注入電位が
所定値以上になると、インジェクタ領域とチャネル領域
によるｐｎ接合が順バイアスされ、少数キャリアがチャ
ネル領域ならびにドレイン領域に注入されて伝導度変調
されるために、主電流は低いオン抵抗で流れることにな
る。この時、絶縁膜界面は導電路としてチャネル領域全
体に少数キャリア電流を選ぶ働きをする。さらに、第１
の溝と第２の溝に３方を囲まれた領域にソース領域を小
さく設定することにより、インジェクタ領域とソース領
域の間隔が拡がるため、インジェクタ領域からソース領
域に注入される正孔が低減され、ｈFEが向上する。そし
て、ターンオフするためには、注入電極の電位を接地も
しくは逆電位にする。このとき、チャネル領域、すなわ
ちソース領域近傍のドレイン領域には、固定絶縁領域材
料との仕事関数差によって空乏層が形成され、これによ
って、チャネル領域は空乏化されてソース領域とドレイ
ン領域とは電気的に遮断される。この際、ソース領域前
面の３方を固定絶縁領域で囲むことによって、チャネル
領域の空乏化が速く行われる。本発明においては、素子
構造が微細であり、チャネル領域の電位が直接に注入電
極電位と連動する機構になっていて、さらに、ソース領
域が小さいためにインジェクタ領域からソース領域に正
孔が注入される割合が小さくなることから、単体バイポ
ーラトランジスタよりも大きなｈFEを得ることが可能と
なる。そしてオン抵抗が低く、少ない制御電流で多くの
主電流を制御することができる。さらに、固定電位絶縁
電極でソース領域、すなわちチャネル領域を３方から囲
んでいる構造をしているため、ターンオフ時のチャネル
の空乏化が速くなされるため、主電流の遮断が速い。そ
して、固定電位絶縁電極が１つに連結されているため
に、動作の信頼性を増すことができる。
固定されている固定電位絶縁電極の周辺のチャネル領域
には、固定電位絶縁電極材料との仕事関数差によって空
乏層が形成され、これによってチャネル領域は空乏化さ
れてソース領域とドレイン領域との間が電気的に遮断さ
れる。また、固定電位絶縁電極はドレイン電位が上昇し
ても、ドレイン電界でチャネルが開かないような構造と
なっている。すなわち素子構造は初めから遮断状態であ
る。しかし、ドレイン領域内の空乏層から励起される少
数キャリアは、絶縁膜界面に溜って、そのままではチャ
ネル領域の空乏層を後退させて主電流がリークしてしま
うが、チャネル領域とは反対導電型のインジェクタ領域
が絶縁膜界面と接し、さらにインジェクタ領域に任意の
電位を与えるための外部電極（以下“注入電極”と呼
ぶ）ともオーミックコンタクトしているので、注入電極
が接地状態の時には、絶縁膜界面の少数キャリアは注入
電極に流れ出ることで、絶縁膜界面の電位は上昇せず、
素子は遮断状態を保つ。一方、注入電極に正電位を印加
すると、逆に少数キャリアが絶縁膜界面に流れ込んで界
面の電位を上昇させ、空乏層が後退してチャネル中央部
に中性領域が現われて電流が流れる。さらに注入電位が
所定値以上になると、インジェクタ領域とチャネル領域
によるｐｎ接合が順バイアスされ、少数キャリアがチャ
ネル領域ならびにドレイン領域に注入されて伝導度変調
されるために、主電流は低いオン抵抗で流れることにな
る。この時、絶縁膜界面は導電路としてチャネル領域全
体に少数キャリア電流を選ぶ働きをする。さらに、第１
の溝と第２の溝に３方を囲まれた領域にソース領域を小
さく設定することにより、インジェクタ領域とソース領
域の間隔が拡がるため、インジェクタ領域からソース領
域に注入される正孔が低減され、ｈFEが向上する。そし
て、ターンオフするためには、注入電極の電位を接地も
しくは逆電位にする。このとき、チャネル領域、すなわ
ちソース領域近傍のドレイン領域には、固定絶縁領域材
料との仕事関数差によって空乏層が形成され、これによ
って、チャネル領域は空乏化されてソース領域とドレイ
ン領域とは電気的に遮断される。この際、ソース領域前
面の３方を固定絶縁領域で囲むことによって、チャネル
領域の空乏化が速く行われる。本発明においては、素子
構造が微細であり、チャネル領域の電位が直接に注入電
極電位と連動する機構になっていて、さらに、ソース領
域が小さいためにインジェクタ領域からソース領域に正
孔が注入される割合が小さくなることから、単体バイポ
ーラトランジスタよりも大きなｈFEを得ることが可能と
なる。そしてオン抵抗が低く、少ない制御電流で多くの
主電流を制御することができる。さらに、固定電位絶縁
電極でソース領域、すなわちチャネル領域を３方から囲
んでいる構造をしているため、ターンオフ時のチャネル
の空乏化が速くなされるため、主電流の遮断が速い。そ
して、固定電位絶縁電極が１つに連結されているため
に、動作の信頼性を増すことができる。
【００３０】請求項２記載の発明において、チャネル領
域のソース端部におけるポテンシャル低下の影響はチャ
ネル長方向にほぼチャネル厚みの１〜１．５倍のところ
までに止まる。一方、チャネル領域のドレイン領域に面
している部分において、ドレイン電界によってチャネル
領域のポテンシャルが引き下げられる影響も上記とほぼ
同様でチャネル方向にチャネル厚みの１〜１．５倍のと
ころまでに止まる。したがって、チャネル長をチャネル
厚みの少なくとも２倍以上とすることによりノーマリ・
オフ構造が実現される。
域のソース端部におけるポテンシャル低下の影響はチャ
ネル長方向にほぼチャネル厚みの１〜１．５倍のところ
までに止まる。一方、チャネル領域のドレイン領域に面
している部分において、ドレイン電界によってチャネル
領域のポテンシャルが引き下げられる影響も上記とほぼ
同様でチャネル方向にチャネル厚みの１〜１．５倍のと
ころまでに止まる。したがって、チャネル長をチャネル
厚みの少なくとも２倍以上とすることによりノーマリ・
オフ構造が実現される。
【００３１】請求項３記載の発明において、ターンオフ
する際は、注入電極の電位が接地もしくは逆電位にされ
る。このとき、平行に向かい合った固定電位絶縁電極か
ら伸びる空乏層が重なり合う前に、固定電位絶縁電極で
３方から囲まれたチャネル領域の部分で空乏化が速く実
現される。したがって、ソース領域を、この３方から囲
まれた領域に形成し、かつその大きさをチャネル厚み、
もしくはそれ以下に形成することにより、迅速なターン
オフが実現される。
する際は、注入電極の電位が接地もしくは逆電位にされ
る。このとき、平行に向かい合った固定電位絶縁電極か
ら伸びる空乏層が重なり合う前に、固定電位絶縁電極で
３方から囲まれたチャネル領域の部分で空乏化が速く実
現される。したがって、ソース領域を、この３方から囲
まれた領域に形成し、かつその大きさをチャネル厚み、
もしくはそれ以下に形成することにより、迅速なターン
オフが実現される。
【００３２】請求項４記載の発明においては、半導体基
体の他主面に反対導電型のアノード領域を形成すること
により、主電流が流れる領域においてアノード領域の導
電型と同一の反対導電型領域が１つ少ない構造で、通常
の静電誘導サイリスタと同様の動作をする半導体装置を
実現することが可能となる。
体の他主面に反対導電型のアノード領域を形成すること
により、主電流が流れる領域においてアノード領域の導
電型と同一の反対導電型領域が１つ少ない構造で、通常
の静電誘導サイリスタと同様の動作をする半導体装置を
実現することが可能となる。
【００３３】
【実施例】以下、本発明を実施例によって詳細に説明す
る。
る。
【００３４】図１〜図４は、本発明の第１の実施例であ
る。図１は素子の基本構造を説明するための斜視図、図
２は図１の前面と同じ部分を示す断面図、図３は素子の
表面図で、この図３と上記の図１においては表面の電極
（金属膜）を除いた様子を示している。すなわち、図３
は図２中の線分Ａ−Ａ’を含んで紙面に垂直に切った断
面を示す。逆に図２は図３中の線分Ａ−Ａ’を通って紙
面に垂直な平面で切った断面図である。また、図４は図
３中の線分Ｂ−Ｂ’を通って紙面に垂直な平面で切った
断面図であり、図２の場合と同様に、図４における線分
Ｂ−Ｂ’で切った断面図が図３に相当する。なお、この
実施例では半導体をシリコンとして説明する。
る。図１は素子の基本構造を説明するための斜視図、図
２は図１の前面と同じ部分を示す断面図、図３は素子の
表面図で、この図３と上記の図１においては表面の電極
（金属膜）を除いた様子を示している。すなわち、図３
は図２中の線分Ａ−Ａ’を含んで紙面に垂直に切った断
面を示す。逆に図２は図３中の線分Ａ−Ａ’を通って紙
面に垂直な平面で切った断面図である。また、図４は図
３中の線分Ｂ−Ｂ’を通って紙面に垂直な平面で切った
断面図であり、図２の場合と同様に、図４における線分
Ｂ−Ｂ’で切った断面図が図３に相当する。なお、この
実施例では半導体をシリコンとして説明する。
【００３５】次に、素子の構造を説明する。まず図１〜
図４中において、１は基板であるｎ+ 型基板領域、２は
ｎ型ドレイン領域、３はｎ+ 型ソース領域である。ま
た、４はＭＯＳ型電極であり、高濃度のｐ型多結晶半導
体からなり、かつ後述するソース電極とオーミックコン
タクトしていて、電位が固定されている。また、５はＭ
ＯＳ型電極４とドレイン領域２とを絶縁する絶縁膜であ
る。この４と５を併せて「固定絶縁電極」６と呼ぶこと
にする。この固定絶縁電極６は、素子表面から側壁が垂
直に掘られた溝の中に形成されている。ｎ型ドレイン領
域２のうち、この固定絶縁電極６に挟まれた領域を「チ
ャネル領域」７と呼ぶことにする。このチャネル領域７
は、絶縁膜５を介して隣接するＭＯＳ型電極４が高濃度
のｐ型半導体であるため、仕事関数差によって形成され
た空乏層によって、チャネル領域には伝導電子に対する
ポテンシャル障壁が形成されていて、ソース領域３とド
レイン領域２とは初めから電気的に遮断された状態とな
っている。また、１１はドレイン電極であり、ｎ+ 型基
板領域１とオーミックコンタクトしている。１３はソー
ス電極であり、ソース領域３とＭＯＳ型電極４にオーミ
ックコンタクトしている。すなわち、ＭＯＳ型電極４の
電位はソース電極１３の電位に固定されている。また図
中、Ｈをチャネル厚み、Ｌをチャネル長と呼ぶ。
図４中において、１は基板であるｎ+ 型基板領域、２は
ｎ型ドレイン領域、３はｎ+ 型ソース領域である。ま
た、４はＭＯＳ型電極であり、高濃度のｐ型多結晶半導
体からなり、かつ後述するソース電極とオーミックコン
タクトしていて、電位が固定されている。また、５はＭ
ＯＳ型電極４とドレイン領域２とを絶縁する絶縁膜であ
る。この４と５を併せて「固定絶縁電極」６と呼ぶこと
にする。この固定絶縁電極６は、素子表面から側壁が垂
直に掘られた溝の中に形成されている。ｎ型ドレイン領
域２のうち、この固定絶縁電極６に挟まれた領域を「チ
ャネル領域」７と呼ぶことにする。このチャネル領域７
は、絶縁膜５を介して隣接するＭＯＳ型電極４が高濃度
のｐ型半導体であるため、仕事関数差によって形成され
た空乏層によって、チャネル領域には伝導電子に対する
ポテンシャル障壁が形成されていて、ソース領域３とド
レイン領域２とは初めから電気的に遮断された状態とな
っている。また、１１はドレイン電極であり、ｎ+ 型基
板領域１とオーミックコンタクトしている。１３はソー
ス電極であり、ソース領域３とＭＯＳ型電極４にオーミ
ックコンタクトしている。すなわち、ＭＯＳ型電極４の
電位はソース電極１３の電位に固定されている。また図
中、Ｈをチャネル厚み、Ｌをチャネル長と呼ぶ。
【００３６】次に、図３において、この実施例では固定
絶縁電極６は、その複数のストライプ状の溝と交差する
同様の形状の溝（第２の溝）で連結され、一体化されて
いる。そして、半導体表面において連結したソース電極
１３に接していて、固定絶縁電極の３方から囲まれるよ
うな凹部部分にｎ+ 型ソース領域３が形成されている。
また、固定絶縁電極６の凸部はｐ+ 型領域（インジェク
タ領域）８に接している。このように固定絶縁電極６と
ｐ+ 型領域８に囲まれたチャネル領域７は、一つの単位
セルを形成しており、図３にはこのセル８単位分が示さ
れている。図４において、符号１８はｐ+ 型領域８とオ
ーミックコンタクトした電極であり、ドレイン領域２へ
少数キャリアを供給する。これを「注入電極」と呼ぶこ
とにする。図中の破線は固定絶縁電極６の存在を示す。
また、１５は層間絶縁膜である。
絶縁電極６は、その複数のストライプ状の溝と交差する
同様の形状の溝（第２の溝）で連結され、一体化されて
いる。そして、半導体表面において連結したソース電極
１３に接していて、固定絶縁電極の３方から囲まれるよ
うな凹部部分にｎ+ 型ソース領域３が形成されている。
また、固定絶縁電極６の凸部はｐ+ 型領域（インジェク
タ領域）８に接している。このように固定絶縁電極６と
ｐ+ 型領域８に囲まれたチャネル領域７は、一つの単位
セルを形成しており、図３にはこのセル８単位分が示さ
れている。図４において、符号１８はｐ+ 型領域８とオ
ーミックコンタクトした電極であり、ドレイン領域２へ
少数キャリアを供給する。これを「注入電極」と呼ぶこ
とにする。図中の破線は固定絶縁電極６の存在を示す。
また、１５は層間絶縁膜である。
【００３７】なお、本願の図面においては、断面図にお
ける固定絶縁電極の絶縁膜の角部および表面図における
絶縁膜の角部は角張って描いてあるが、これらは模式図
であり、実際には丸みを帯びていてもよい。すなわち、
電界集中を抑制するためにこれら角部に丸みを持たせる
ことは、広く一般に採用されていることである。
ける固定絶縁電極の絶縁膜の角部および表面図における
絶縁膜の角部は角張って描いてあるが、これらは模式図
であり、実際には丸みを帯びていてもよい。すなわち、
電界集中を抑制するためにこれら角部に丸みを持たせる
ことは、広く一般に採用されていることである。
【００３８】次に、動作を説明する。
【００３９】この素子では、ソース電極１３は接地（０
Ｖ）、ドレイン電極１１には正の電位を印加する。
Ｖ）、ドレイン電極１１には正の電位を印加する。
【００４０】まず、遮断状態について説明する。
【００４１】注入電極１８が接地状態の時、素子は遮断
状態である。先にも述べたように、ＭＯＳ型電極４が高
濃度のｐ型半導体からできていて、かつソース電極電位
に固定されていることから、固定絶縁電極６の周辺には
空乏層が形成され、チャネル領域７は空乏化されてソー
ス領域３とドレイン領域２は電気的に遮断されている構
造になっている。
状態である。先にも述べたように、ＭＯＳ型電極４が高
濃度のｐ型半導体からできていて、かつソース電極電位
に固定されていることから、固定絶縁電極６の周辺には
空乏層が形成され、チャネル領域７は空乏化されてソー
ス領域３とドレイン領域２は電気的に遮断されている構
造になっている。
【００４２】通常、このようなＭＯＳダイオード的な構
造では、空乏層を広げるべく電圧を印加してもドレイン
領域中の空乏層で発生したキャリアが絶縁膜界面に溜っ
て反転層を形成し、空乏層は広がらずに絶縁膜界面の電
位が上昇する。しかし、この構造ではその絶縁膜５が、
接地されたｐ+ 型領域８に接しているので、空乏層で発
生したキャリアは絶縁膜５の界面に到達するが、すぐに
ｐ+ 型領域８を通って素子の外に排除される。すなわ
ち、絶縁膜界面の電位は上昇せずに固定されていて、空
乏層はドレイン電位にしたがって広がる。
造では、空乏層を広げるべく電圧を印加してもドレイン
領域中の空乏層で発生したキャリアが絶縁膜界面に溜っ
て反転層を形成し、空乏層は広がらずに絶縁膜界面の電
位が上昇する。しかし、この構造ではその絶縁膜５が、
接地されたｐ+ 型領域８に接しているので、空乏層で発
生したキャリアは絶縁膜５の界面に到達するが、すぐに
ｐ+ 型領域８を通って素子の外に排除される。すなわ
ち、絶縁膜界面の電位は上昇せずに固定されていて、空
乏層はドレイン電位にしたがって広がる。
【００４３】このデバイスがノーマリ・オフ構造を持つ
ためにチャネルの構造が満たさなければならない条件が
２つある。まず、その１つはチャネル厚みと不純物濃度
との関係ある。図５は図２中のチャネル領域７の中央付
近である線分Ｃ−Ｃ’に沿ったチャネル領域７のポテン
シャル分布を計算した図である。図５の縦軸はフェルミ
準位を基準としたエネルギーバンドの中心のポテンシャ
ルである。以下、「フェルミ準位を基準としたエネルギ
ーバンドの中心のポテンシャル」を単に「ポテンシャ
ル」と呼ぶことにする。ここでは、ＭＯＳ型電極４のビ
ルドインポテンシャルを０．６ｅＶとし、絶縁膜は二酸
化珪素で、厚さは１００ｎｍとして計算した。また、両
端の破線は、絶縁膜中の電位分布を示す補助線である。
また、中央部の一点鎖線はチャネル領域７の半導体の中
性状態におけるポテンシャルの位置である。
ためにチャネルの構造が満たさなければならない条件が
２つある。まず、その１つはチャネル厚みと不純物濃度
との関係ある。図５は図２中のチャネル領域７の中央付
近である線分Ｃ−Ｃ’に沿ったチャネル領域７のポテン
シャル分布を計算した図である。図５の縦軸はフェルミ
準位を基準としたエネルギーバンドの中心のポテンシャ
ルである。以下、「フェルミ準位を基準としたエネルギ
ーバンドの中心のポテンシャル」を単に「ポテンシャ
ル」と呼ぶことにする。ここでは、ＭＯＳ型電極４のビ
ルドインポテンシャルを０．６ｅＶとし、絶縁膜は二酸
化珪素で、厚さは１００ｎｍとして計算した。また、両
端の破線は、絶縁膜中の電位分布を示す補助線である。
また、中央部の一点鎖線はチャネル領域７の半導体の中
性状態におけるポテンシャルの位置である。
【００４４】図５において、注入電極電位Ｖj が０Ｖの
状態では、チャネルの全域はポテンシャルが正であり、
チャネル領域７には伝導電子は存在しない。この条件を
満たすために、チャネル領域７の不純物濃度ＮD 、チャ
ネル厚みＨ、絶縁膜厚ｔoxは次の式を満たさなければな
らない。
状態では、チャネルの全域はポテンシャルが正であり、
チャネル領域７には伝導電子は存在しない。この条件を
満たすために、チャネル領域７の不純物濃度ＮD 、チャ
ネル厚みＨ、絶縁膜厚ｔoxは次の式を満たさなければな
らない。
【００４５】まず、ＭＯＳ型電極４の持つビルドインポ
テンシャルをＰ、チャネル領域７の半導体の絶縁膜との
界面のポテンシャルをＱとすると、絶縁膜中の電界強度
Ｅoxは一定であり、下記（数１）式で示される。
テンシャルをＰ、チャネル領域７の半導体の絶縁膜との
界面のポテンシャルをＱとすると、絶縁膜中の電界強度
Ｅoxは一定であり、下記（数１）式で示される。
【００４６】
【数１】 一方、チャネル領域７は遮断状態では全域が空乏化して
いるので、その電位分布Ｖchは下記（数２）式のような
２次曲線でほぼ近似することができる。
いるので、その電位分布Ｖchは下記（数２）式のような
２次曲線でほぼ近似することができる。
【００４７】
【数２】 ただし、上記（数２）式において、ｑは単位電荷、εsi
はチャネル領域の半導体の誘電率、ｘはチャネルのＣ−
Ｃ’断面の中央、すなわち図５の横軸の中央から絶縁膜
方向に測った距離、Ｒはポテンシャルの最低点である。
はチャネル領域の半導体の誘電率、ｘはチャネルのＣ−
Ｃ’断面の中央、すなわち図５の横軸の中央から絶縁膜
方向に測った距離、Ｒはポテンシャルの最低点である。
【００４８】また、チャネル領域７と絶縁膜の界面のポ
テンシャルＱは、下記（数３）式で示される。
テンシャルＱは、下記（数３）式で示される。
【００４９】
【数３】 また、この点における電界Ｅsiは、下記（数４）式で示
される。
される。
【００５０】
【数４】 さらに、界面では電束が一致していなければならないか
ら、下記（数５）式を満足しなければならない。
ら、下記（数５）式を満足しなければならない。
【００５１】 εoxＥox＝εsiＥsi …（数５） ＭＯＳ型電極４のビルドインポテンシャルを０．６ｅ
Ｖ、チャネル領域７のポテンシャルの最小値Ｒを、制御
信号のノイズなどで簡単にチャネルが開かないように
０．３ｅＶとし、前記の（数１）式〜（数５）式を満足
するようなチャネル領域７の不純物濃度ＮD 、絶縁膜厚
ｔox、チャネル厚みＨの関係を示したものが図６であ
る。なお、図６では、絶縁膜厚ｔoxが５０ｎｍの場合と
１００ｎｍの場合の曲線を示してあるが、各線の左下の
領域がこのデバイスの満たすべき条件となる。例えば、
上記２つの絶縁膜厚の何れの場合でも、不純物濃度ＮD
＝１×１０14／cm3 、チャネル厚みＨ＝２μｍは適当な
条件である。
Ｖ、チャネル領域７のポテンシャルの最小値Ｒを、制御
信号のノイズなどで簡単にチャネルが開かないように
０．３ｅＶとし、前記の（数１）式〜（数５）式を満足
するようなチャネル領域７の不純物濃度ＮD 、絶縁膜厚
ｔox、チャネル厚みＨの関係を示したものが図６であ
る。なお、図６では、絶縁膜厚ｔoxが５０ｎｍの場合と
１００ｎｍの場合の曲線を示してあるが、各線の左下の
領域がこのデバイスの満たすべき条件となる。例えば、
上記２つの絶縁膜厚の何れの場合でも、不純物濃度ＮD
＝１×１０14／cm3 、チャネル厚みＨ＝２μｍは適当な
条件である。
【００５２】次に、デバイスがノーマリ・オフ特性を持
つための２つ目の条件として、チャネル厚みＨとチャネ
ル長Ｌが満たさなければならない条件がある。図７は、
チャネル領域のポテンシャル分布を数値計算した結果で
ある。ベースとなる平面は、図２のチャネル領域７のソ
ース界面側からチャネル中央部を眺めたものであり、縦
軸はポテンシャルを示している。図７においては、等ポ
テンシャル線を示しているが、図の手前にあるソース領
域（図示せず）の影響によってチャネル領域のポテンシ
ャルが引き下げられている様子が判る。また、側面は絶
縁膜との界面であり、図の奥の面は図２の線分Ｃ−Ｃ’
に一致していて、そこにおけるポテンシャル分布はソー
ス領域の影響を受けておらず、図５のＶj ＝０の曲線と
同等のものとなっている。図６の条件を満足する何点か
の設定で同様の数値計算を行った結果、チャネル領域７
のソース端部におけるポテンシャル低下の影響は、チャ
ネル長方向にほぼチャネル厚みの１〜１．５倍のところ
までに止まることが判った。一方、チャネル領域７のド
レイン領域に面している部分において、ドレイン電界に
よってチャネルポテンシャルが引き下げられる影響もほ
ぼこれと同様であるとして、チャネルがノーマリ・オフ
特性、すなわちドレイン電界が上昇してもその影響でチ
ャネルが開かないための条件は、（チャネル長Ｌ）／
（チャネル厚みＨ）の比が２〜３以上であることにな
る。
つための２つ目の条件として、チャネル厚みＨとチャネ
ル長Ｌが満たさなければならない条件がある。図７は、
チャネル領域のポテンシャル分布を数値計算した結果で
ある。ベースとなる平面は、図２のチャネル領域７のソ
ース界面側からチャネル中央部を眺めたものであり、縦
軸はポテンシャルを示している。図７においては、等ポ
テンシャル線を示しているが、図の手前にあるソース領
域（図示せず）の影響によってチャネル領域のポテンシ
ャルが引き下げられている様子が判る。また、側面は絶
縁膜との界面であり、図の奥の面は図２の線分Ｃ−Ｃ’
に一致していて、そこにおけるポテンシャル分布はソー
ス領域の影響を受けておらず、図５のＶj ＝０の曲線と
同等のものとなっている。図６の条件を満足する何点か
の設定で同様の数値計算を行った結果、チャネル領域７
のソース端部におけるポテンシャル低下の影響は、チャ
ネル長方向にほぼチャネル厚みの１〜１．５倍のところ
までに止まることが判った。一方、チャネル領域７のド
レイン領域に面している部分において、ドレイン電界に
よってチャネルポテンシャルが引き下げられる影響もほ
ぼこれと同様であるとして、チャネルがノーマリ・オフ
特性、すなわちドレイン電界が上昇してもその影響でチ
ャネルが開かないための条件は、（チャネル長Ｌ）／
（チャネル厚みＨ）の比が２〜３以上であることにな
る。
【００５３】例えば、チャネルの不純物濃度が１×１０
14／cm3 、すなわち比抵抗が約４０Ω−cmであり、絶縁
膜厚が１００ｎｍ以下である場合、チャネル厚みＨを２
μｍとすれば、チャネル長は６μｍあれば十分である。
14／cm3 、すなわち比抵抗が約４０Ω−cmであり、絶縁
膜厚が１００ｎｍ以下である場合、チャネル厚みＨを２
μｍとすれば、チャネル長は６μｍあれば十分である。
【００５４】次に、遮断状態から導通状態に転じる機構
について説明する。
について説明する。
【００５５】前記の図５において、注入電極電位Ｖj ＝
０Ｖの時は、チャネル領域７のＣ−Ｃ’断面全域のポテ
ンシャルが正であり、チャネル領域７は遮断状態であ
る。注入電極電位Ｖj が上昇して０．３Ｖまでになる
と、チャネル領域７の中央部にポテンシャルの負の領域
ができ、伝導電子が流れ得る状態となる。このように注
入電極１８の電位を上げるとチャネル領域７のポテンシ
ャルが低下する理由は、注入電極１８にオーミックコン
タクトしたｐ+ 型領域８の電位が上昇することで、ｐ+
型領域８が接している絶縁膜５の界面に少数キャリアが
供給され、これが固定絶縁電極６のＭＯＳ型電極４から
チャネル領域７への電界を遮蔽するために、チャネル領
域７の空乏層が後退するためである。
０Ｖの時は、チャネル領域７のＣ−Ｃ’断面全域のポテ
ンシャルが正であり、チャネル領域７は遮断状態であ
る。注入電極電位Ｖj が上昇して０．３Ｖまでになる
と、チャネル領域７の中央部にポテンシャルの負の領域
ができ、伝導電子が流れ得る状態となる。このように注
入電極１８の電位を上げるとチャネル領域７のポテンシ
ャルが低下する理由は、注入電極１８にオーミックコン
タクトしたｐ+ 型領域８の電位が上昇することで、ｐ+
型領域８が接している絶縁膜５の界面に少数キャリアが
供給され、これが固定絶縁電極６のＭＯＳ型電極４から
チャネル領域７への電界を遮蔽するために、チャネル領
域７の空乏層が後退するためである。
【００５６】さらに注入電位が０．５ｅＶ以上になる
と、ポテンシャルもこの一点鎖線より低くなって、チャ
ネル領域７内のバンドの形状は平坦になってゆく。これ
はｎ型ドレイン領域２とｐ+ 型領域８との間の接合が順
バイアス状態になり、ドレイン領域全域が高水準注入状
態になるためである。このとき、正孔は直接にｐ+ 型領
域８から注入されるほか、絶縁膜５の界面からもドレイ
ン領域２へ供給される。すなわち、この条件において絶
縁膜界面は伝導度の高い導電路として正孔電流を運ぶ働
きをする。この段階になると、ドレイン電流の制御は注
入電極電位よりは注入電流に注目した方が理解しやす
い。すなわち、ドレイン領域２に注入される正孔電流量
によってドレイン領域２の導電率が制御され、ドレイン
電流量が制御される。
と、ポテンシャルもこの一点鎖線より低くなって、チャ
ネル領域７内のバンドの形状は平坦になってゆく。これ
はｎ型ドレイン領域２とｐ+ 型領域８との間の接合が順
バイアス状態になり、ドレイン領域全域が高水準注入状
態になるためである。このとき、正孔は直接にｐ+ 型領
域８から注入されるほか、絶縁膜５の界面からもドレイ
ン領域２へ供給される。すなわち、この条件において絶
縁膜界面は伝導度の高い導電路として正孔電流を運ぶ働
きをする。この段階になると、ドレイン電流の制御は注
入電極電位よりは注入電流に注目した方が理解しやす
い。すなわち、ドレイン領域２に注入される正孔電流量
によってドレイン領域２の導電率が制御され、ドレイン
電流量が制御される。
【００５７】次に、導通状態から遮断状態に転ずる機構
を説明する。
を説明する。
【００５８】ターン・オフするためには、注入電極１８
の電位を接地（０Ｖに）、もしくは負電位にする。する
とドレイン領域２およびチャネル領域７に大量に存在し
ていた正孔は消滅するか、もしくはｐ+ 型領域８を通し
て素子外に排除され、再びチャネル領域が空乏層で満た
されるようになる。この機構は、例えば静電誘導サイリ
スタのターン・オフ機構と同様である。このとき、チャ
ネル領域７は固定絶縁領域に３方から囲まれるという構
造をとっているため、空乏層が３方から伸びてチャネル
を遮断する。さらに、デバイスに有効なチャネル領域７
を３方から固定絶縁電極で囲うという構成をとっている
ため、電流の遮断は促進される。図８は、図２中の線分
Ｃ−Ｃ’を含む平面でスライスした断面図で、さらにイ
ンジェクタ電位が正電位から０Ｖに近づくにつれて空乏
層端が移動し、チャネルが閉じてゆく様子を示してい
る。図中の曲線は数値計算によって得た空乏層端を示
し、数値計算の条件は前述の図５ならびに図６と同じも
のを使った。ただし、この図において空乏層端とは、チ
ャネル領域７の中性状態における多数キャリアの密度の
半分になるラインとした。この図を見ると、向かい合っ
た固定絶縁電極から伸びる空乏層が重なり合う前に、３
方を囲まれたチャネル領域７においては空乏化が実現し
ている様子がわかる。よって、ソース領域３をこの領域
に形成し、その大きさをチャネル厚みＨもしくはそれ以
下に形成することにより、迅速な電流遮断を実現するこ
とが期待できる。
の電位を接地（０Ｖに）、もしくは負電位にする。する
とドレイン領域２およびチャネル領域７に大量に存在し
ていた正孔は消滅するか、もしくはｐ+ 型領域８を通し
て素子外に排除され、再びチャネル領域が空乏層で満た
されるようになる。この機構は、例えば静電誘導サイリ
スタのターン・オフ機構と同様である。このとき、チャ
ネル領域７は固定絶縁領域に３方から囲まれるという構
造をとっているため、空乏層が３方から伸びてチャネル
を遮断する。さらに、デバイスに有効なチャネル領域７
を３方から固定絶縁電極で囲うという構成をとっている
ため、電流の遮断は促進される。図８は、図２中の線分
Ｃ−Ｃ’を含む平面でスライスした断面図で、さらにイ
ンジェクタ電位が正電位から０Ｖに近づくにつれて空乏
層端が移動し、チャネルが閉じてゆく様子を示してい
る。図中の曲線は数値計算によって得た空乏層端を示
し、数値計算の条件は前述の図５ならびに図６と同じも
のを使った。ただし、この図において空乏層端とは、チ
ャネル領域７の中性状態における多数キャリアの密度の
半分になるラインとした。この図を見ると、向かい合っ
た固定絶縁電極から伸びる空乏層が重なり合う前に、３
方を囲まれたチャネル領域７においては空乏化が実現し
ている様子がわかる。よって、ソース領域３をこの領域
に形成し、その大きさをチャネル厚みＨもしくはそれ以
下に形成することにより、迅速な電流遮断を実現するこ
とが期待できる。
【００５９】このデバイスの電流電圧特性は、ほぼ単体
バイポーラトランジスタの特性に類似して５極管特性と
なる。ドレイン電流は、注入電極からの電流があれば低
いドレイン電位でも十分な電流が流れる。ドレイン電位
が大きくなると、固定絶縁電極からドレイン領域へ伸び
た空乏層により、電流はピンチオフされて電流値は飽和
する。
バイポーラトランジスタの特性に類似して５極管特性と
なる。ドレイン電流は、注入電極からの電流があれば低
いドレイン電位でも十分な電流が流れる。ドレイン電位
が大きくなると、固定絶縁電極からドレイン領域へ伸び
た空乏層により、電流はピンチオフされて電流値は飽和
する。
【００６０】また注入した正孔電流によってドレイン電
流が決まることから、バイポーラトランジスタと同様の
ｈFE（直流電流増幅率）を定義することができる。この
素子では、素子構造が微細であり、チャネル領域の電位
が直接注入電極電位と連動する機構となっていることか
ら、単体バイポーラトランジスタよりも大きなｈFEを期
待することができる。さらに、上記のように、小さく設
定することにより、インジェクタ領域から注入される正
孔がソース領域に到達する割合が減少するため、ｈFEが
向上することがさらに期待できる。
流が決まることから、バイポーラトランジスタと同様の
ｈFE（直流電流増幅率）を定義することができる。この
素子では、素子構造が微細であり、チャネル領域の電位
が直接注入電極電位と連動する機構となっていることか
ら、単体バイポーラトランジスタよりも大きなｈFEを期
待することができる。さらに、上記のように、小さく設
定することにより、インジェクタ領域から注入される正
孔がソース領域に到達する割合が減少するため、ｈFEが
向上することがさらに期待できる。
【００６１】次に、図９〜図１４は、図１〜図４に示し
た第１の実施例の製造方法の一例を示す斜視図である。
た第１の実施例の製造方法の一例を示す斜視図である。
【００６２】まず、図９のように、基板領域１であるｎ
+ 型基板の表面にｎ型ドレイン領域２がエピタキシャル
成長によって形成されている。さらにその表面にソース
領域３となるｎ+ 型領域と、注入領域８となるｐ+ 型領
域を形成する。
+ 型基板の表面にｎ型ドレイン領域２がエピタキシャル
成長によって形成されている。さらにその表面にソース
領域３となるｎ+ 型領域と、注入領域８となるｐ+ 型領
域を形成する。
【００６３】次に、図１０のように、表面にマスク材１
００を形成し、固定絶縁電極用の溝を形成するためのパ
ターンを形成する。これを異方性ドライエッチングによ
ってエッチングし、図１１のような側壁がほぼ垂直な溝
を掘る。溝の深さは、溝同志の間隔の２〜３倍またはそ
れ以上とする。
００を形成し、固定絶縁電極用の溝を形成するためのパ
ターンを形成する。これを異方性ドライエッチングによ
ってエッチングし、図１１のような側壁がほぼ垂直な溝
を掘る。溝の深さは、溝同志の間隔の２〜３倍またはそ
れ以上とする。
【００６４】溝の断面形状、すなわち固定絶縁電極の形
状は、図２或いは図１１などには側壁をほぼ垂直にした
Ｕ字型の形状を例示しているが、先に示したノーマリ・
オフのためのチャネルの条件を満たしていれば、断面形
状は樽型、くさび型、菱形などをしていてもよい。ま
た、溝も垂直でなく斜めに掘込まれたものでも構わない
し、可能であれば固定絶縁電極は完全に基板の中に埋設
されたものでもよい。
状は、図２或いは図１１などには側壁をほぼ垂直にした
Ｕ字型の形状を例示しているが、先に示したノーマリ・
オフのためのチャネルの条件を満たしていれば、断面形
状は樽型、くさび型、菱形などをしていてもよい。ま
た、溝も垂直でなく斜めに掘込まれたものでも構わない
し、可能であれば固定絶縁電極は完全に基板の中に埋設
されたものでもよい。
【００６５】また、表面パターンもチャネルの遮断条件
を満たしていれば、必ずしもチャネルの厚みが至るとこ
ろ均一でなくてもよいし、溝の幅も均一である必要はな
い。
を満たしていれば、必ずしもチャネルの厚みが至るとこ
ろ均一でなくてもよいし、溝の幅も均一である必要はな
い。
【００６６】次に、図１２のように、溝の内壁を酸化し
て絶縁膜５を形成し、ＭＯＳ型電極４となる高濃度のｐ
型ポリシリコンを堆積させる。
て絶縁膜５を形成し、ＭＯＳ型電極４となる高濃度のｐ
型ポリシリコンを堆積させる。
【００６７】次に、図１３のように、溝の中にのみｐ型
ポリシリコンが残るようにエッチングする。
ポリシリコンが残るようにエッチングする。
【００６８】次に、図１４のように、マスク材１００を
除去し、層間絶縁膜と電極を形成して図１〜図４の構造
を得る。
除去し、層間絶縁膜と電極を形成して図１〜図４の構造
を得る。
【００６９】なお、注入電極電位が遮断状態のときドレ
イン電界によってチャネルが開かないという条件を満た
すならば、固定絶縁電極６はソース電極１３と同じ金属
によって形成しても構わない。
イン電界によってチャネルが開かないという条件を満た
すならば、固定絶縁電極６はソース電極１３と同じ金属
によって形成しても構わない。
【００７０】次に、図１５は本発明の第２の実施例を示
す断面図である。
す断面図である。
【００７１】この実施例では前記図１に対応する斜視図
で、基板としてｎ+ 型の代わりにｐ+ 型領域９を用い、
静電誘導サイリスタ型のデバイスとしたものである。動
作は、通常の静電誘導サイリスタと同様である。ソース
電極は接地され、ドレイン電極１１には正電位が印加さ
れる。遮断状態は、ＭＯＳ型電極４を接地しておくこと
で維持される。ターンオンは、注入電極に正電位を印加
することで達成でき、一度ターンオンすれば、インジェ
クタ信号を解除してもオン状態を維持する。ターンオフ
はＭＯＳ型電極４に負電位を印加して、チャネル領域の
過剰な少数キャリアを排除すればよい。この構造を用い
ることによって、通常のサイリスタに比べ、主電流が流
れる領域においてｐ領域が１つ少ない構造で同様の動作
が得られる。
で、基板としてｎ+ 型の代わりにｐ+ 型領域９を用い、
静電誘導サイリスタ型のデバイスとしたものである。動
作は、通常の静電誘導サイリスタと同様である。ソース
電極は接地され、ドレイン電極１１には正電位が印加さ
れる。遮断状態は、ＭＯＳ型電極４を接地しておくこと
で維持される。ターンオンは、注入電極に正電位を印加
することで達成でき、一度ターンオンすれば、インジェ
クタ信号を解除してもオン状態を維持する。ターンオフ
はＭＯＳ型電極４に負電位を印加して、チャネル領域の
過剰な少数キャリアを排除すればよい。この構造を用い
ることによって、通常のサイリスタに比べ、主電流が流
れる領域においてｐ領域が１つ少ない構造で同様の動作
が得られる。
【００７２】次に、上述の各実施例と従来例との相違に
ついてまとめて説明する。
ついてまとめて説明する。
【００７３】まず、各実施例と第１の従来例（図１６〜
１９）との違いであるが、第１の従来例では、絶縁電極
（ＭＯＳゲート９５）の電位は可変であり、絶縁電極電
位を正にすることで絶縁膜界面に電子の蓄積層を形成し
て低いチャネル抵抗を実現するなどのように、絶縁電極
を制御電極として用いている。一方、各実施例では、絶
縁電極（固定絶縁電極６）はソース電位に固定されてお
り、基本的に制御電極ではない。この点が決定的に異な
っている。
１９）との違いであるが、第１の従来例では、絶縁電極
（ＭＯＳゲート９５）の電位は可変であり、絶縁電極電
位を正にすることで絶縁膜界面に電子の蓄積層を形成し
て低いチャネル抵抗を実現するなどのように、絶縁電極
を制御電極として用いている。一方、各実施例では、絶
縁電極（固定絶縁電極６）はソース電位に固定されてお
り、基本的に制御電極ではない。この点が決定的に異な
っている。
【００７４】また、第１の従来例では、ノーマリ・オン
型デバイスであり、主電流を遮断するためには、積極的
に接合ゲート９８ならびにＭＯＳゲート９５に負電位を
印加しなければならなかった。しかし、各実施例の装置
はノーマリ・オフ型デバイスであり、それ以外では有り
得ない。したがってオフ状態を保つためには、注入制御
用の電極１８は、ソース領域３と同電位、すなわち接地
電位で構わない。
型デバイスであり、主電流を遮断するためには、積極的
に接合ゲート９８ならびにＭＯＳゲート９５に負電位を
印加しなければならなかった。しかし、各実施例の装置
はノーマリ・オフ型デバイスであり、それ以外では有り
得ない。したがってオフ状態を保つためには、注入制御
用の電極１８は、ソース領域３と同電位、すなわち接地
電位で構わない。
【００７５】また、各実施例においては、インジェクタ
領域８が絶縁膜５の界面に接していることが必須であ
り、これによって絶縁膜５界面の電位を注入制御用の電
極１８の電位によって積極的にコントロールする。これ
に対して第１の従来例における接合ゲート９８は、デバ
イスのオン状態には何ら寄与していない。第１の従来例
の文献に記載されている限りでは、ｐ型領域８８は絶縁
膜８４と離れており、たとえ接合ゲート９８の電位を正
にしても、それによって絶縁膜界面の状況を制御するこ
とはできない。
領域８が絶縁膜５の界面に接していることが必須であ
り、これによって絶縁膜５界面の電位を注入制御用の電
極１８の電位によって積極的にコントロールする。これ
に対して第１の従来例における接合ゲート９８は、デバ
イスのオン状態には何ら寄与していない。第１の従来例
の文献に記載されている限りでは、ｐ型領域８８は絶縁
膜８４と離れており、たとえ接合ゲート９８の電位を正
にしても、それによって絶縁膜界面の状況を制御するこ
とはできない。
【００７６】そして各実施例のデバイスのオン状態は、
インジェクタ領域からの少数キャリアを供給することに
よってチャネルを開き、またドレイン領域ならびにチャ
ネル領域の伝導度を変調する。これに対して第１の従来
例においては、たとえ接合ゲート９８に正電位を与え、
少数キャリアの注入を行っても、モノポーラの主電流を
低オン抵抗で流すために不純物を濃く含んだチャネル領
域８２の伝導度には、殆ど影響を与えることができな
い。このように第１の従来例がモノポーラデバイスであ
るのに対し、各実施例がバイポーラデバイスである点も
明確に異なっている。
インジェクタ領域からの少数キャリアを供給することに
よってチャネルを開き、またドレイン領域ならびにチャ
ネル領域の伝導度を変調する。これに対して第１の従来
例においては、たとえ接合ゲート９８に正電位を与え、
少数キャリアの注入を行っても、モノポーラの主電流を
低オン抵抗で流すために不純物を濃く含んだチャネル領
域８２の伝導度には、殆ど影響を与えることができな
い。このように第１の従来例がモノポーラデバイスであ
るのに対し、各実施例がバイポーラデバイスである点も
明確に異なっている。
【００７７】次に、第２の従来例（図２１）との相違を
説明する。
説明する。
【００７８】第２の従来例では、制御電極であるｐ型領
域（ｐ+ ゲート領域６８）は絶縁電極（ゲート電極６
５）の存在する溝の底部に有り、かつ、その底部で絶縁
電極とオーミックコンタクトしている。この第２の従来
例も、前記第１の従来例と同様に、絶縁電極の電位が可
変であることが各実施例と本質的に異なっている。さら
にｐ型領域の位置が異なり、絶縁電極の電位と連動して
いる点も異なる。勿論、表面構造以外に、第２の従来例
においてはｐ+ 型アノード領域６１からｎ- 型ベース領
域６２へ注入される少数キャリアによって高抵抗のｎ-
型ベース領域６２の伝導度を変調して低オン抵抗を実現
しているのに対し、各実施例では陰極側（ソース側）の
表面にある主電流経路とは別のｐ型領域８から少数キャ
リアを注入して高抵抗のドレイン領域１を伝導度変調し
ている点も明確に異なっている。
域（ｐ+ ゲート領域６８）は絶縁電極（ゲート電極６
５）の存在する溝の底部に有り、かつ、その底部で絶縁
電極とオーミックコンタクトしている。この第２の従来
例も、前記第１の従来例と同様に、絶縁電極の電位が可
変であることが各実施例と本質的に異なっている。さら
にｐ型領域の位置が異なり、絶縁電極の電位と連動して
いる点も異なる。勿論、表面構造以外に、第２の従来例
においてはｐ+ 型アノード領域６１からｎ- 型ベース領
域６２へ注入される少数キャリアによって高抵抗のｎ-
型ベース領域６２の伝導度を変調して低オン抵抗を実現
しているのに対し、各実施例では陰極側（ソース側）の
表面にある主電流経路とは別のｐ型領域８から少数キャ
リアを注入して高抵抗のドレイン領域１を伝導度変調し
ている点も明確に異なっている。
【００７９】また、上記のように、第２の従来例では、
主電流経路にｐｎ接合を有しているため、主電流端弛緩
の電圧がほぼ０．７Ｖ以上にならなければ、満足な電流
が流れないという特性がある。しかし、第１の実施例に
示すデバイスは、そのようなｐｎ接合がないので、さら
に低い電圧でも十分な電流を流すことができる。
主電流経路にｐｎ接合を有しているため、主電流端弛緩
の電圧がほぼ０．７Ｖ以上にならなければ、満足な電流
が流れないという特性がある。しかし、第１の実施例に
示すデバイスは、そのようなｐｎ接合がないので、さら
に低い電圧でも十分な電流を流すことができる。
【００８０】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、ドレイン領域である一導電型の半導体基体
の一主面に臨んで互いに平行に配置された複数の第１の
溝を有し、前記複数の第１の溝と交差する第２の溝を有
し、前記主面に臨んで前記第１の溝と第２の溝に３方を
囲まれた領域に一導電型のソース領域を有し、前記第１
の溝と第２の溝の内部には絶縁膜によって前記ドレイン
領域と絶縁され、かつ前記ソース領域とは同電位に保た
れる固定電位絶縁電極を有し、前記固定電位絶縁電極は
前記絶縁膜を介して隣接する前記ドレイン領域に空乏領
域を形成するような性質を有する導電性材料からなり、
前記ソース領域には接しないで、かつ前記ドレイン領域
ならびに各前記絶縁膜に接する反対導電型のインジェク
タ領域を有し、前記ソース領域に隣接する前記ドレイン
領域の一部であって前記固定電位絶縁電極に挟まれ、前
記インジェクタ領域の電位が前記ソース領域の電位と同
電位に保たれている状態では前記空乏領域の形成するポ
テンシャル障壁によって前記ソース領域と前記ドレイン
領域間を電気的に遮断状態とするチャネル領域を有する
構成としたため、寄生素子を持たず、インジェクタ領域
から注入される少ない制御電流で多くの主電流を制御す
ることができる電流制御型の三端子素子で制御性に優
れ、インジェクタ領域から注入される少数キャリアでド
レイン領域が伝導度変調されるのでオン抵抗を低くする
ことができ、固定電位絶縁電極でソース領域すなわチャ
ネル領域を３方から囲んでいるのでターンオフ時のチャ
ネルの空乏化が速くなってスイッチング速度を向上させ
ることができ、また固定電位絶縁電極が１つに連結され
ているので動作の信頼性を向上させることができ、さら
に微細化、高耐圧化を実現することができる。
明によれば、ドレイン領域である一導電型の半導体基体
の一主面に臨んで互いに平行に配置された複数の第１の
溝を有し、前記複数の第１の溝と交差する第２の溝を有
し、前記主面に臨んで前記第１の溝と第２の溝に３方を
囲まれた領域に一導電型のソース領域を有し、前記第１
の溝と第２の溝の内部には絶縁膜によって前記ドレイン
領域と絶縁され、かつ前記ソース領域とは同電位に保た
れる固定電位絶縁電極を有し、前記固定電位絶縁電極は
前記絶縁膜を介して隣接する前記ドレイン領域に空乏領
域を形成するような性質を有する導電性材料からなり、
前記ソース領域には接しないで、かつ前記ドレイン領域
ならびに各前記絶縁膜に接する反対導電型のインジェク
タ領域を有し、前記ソース領域に隣接する前記ドレイン
領域の一部であって前記固定電位絶縁電極に挟まれ、前
記インジェクタ領域の電位が前記ソース領域の電位と同
電位に保たれている状態では前記空乏領域の形成するポ
テンシャル障壁によって前記ソース領域と前記ドレイン
領域間を電気的に遮断状態とするチャネル領域を有する
構成としたため、寄生素子を持たず、インジェクタ領域
から注入される少ない制御電流で多くの主電流を制御す
ることができる電流制御型の三端子素子で制御性に優
れ、インジェクタ領域から注入される少数キャリアでド
レイン領域が伝導度変調されるのでオン抵抗を低くする
ことができ、固定電位絶縁電極でソース領域すなわチャ
ネル領域を３方から囲んでいるのでターンオフ時のチャ
ネルの空乏化が速くなってスイッチング速度を向上させ
ることができ、また固定電位絶縁電極が１つに連結され
ているので動作の信頼性を向上させることができ、さら
に微細化、高耐圧化を実現することができる。
【００８１】請求項２記載の発明によれば、チャネル
長、すなわち前記溝の側壁に沿って前記チャネル領域と
前記ソース領域の界面から前記溝の底部までの距離を、
チャネル厚み、すなわち前記チャネル領域において対面
する前記第１の溝の側壁間の距離の、２倍以上としたた
め、上記請求項１記載の発明の効果に加えて、さらにノ
ーマリ・オフ構造を確実に実現することができる。
長、すなわち前記溝の側壁に沿って前記チャネル領域と
前記ソース領域の界面から前記溝の底部までの距離を、
チャネル厚み、すなわち前記チャネル領域において対面
する前記第１の溝の側壁間の距離の、２倍以上としたた
め、上記請求項１記載の発明の効果に加えて、さらにノ
ーマリ・オフ構造を確実に実現することができる。
【００８２】請求項３記載の発明によれば、前記ソース
領域が、前記第２の溝の側面から前記第１の溝に沿って
前記チャネル厚み、もしくはそれ以下の位置までに存在
するようにしたため、上記請求項１記載の発明の効果に
加えて、さらに、ソース領域が固定電位絶縁電極で３方
から囲まれた領域に小さく形成されて一層迅速なターン
オフを実現することができる。さらに、ソース領域が小
さくなることによって、インジェクタ領域からソース領
域に正孔が注入される割合が小さくなることから、ｈFE
が向上する。
領域が、前記第２の溝の側面から前記第１の溝に沿って
前記チャネル厚み、もしくはそれ以下の位置までに存在
するようにしたため、上記請求項１記載の発明の効果に
加えて、さらに、ソース領域が固定電位絶縁電極で３方
から囲まれた領域に小さく形成されて一層迅速なターン
オフを実現することができる。さらに、ソース領域が小
さくなることによって、インジェクタ領域からソース領
域に正孔が注入される割合が小さくなることから、ｈFE
が向上する。
【００８３】請求項４記載の発明によれば、前記半導体
基体の前記ソース領域が存在する一主面に対向する他主
面に反対導電型のアノード領域を有する構成としたた
め、主電流が流れる領域においてアノード領域の導電型
と同一の反対導電型領域が１つ少ない構造で、通常の静
電誘導サイリスタと同様の動作をする半導体装置を実現
することができる。
基体の前記ソース領域が存在する一主面に対向する他主
面に反対導電型のアノード領域を有する構成としたた
め、主電流が流れる領域においてアノード領域の導電型
と同一の反対導電型領域が１つ少ない構造で、通常の静
電誘導サイリスタと同様の動作をする半導体装置を実現
することができる。
【図１】本発明の第１の実施例の斜視図である。
【図２】本発明の第１の実施例の断面図である。
【図３】本発明の第１の実施例における表面構造を示す
断面図である。
断面図である。
【図４】本発明の第１の実施例の他の角度から見た断面
図である。
図である。
【図５】第１の実施例におけるチャネル領域のポテンシ
ャル分布図である。
ャル分布図である。
【図６】第１の実施例におけるチャネル領域の不純物濃
度、絶縁膜厚およびチャネル厚みの関係を示す図であ
る。
度、絶縁膜厚およびチャネル厚みの関係を示す図であ
る。
【図７】第１の実施例におけるチャネル領域のポテンシ
ャル分布を立体的に示す図である。
ャル分布を立体的に示す図である。
【図８】第１の実施例においてチャネル領域におけるイ
ンジェクタ電位と空乏層端の位置を示す断面図である。
ンジェクタ電位と空乏層端の位置を示す断面図である。
【図９】本発明の第１の実施例の製造工程の一部を示す
断面図である。
断面図である。
【図１０】本発明の第１の実施例の製造工程の他の一部
を示す断面図である。
を示す断面図である。
【図１１】本発明の第１の実施例の製造工程の他の一部
を示す断面図である。
を示す断面図である。
【図１２】本発明の第１の実施例の製造工程の他の一部
を示す断面図である。
を示す断面図である。
【図１３】本発明の第１の実施例の製造工程の他の一部
を示す断面図である。
を示す断面図である。
【図１４】本発明の第１の実施例の製造工程の他の一部
を示す断面図である。
を示す断面図である。
【図１５】本発明の第２の実施例の断面図である。
【図１６】第１の従来例の平面図である。
【図１７】第１の従来例の断面図である。
【図１８】第１の従来例の他の断面図である。
【図１９】第１の従来例を三端子素子として動作させた
場合の電流電圧特性図である。
場合の電流電圧特性図である。
【図２０】第１の従来例を四端子素子として動作させた
場合の電流電圧特性図である。
場合の電流電圧特性図である。
【図２１】第２の従来例の断面図である。
【符号の説明】 １ 基板領域 ２ ドレイン領域 ３ ソース領域 ４ ＭＯＳ型電極 ５ 絶縁膜 ６ 固定絶縁電極 ７ チャネル領域 ８ ｐ+ 型領域（インジェクタ領域） １１ ドレイン電極 １３ ソース電極 １８ 注入電極
Claims (4)
- 【請求項１】 ドレイン領域である一導電型の半導体基
体の一主面に臨んで互いに平行に配置された複数の第１
の溝を有し、 前記複数の第１の溝と交差する第２の溝を有し、 前記主面に臨んで前記第１の溝と第２の溝に３方を囲ま
れた領域に一導電型のソース領域を有し、 前記第１の溝と第２の溝の内部には絶縁膜によって前記
ドレイン領域と絶縁され、かつ前記ソース領域とは同電
位に保たれる固定電位絶縁電極を有し、 前記固定電位絶縁電極は前記絶縁膜を介して隣接する前
記ドレイン領域に空乏領域を形成するような性質を有す
る導電性材料からなり、 前記ソース領域には接しないで、かつ前記ドレイン領域
ならびに各前記絶縁膜に接する反対導電型のインジェク
タ領域を有し、 前記ソース領域に隣接する前記ドレイン領域の一部であ
って、前記固定電位絶縁電極に挟まれ、前記インジェク
タ領域の電位が前記ソース領域の電位と同電位に保たれ
ている状態では、前記空乏領域の形成するポテンシャル
障壁によって前記ソース領域と前記ドレイン領域間を電
気的に遮断状態とするチャネル領域を有することを特徴
とする半導体装置。 - 【請求項２】 チャネル長、すなわち前記溝の側壁に沿
って前記チャネル領域と前記ソース領域の界面から前記
溝の底部までの距離が、チャネル厚み、すなわち前記チ
ャネル領域において対面する前記第１の溝の側壁間の距
離の、２倍以上であることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記ソース領域が、前記第２の溝の側面
から前記第１の溝に沿って前記チャネル厚み、もしくは
それ以下の位置までに存在することを特徴とする請求項
１又は２記載の半導体装置。 - 【請求項４】 前記半導体基体の前記ソース領域が存在
する一主面に対向する他主面に反対導電型のアノード領
域を有することを特徴とする請求項１，２又は３記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22060394A JP3279092B2 (ja) | 1994-09-14 | 1994-09-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22060394A JP3279092B2 (ja) | 1994-09-14 | 1994-09-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883907A true JPH0883907A (ja) | 1996-03-26 |
| JP3279092B2 JP3279092B2 (ja) | 2002-04-30 |
Family
ID=16753569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22060394A Expired - Lifetime JP3279092B2 (ja) | 1994-09-14 | 1994-09-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3279092B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011258773A (ja) * | 2010-06-09 | 2011-12-22 | Rohm Co Ltd | 半導体装置およびその製造方法 |
-
1994
- 1994-09-14 JP JP22060394A patent/JP3279092B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011258773A (ja) * | 2010-06-09 | 2011-12-22 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| US9041100B2 (en) | 2010-06-09 | 2015-05-26 | Rohm Co., Ltd. | Semiconductor device, and manufacturing method for same |
| US9450087B2 (en) | 2010-06-09 | 2016-09-20 | Rohm Co., Ltd. | Semiconductor device, and manufacturing method for same |
| US9614073B2 (en) | 2010-06-09 | 2017-04-04 | Rohm Co., Ltd. | Semiconductor device, and manufacturing method for same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3279092B2 (ja) | 2002-04-30 |
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