JPH0883907A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0883907A JPH0883907A JP22060394A JP22060394A JPH0883907A JP H0883907 A JPH0883907 A JP H0883907A JP 22060394 A JP22060394 A JP 22060394A JP 22060394 A JP22060394 A JP 22060394A JP H0883907 A JPH0883907 A JP H0883907A
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Abstract
れ、低オン抵抗で、スイッチング速度および動作の信頼
性を向上させ、さらに微細化、高耐圧化を図ることを目
的とする。 【構成】 ドレイン領域2である一導電型基体の主面に
平行配置の複数の第1の溝とこれらに交差する第2の溝
とを有し、第1、第2の溝に3方を囲まれた主面部に一
導電型のソース領域3を有し、第1、第2の溝内にドレ
イン領域2と絶縁されソース領域3とは同電位の固定電
位絶縁電極6を有し、ソース領域3からは離れドレイン
領域2と固定電位絶縁電極6に接する反対導電型のイン
ジェクタ領域8を有し、固定電位絶縁電極6に挟まれた
ドレイン領域2の一部であってインジェクタ領域8とソ
ース領域3が同電位状態では空乏領域の形成するポテン
シャル障壁によりソース領域3とドレイン領域2間をオ
フ状態とするチャネル領域を有することを特徴とする。
Description
リ・オフ型の縦型パワー素子からなる半導体装置に関す
る。
雑誌IEEEエレクトロン・デバイス・レターズに掲載
されたトレンチ・j−MOSトランジスタ(“Characte
risticsof Trench j-MOS Power Transistors”BERNARD
A.MacIVER.STEPHEN J.VALERI,KAILASH C.JAIN,JAMES C.
ERSKINE,REBECCA ROSSEN,IEEE ELECTRON DEVICE LETTER
S,VOL.10,NO.8,p.380-382,AUGUST 1989)を紹介する。
いた素子構造を示す図であり、図16は素子の表面構造
図、図17および図18は、それぞれ図16中の線分A
−A’ないし線分B−B’で切り出し、それぞれの矢印
の方向に見た断面図である。
ンである。図中、符号81は基板であるn+ 型ドレイン
領域、82はn型のチャネル領域、83はn+ 型ソース
領域である。84は絶縁膜、85は導電性多結晶シリコ
ンからなるゲート電極、86は層間絶縁膜である。以
下、84,85,86を併せて「絶縁ゲート」87と呼
ぶことにする。絶縁ゲート87は基板の表面から側壁を
垂直に掘り込まれた溝の内部に形成されており、底部は
ドレイン領域81に達している。88はp型領域で、チ
ャネル領域中に形成され、絶縁ゲート87の近くに設け
られている。93はソース電極である金属で、ソース領
域83とオーミックコンタクトしている。95はゲート
電極85にオーミックコンタクトする電極金属で、以下
「MOSゲート」と呼ぶ。98はp型領域88とオーミ
ックコンタクトする電極金属で、以下「接合ゲート」と
呼ぶことにする。91はドレイン電極であり、ドレイン
領域81とオーミックコンタクトする金属である。ドレ
イン電極91は上記の文献には明示されていなかった
が、理解を容易にするために付加した。上記の文献に示
された素子では、チャネル領域82の比抵抗は0.98
Ω−cmで、これは不純物濃度にして約5×1015cm3 に
相当する。図18中に示すチャネル長Lは6μm、チャ
ネル厚みaは3μm、絶縁ゲート自身の厚みbは2μm
である。
ン電極91には正の電位が印加され、ソース電極93は
接地(0V)される。この素子はMOSゲート95と接
合ゲート98という2つの制御電極をもつ四端子素子で
ある。また、両者を接続して三端子素子として使用する
こともできる。三端子素子として駆動した場合の電流・
電圧特性を上記の文献から引用して図19に示す。図1
9には両ゲート電位を−16〜0Vまで、2V刻みで印
加した時の特性曲線を示している。素子はノーマリ・オ
ン型であり、ゲートの負電位が強いほど主電流は抑制さ
れる。
を、同じく前記文献から引用して図20に示す。これは
MOSゲートの電位を固定し、接合ゲートの電位を変化
させた場合の図である。同図にはMOSゲートに+16
Vを印加した場合と、−16Vを印加した場合を同時に
示している。
合、非常に低いオン抵抗を示す。これは、図18の絶縁
ゲート膜界面に誘起された蓄積層が、n+ 型ドレイン領
域81とn+ 型ソース領域83をつなぐ導電路となるか
らである。この時、接合ゲート98の電位は、電流・電
圧特性に顕著な影響は及ぼさない。
合、電流・電圧特性は接合ゲート98に与える電位によ
って変化する。図20には接合ゲート98に−3.5〜
0Vまで、0.5V刻みで印加した時の特性曲線を示し
ている。この状態における動作機構を簡単に説明する。
まず接合ゲート98が0Vである場合、特性曲線の線形
領域、すなわちドレイン電位が低い領域においては、M
OSゲート95に負電位を印加した時点で絶縁ゲート8
7近傍のチャネル領域82には空乏層が形成され、そこ
で発生した正孔によってゲート絶縁膜界面には反転層が
形成される。反転層の存在はゲート電極85からの電界
を遮蔽する。そのために空乏層の広がり具合はJFET
の場合と異なり、一定の範囲にとどまる。その値は、前
述の文献におけるデータから換算すると片側約0.4μ
mで、チャネル領域には差し引き2μm程度の中性領域
が残る。主電流はチャネル内に残った中性領域を流れ
る。そしてドレイン電位が高くなるとチャネル領域は通
常の長チャネルJFETと同様ピンチオフ状態となり、
電流値は飽和する。
バイアスを印加してゆくと、p型領域88からの空乏層
が、p型領域88に近接する絶縁ゲート87に到達す
る。すると絶縁膜界面の反転層の正孔の一部がp型領域
88へと流れ、絶縁膜界面の電位は接合ゲート98の電
位に影響されるようになる。これによってチャネル領域
の空乏領域は広がり、チャネル領域内の導電路は狭まっ
て主電流が減少する。
利点は、四端子素子として使用したとき、(1)オン抵
抗が低い、(2)接合ゲートによる相互コンダクタンス
が高い、(3)ブロッキング・ゲインが高い、(4)ス
イッチング速度が速い、(5)三端子素子としても動作
する、などである。
ある。
ない。先にも述べたように、この素子構造のオン抵抗が
低い理由は、絶縁ゲートがn+ 型のソース領域とn+ 型
の基板の両方に接しており、両者をゲート絶縁膜に沿っ
て形成される蓄積層で連絡するためである。文献におけ
る素子の設計耐圧は60Vであったが、この構造をより
耐圧の高い素子に拡張しようとすると、絶縁ゲートがn
+ ドレイン領域に接しているこの構造は不可能になる。
り、必然的に駆動方法が煩雑になることを免れない。も
ちろん上述したごとく、接合ゲートとMOSゲートをつ
なぎ合わせて三端子素子として使うこともできるが、図
19、図20を比較して見ればわかるように三端子モー
ドでは、利点である低いオン抵抗を得られない。
あり、制御信号を与えないときに主電流が流れてしま
う。よって、この素子を使う装置は別途電流遮断装置を
設けるなど、安全性を確保するために注意を払わなけれ
ばならない。
(特開昭57−172765号「静電誘導サイリス
タ」)に開示されたものを紹介する。
面図を示す。図21にはこの構造がU字型絶縁ゲートを
応用した素子であることを理解しやすくするために、前
記公開公報に記載されていた構造の3単位分を図示して
いる。
+ 型アノード領域、62はn- 型ベース領域、63はn
+ 型カソード領域、68はp+ 型のゲート領域である。
64は絶縁膜であり、前記n- 型ベース領域62、n+
型カソード領域63、p+ 型ゲート領域68に接してい
る。71はアノード電極、73はカソード電極で、それ
ぞれp+ 型アノード領域61、n+ 型カソード領域63
とオーミックコンタクトしている。65はゲート電極
で、p+ 型ゲート領域68とオーミックコンタクトして
いると共に絶縁膜64とも接している。すなわち、この
素子構造は「表面から掘り込まれた溝の中に絶縁ゲート
が形成され、さらにその溝の底部においてゲート電極6
5がp+ 型ゲート領域68とつながっている」、という
構造をなしている。またn- 型ベース領域62のうち、
隣合う絶縁ゲートに挟まれた領域を「チャネル領域」と
呼ぶことにする。
接地(0Vに)され、アノード電極71には正の電位が
印加される。素子のオフ状態は、ゲート電極65に負電
位を印加し、カソード領域63前面のチャネル領域に空
乏層を形成することによって保たれる。すなわち、この
素子も第1の従来例と同様、ノーマリ・オン特性の素子
である。
65に正の電位を印加する。すると、ベース領域中の空
乏層は消失して電流路が開くとともに、絶縁ゲートの界
面には電子による蓄積層が瞬時に形成され、カソード領
域前面のポテンシャルを下げ、素子のターン・オンを促
進する。この効果を得るためには、絶縁ゲートと主電流
経路との距離はキャリアの拡散長以内であることが望ま
しい。また、この蓄積層は導電率が高いので、ゲート電
流が素早く流れるという利点もあり、ターン・オン時間
は、この機構を持たない静電誘導サイリスタより速くな
る。
位を解除してもオン状態は持続する。また、ターン・オ
フはゲート電極に負電位を印加し、ベース領域62内の
少数キャリアを吸い出し、再びベース領域内に空乏層を
形成することで達成する。
スタに接合ゲートと連動した絶縁ゲートを付加したこと
により、(1)ターン・オン時には絶縁ゲート界面に蓄
積層が形成されることでターン・オン時間が短くなる、
(2)ターン・オフ時には絶縁膜近傍の空乏層が形成さ
れて電流をピンチオフしやすくなるのでターン・オフ時
間も短くなる、などである。
困難な点がある。まず、第1にノーマリ・オン型デバイ
スであること。第2に、基本的にサイリスタなので制御
電極に積極的に遮断信号を与えなれば、素子をオフでき
ない。さらに第3に図21の構造では溝の中にゲート絶
縁膜を形成し、さらにその底部にp+ 型ゲート領域との
コンタクト穴を形成しなければならない。素子に充分な
ブロッキング・ゲインを持たせるためには、絶縁ゲート
を形成する溝の深さは数μm必要であるが、溝の幅を図
21に示すよりも遥かに広く取ったとしても、このよう
な凹凸の底部にコンタクト穴を形成することは難しい。
特に電流容量を増やすために、パターンを微細化しよう
とすると、平凡なフォト・エッチング技術では困難にな
ってくる。
従来例では、極めて低いオン抵抗が得られるが、チップ
を大容量化、高耐圧化できないという問題がある。ま
た、第2の従来例では、高耐圧化には問題ないが、大容
量化するための微細化に適さない構造であるし、素子の
構造上、低オン抵抗化にも限界があるという問題があ
る。
てなされたもので、ノーマリ・オフ型で、制御性に優
れ、オン抵抗が低く、スイッチング速度を向上させるこ
とができるとともに動作の信頼性を向上させることがで
き、さらに微細化、高耐圧化に適した構造を有する半導
体装置を提供することを目的とする。
に、請求項1記載の発明は、ドレイン領域である一導電
型の半導体基体の一主面に臨んで互いに平行に配置され
た複数の第1の溝を有し、前記複数の第1の溝と交差す
る第2の溝を有し、前記主面に臨んで前記第1の溝と第
2の溝に3方を囲まれた領域に一導電型のソース領域を
有し、前記第1の溝と第2の溝の内部には絶縁膜によっ
て前記ドレイン領域と絶縁され、かつ前記ソース領域と
は同電位に保たれる固定電位絶縁電極を有し、前記固定
電位絶縁電極は前記絶縁膜を介して隣接する前記ドレイ
ン領域に空乏領域を形成するような性質を有する導電性
材料からなり、前記ソース領域には接しないで、かつ前
記ドレイン領域ならびに各前記絶縁膜に接する反対導電
型のインジェクタ領域を有し、前記ソース領域に隣接す
る前記ドレイン領域の一部であって、前記固定電位絶縁
電極に挟まれ、前記インジェクタ領域の電位が前記ソー
ス領域の電位と同電位に保たれている状態では、前記空
乏領域の形成するポテンシャル障壁によって前記ソース
領域と前記ドレイン領域間を電気的に遮断状態とするチ
ャネル領域を有することを要旨とする。
の半導体装置において、チャネル長、すなわち前記溝の
側壁に沿って前記チャネル領域と前記ソース領域の界面
から前記溝の底部までの距離が、チャネル厚み、すなわ
ち前記チャネル領域において対面する前記第1の溝の側
壁間の距離の、2倍以上であることを要旨とする。
2記載の半導体装置において、前記ソース領域が、前記
第2の溝の側面から前記第1の溝に沿って前記チャネル
厚み、もしくはそれ以下の位置までに存在することを要
旨とする。
又は3記載の半導体装置において、前記半導体基体の前
記ソース領域が存在する一主面に対向する他主面に反対
導電型のアノード領域を有することを要旨とする。
固定されている固定電位絶縁電極の周辺のチャネル領域
には、固定電位絶縁電極材料との仕事関数差によって空
乏層が形成され、これによってチャネル領域は空乏化さ
れてソース領域とドレイン領域との間が電気的に遮断さ
れる。また、固定電位絶縁電極はドレイン電位が上昇し
ても、ドレイン電界でチャネルが開かないような構造と
なっている。すなわち素子構造は初めから遮断状態であ
る。しかし、ドレイン領域内の空乏層から励起される少
数キャリアは、絶縁膜界面に溜って、そのままではチャ
ネル領域の空乏層を後退させて主電流がリークしてしま
うが、チャネル領域とは反対導電型のインジェクタ領域
が絶縁膜界面と接し、さらにインジェクタ領域に任意の
電位を与えるための外部電極(以下“注入電極”と呼
ぶ)ともオーミックコンタクトしているので、注入電極
が接地状態の時には、絶縁膜界面の少数キャリアは注入
電極に流れ出ることで、絶縁膜界面の電位は上昇せず、
素子は遮断状態を保つ。一方、注入電極に正電位を印加
すると、逆に少数キャリアが絶縁膜界面に流れ込んで界
面の電位を上昇させ、空乏層が後退してチャネル中央部
に中性領域が現われて電流が流れる。さらに注入電位が
所定値以上になると、インジェクタ領域とチャネル領域
によるpn接合が順バイアスされ、少数キャリアがチャ
ネル領域ならびにドレイン領域に注入されて伝導度変調
されるために、主電流は低いオン抵抗で流れることにな
る。この時、絶縁膜界面は導電路としてチャネル領域全
体に少数キャリア電流を選ぶ働きをする。さらに、第1
の溝と第2の溝に3方を囲まれた領域にソース領域を小
さく設定することにより、インジェクタ領域とソース領
域の間隔が拡がるため、インジェクタ領域からソース領
域に注入される正孔が低減され、hFEが向上する。そし
て、ターンオフするためには、注入電極の電位を接地も
しくは逆電位にする。このとき、チャネル領域、すなわ
ちソース領域近傍のドレイン領域には、固定絶縁領域材
料との仕事関数差によって空乏層が形成され、これによ
って、チャネル領域は空乏化されてソース領域とドレイ
ン領域とは電気的に遮断される。この際、ソース領域前
面の3方を固定絶縁領域で囲むことによって、チャネル
領域の空乏化が速く行われる。本発明においては、素子
構造が微細であり、チャネル領域の電位が直接に注入電
極電位と連動する機構になっていて、さらに、ソース領
域が小さいためにインジェクタ領域からソース領域に正
孔が注入される割合が小さくなることから、単体バイポ
ーラトランジスタよりも大きなhFEを得ることが可能と
なる。そしてオン抵抗が低く、少ない制御電流で多くの
主電流を制御することができる。さらに、固定電位絶縁
電極でソース領域、すなわちチャネル領域を3方から囲
んでいる構造をしているため、ターンオフ時のチャネル
の空乏化が速くなされるため、主電流の遮断が速い。そ
して、固定電位絶縁電極が1つに連結されているため
に、動作の信頼性を増すことができる。
域のソース端部におけるポテンシャル低下の影響はチャ
ネル長方向にほぼチャネル厚みの1〜1.5倍のところ
までに止まる。一方、チャネル領域のドレイン領域に面
している部分において、ドレイン電界によってチャネル
領域のポテンシャルが引き下げられる影響も上記とほぼ
同様でチャネル方向にチャネル厚みの1〜1.5倍のと
ころまでに止まる。したがって、チャネル長をチャネル
厚みの少なくとも2倍以上とすることによりノーマリ・
オフ構造が実現される。
する際は、注入電極の電位が接地もしくは逆電位にされ
る。このとき、平行に向かい合った固定電位絶縁電極か
ら伸びる空乏層が重なり合う前に、固定電位絶縁電極で
3方から囲まれたチャネル領域の部分で空乏化が速く実
現される。したがって、ソース領域を、この3方から囲
まれた領域に形成し、かつその大きさをチャネル厚み、
もしくはそれ以下に形成することにより、迅速なターン
オフが実現される。
体の他主面に反対導電型のアノード領域を形成すること
により、主電流が流れる領域においてアノード領域の導
電型と同一の反対導電型領域が1つ少ない構造で、通常
の静電誘導サイリスタと同様の動作をする半導体装置を
実現することが可能となる。
る。
る。図1は素子の基本構造を説明するための斜視図、図
2は図1の前面と同じ部分を示す断面図、図3は素子の
表面図で、この図3と上記の図1においては表面の電極
(金属膜)を除いた様子を示している。すなわち、図3
は図2中の線分A−A’を含んで紙面に垂直に切った断
面を示す。逆に図2は図3中の線分A−A’を通って紙
面に垂直な平面で切った断面図である。また、図4は図
3中の線分B−B’を通って紙面に垂直な平面で切った
断面図であり、図2の場合と同様に、図4における線分
B−B’で切った断面図が図3に相当する。なお、この
実施例では半導体をシリコンとして説明する。
図4中において、1は基板であるn+ 型基板領域、2は
n型ドレイン領域、3はn+ 型ソース領域である。ま
た、4はMOS型電極であり、高濃度のp型多結晶半導
体からなり、かつ後述するソース電極とオーミックコン
タクトしていて、電位が固定されている。また、5はM
OS型電極4とドレイン領域2とを絶縁する絶縁膜であ
る。この4と5を併せて「固定絶縁電極」6と呼ぶこと
にする。この固定絶縁電極6は、素子表面から側壁が垂
直に掘られた溝の中に形成されている。n型ドレイン領
域2のうち、この固定絶縁電極6に挟まれた領域を「チ
ャネル領域」7と呼ぶことにする。このチャネル領域7
は、絶縁膜5を介して隣接するMOS型電極4が高濃度
のp型半導体であるため、仕事関数差によって形成され
た空乏層によって、チャネル領域には伝導電子に対する
ポテンシャル障壁が形成されていて、ソース領域3とド
レイン領域2とは初めから電気的に遮断された状態とな
っている。また、11はドレイン電極であり、n+ 型基
板領域1とオーミックコンタクトしている。13はソー
ス電極であり、ソース領域3とMOS型電極4にオーミ
ックコンタクトしている。すなわち、MOS型電極4の
電位はソース電極13の電位に固定されている。また図
中、Hをチャネル厚み、Lをチャネル長と呼ぶ。
絶縁電極6は、その複数のストライプ状の溝と交差する
同様の形状の溝(第2の溝)で連結され、一体化されて
いる。そして、半導体表面において連結したソース電極
13に接していて、固定絶縁電極の3方から囲まれるよ
うな凹部部分にn+ 型ソース領域3が形成されている。
また、固定絶縁電極6の凸部はp+ 型領域(インジェク
タ領域)8に接している。このように固定絶縁電極6と
p+ 型領域8に囲まれたチャネル領域7は、一つの単位
セルを形成しており、図3にはこのセル8単位分が示さ
れている。図4において、符号18はp+ 型領域8とオ
ーミックコンタクトした電極であり、ドレイン領域2へ
少数キャリアを供給する。これを「注入電極」と呼ぶこ
とにする。図中の破線は固定絶縁電極6の存在を示す。
また、15は層間絶縁膜である。
ける固定絶縁電極の絶縁膜の角部および表面図における
絶縁膜の角部は角張って描いてあるが、これらは模式図
であり、実際には丸みを帯びていてもよい。すなわち、
電界集中を抑制するためにこれら角部に丸みを持たせる
ことは、広く一般に採用されていることである。
V)、ドレイン電極11には正の電位を印加する。
状態である。先にも述べたように、MOS型電極4が高
濃度のp型半導体からできていて、かつソース電極電位
に固定されていることから、固定絶縁電極6の周辺には
空乏層が形成され、チャネル領域7は空乏化されてソー
ス領域3とドレイン領域2は電気的に遮断されている構
造になっている。
造では、空乏層を広げるべく電圧を印加してもドレイン
領域中の空乏層で発生したキャリアが絶縁膜界面に溜っ
て反転層を形成し、空乏層は広がらずに絶縁膜界面の電
位が上昇する。しかし、この構造ではその絶縁膜5が、
接地されたp+ 型領域8に接しているので、空乏層で発
生したキャリアは絶縁膜5の界面に到達するが、すぐに
p+ 型領域8を通って素子の外に排除される。すなわ
ち、絶縁膜界面の電位は上昇せずに固定されていて、空
乏層はドレイン電位にしたがって広がる。
ためにチャネルの構造が満たさなければならない条件が
2つある。まず、その1つはチャネル厚みと不純物濃度
との関係ある。図5は図2中のチャネル領域7の中央付
近である線分C−C’に沿ったチャネル領域7のポテン
シャル分布を計算した図である。図5の縦軸はフェルミ
準位を基準としたエネルギーバンドの中心のポテンシャ
ルである。以下、「フェルミ準位を基準としたエネルギ
ーバンドの中心のポテンシャル」を単に「ポテンシャ
ル」と呼ぶことにする。ここでは、MOS型電極4のビ
ルドインポテンシャルを0.6eVとし、絶縁膜は二酸
化珪素で、厚さは100nmとして計算した。また、両
端の破線は、絶縁膜中の電位分布を示す補助線である。
また、中央部の一点鎖線はチャネル領域7の半導体の中
性状態におけるポテンシャルの位置である。
状態では、チャネルの全域はポテンシャルが正であり、
チャネル領域7には伝導電子は存在しない。この条件を
満たすために、チャネル領域7の不純物濃度ND 、チャ
ネル厚みH、絶縁膜厚toxは次の式を満たさなければな
らない。
テンシャルをP、チャネル領域7の半導体の絶縁膜との
界面のポテンシャルをQとすると、絶縁膜中の電界強度
Eoxは一定であり、下記(数1)式で示される。
いるので、その電位分布Vchは下記(数2)式のような
2次曲線でほぼ近似することができる。
はチャネル領域の半導体の誘電率、xはチャネルのC−
C’断面の中央、すなわち図5の横軸の中央から絶縁膜
方向に測った距離、Rはポテンシャルの最低点である。
テンシャルQは、下記(数3)式で示される。
される。
ら、下記(数5)式を満足しなければならない。
V、チャネル領域7のポテンシャルの最小値Rを、制御
信号のノイズなどで簡単にチャネルが開かないように
0.3eVとし、前記の(数1)式〜(数5)式を満足
するようなチャネル領域7の不純物濃度ND 、絶縁膜厚
tox、チャネル厚みHの関係を示したものが図6であ
る。なお、図6では、絶縁膜厚toxが50nmの場合と
100nmの場合の曲線を示してあるが、各線の左下の
領域がこのデバイスの満たすべき条件となる。例えば、
上記2つの絶縁膜厚の何れの場合でも、不純物濃度ND
=1×1014/cm3 、チャネル厚みH=2μmは適当な
条件である。
つための2つ目の条件として、チャネル厚みHとチャネ
ル長Lが満たさなければならない条件がある。図7は、
チャネル領域のポテンシャル分布を数値計算した結果で
ある。ベースとなる平面は、図2のチャネル領域7のソ
ース界面側からチャネル中央部を眺めたものであり、縦
軸はポテンシャルを示している。図7においては、等ポ
テンシャル線を示しているが、図の手前にあるソース領
域(図示せず)の影響によってチャネル領域のポテンシ
ャルが引き下げられている様子が判る。また、側面は絶
縁膜との界面であり、図の奥の面は図2の線分C−C’
に一致していて、そこにおけるポテンシャル分布はソー
ス領域の影響を受けておらず、図5のVj =0の曲線と
同等のものとなっている。図6の条件を満足する何点か
の設定で同様の数値計算を行った結果、チャネル領域7
のソース端部におけるポテンシャル低下の影響は、チャ
ネル長方向にほぼチャネル厚みの1〜1.5倍のところ
までに止まることが判った。一方、チャネル領域7のド
レイン領域に面している部分において、ドレイン電界に
よってチャネルポテンシャルが引き下げられる影響もほ
ぼこれと同様であるとして、チャネルがノーマリ・オフ
特性、すなわちドレイン電界が上昇してもその影響でチ
ャネルが開かないための条件は、(チャネル長L)/
(チャネル厚みH)の比が2〜3以上であることにな
る。
14/cm3 、すなわち比抵抗が約40Ω−cmであり、絶縁
膜厚が100nm以下である場合、チャネル厚みHを2
μmとすれば、チャネル長は6μmあれば十分である。
について説明する。
0Vの時は、チャネル領域7のC−C’断面全域のポテ
ンシャルが正であり、チャネル領域7は遮断状態であ
る。注入電極電位Vj が上昇して0.3Vまでになる
と、チャネル領域7の中央部にポテンシャルの負の領域
ができ、伝導電子が流れ得る状態となる。このように注
入電極18の電位を上げるとチャネル領域7のポテンシ
ャルが低下する理由は、注入電極18にオーミックコン
タクトしたp+ 型領域8の電位が上昇することで、p+
型領域8が接している絶縁膜5の界面に少数キャリアが
供給され、これが固定絶縁電極6のMOS型電極4から
チャネル領域7への電界を遮蔽するために、チャネル領
域7の空乏層が後退するためである。
と、ポテンシャルもこの一点鎖線より低くなって、チャ
ネル領域7内のバンドの形状は平坦になってゆく。これ
はn型ドレイン領域2とp+ 型領域8との間の接合が順
バイアス状態になり、ドレイン領域全域が高水準注入状
態になるためである。このとき、正孔は直接にp+ 型領
域8から注入されるほか、絶縁膜5の界面からもドレイ
ン領域2へ供給される。すなわち、この条件において絶
縁膜界面は伝導度の高い導電路として正孔電流を運ぶ働
きをする。この段階になると、ドレイン電流の制御は注
入電極電位よりは注入電流に注目した方が理解しやす
い。すなわち、ドレイン領域2に注入される正孔電流量
によってドレイン領域2の導電率が制御され、ドレイン
電流量が制御される。
を説明する。
の電位を接地(0Vに)、もしくは負電位にする。する
とドレイン領域2およびチャネル領域7に大量に存在し
ていた正孔は消滅するか、もしくはp+ 型領域8を通し
て素子外に排除され、再びチャネル領域が空乏層で満た
されるようになる。この機構は、例えば静電誘導サイリ
スタのターン・オフ機構と同様である。このとき、チャ
ネル領域7は固定絶縁領域に3方から囲まれるという構
造をとっているため、空乏層が3方から伸びてチャネル
を遮断する。さらに、デバイスに有効なチャネル領域7
を3方から固定絶縁電極で囲うという構成をとっている
ため、電流の遮断は促進される。図8は、図2中の線分
C−C’を含む平面でスライスした断面図で、さらにイ
ンジェクタ電位が正電位から0Vに近づくにつれて空乏
層端が移動し、チャネルが閉じてゆく様子を示してい
る。図中の曲線は数値計算によって得た空乏層端を示
し、数値計算の条件は前述の図5ならびに図6と同じも
のを使った。ただし、この図において空乏層端とは、チ
ャネル領域7の中性状態における多数キャリアの密度の
半分になるラインとした。この図を見ると、向かい合っ
た固定絶縁電極から伸びる空乏層が重なり合う前に、3
方を囲まれたチャネル領域7においては空乏化が実現し
ている様子がわかる。よって、ソース領域3をこの領域
に形成し、その大きさをチャネル厚みHもしくはそれ以
下に形成することにより、迅速な電流遮断を実現するこ
とが期待できる。
バイポーラトランジスタの特性に類似して5極管特性と
なる。ドレイン電流は、注入電極からの電流があれば低
いドレイン電位でも十分な電流が流れる。ドレイン電位
が大きくなると、固定絶縁電極からドレイン領域へ伸び
た空乏層により、電流はピンチオフされて電流値は飽和
する。
流が決まることから、バイポーラトランジスタと同様の
hFE(直流電流増幅率)を定義することができる。この
素子では、素子構造が微細であり、チャネル領域の電位
が直接注入電極電位と連動する機構となっていることか
ら、単体バイポーラトランジスタよりも大きなhFEを期
待することができる。さらに、上記のように、小さく設
定することにより、インジェクタ領域から注入される正
孔がソース領域に到達する割合が減少するため、hFEが
向上することがさらに期待できる。
た第1の実施例の製造方法の一例を示す斜視図である。
+ 型基板の表面にn型ドレイン領域2がエピタキシャル
成長によって形成されている。さらにその表面にソース
領域3となるn+ 型領域と、注入領域8となるp+ 型領
域を形成する。
00を形成し、固定絶縁電極用の溝を形成するためのパ
ターンを形成する。これを異方性ドライエッチングによ
ってエッチングし、図11のような側壁がほぼ垂直な溝
を掘る。溝の深さは、溝同志の間隔の2〜3倍またはそ
れ以上とする。
状は、図2或いは図11などには側壁をほぼ垂直にした
U字型の形状を例示しているが、先に示したノーマリ・
オフのためのチャネルの条件を満たしていれば、断面形
状は樽型、くさび型、菱形などをしていてもよい。ま
た、溝も垂直でなく斜めに掘込まれたものでも構わない
し、可能であれば固定絶縁電極は完全に基板の中に埋設
されたものでもよい。
を満たしていれば、必ずしもチャネルの厚みが至るとこ
ろ均一でなくてもよいし、溝の幅も均一である必要はな
い。
て絶縁膜5を形成し、MOS型電極4となる高濃度のp
型ポリシリコンを堆積させる。
ポリシリコンが残るようにエッチングする。
除去し、層間絶縁膜と電極を形成して図1〜図4の構造
を得る。
イン電界によってチャネルが開かないという条件を満た
すならば、固定絶縁電極6はソース電極13と同じ金属
によって形成しても構わない。
す断面図である。
で、基板としてn+ 型の代わりにp+ 型領域9を用い、
静電誘導サイリスタ型のデバイスとしたものである。動
作は、通常の静電誘導サイリスタと同様である。ソース
電極は接地され、ドレイン電極11には正電位が印加さ
れる。遮断状態は、MOS型電極4を接地しておくこと
で維持される。ターンオンは、注入電極に正電位を印加
することで達成でき、一度ターンオンすれば、インジェ
クタ信号を解除してもオン状態を維持する。ターンオフ
はMOS型電極4に負電位を印加して、チャネル領域の
過剰な少数キャリアを排除すればよい。この構造を用い
ることによって、通常のサイリスタに比べ、主電流が流
れる領域においてp領域が1つ少ない構造で同様の動作
が得られる。
ついてまとめて説明する。
19)との違いであるが、第1の従来例では、絶縁電極
(MOSゲート95)の電位は可変であり、絶縁電極電
位を正にすることで絶縁膜界面に電子の蓄積層を形成し
て低いチャネル抵抗を実現するなどのように、絶縁電極
を制御電極として用いている。一方、各実施例では、絶
縁電極(固定絶縁電極6)はソース電位に固定されてお
り、基本的に制御電極ではない。この点が決定的に異な
っている。
型デバイスであり、主電流を遮断するためには、積極的
に接合ゲート98ならびにMOSゲート95に負電位を
印加しなければならなかった。しかし、各実施例の装置
はノーマリ・オフ型デバイスであり、それ以外では有り
得ない。したがってオフ状態を保つためには、注入制御
用の電極18は、ソース領域3と同電位、すなわち接地
電位で構わない。
領域8が絶縁膜5の界面に接していることが必須であ
り、これによって絶縁膜5界面の電位を注入制御用の電
極18の電位によって積極的にコントロールする。これ
に対して第1の従来例における接合ゲート98は、デバ
イスのオン状態には何ら寄与していない。第1の従来例
の文献に記載されている限りでは、p型領域88は絶縁
膜84と離れており、たとえ接合ゲート98の電位を正
にしても、それによって絶縁膜界面の状況を制御するこ
とはできない。
インジェクタ領域からの少数キャリアを供給することに
よってチャネルを開き、またドレイン領域ならびにチャ
ネル領域の伝導度を変調する。これに対して第1の従来
例においては、たとえ接合ゲート98に正電位を与え、
少数キャリアの注入を行っても、モノポーラの主電流を
低オン抵抗で流すために不純物を濃く含んだチャネル領
域82の伝導度には、殆ど影響を与えることができな
い。このように第1の従来例がモノポーラデバイスであ
るのに対し、各実施例がバイポーラデバイスである点も
明確に異なっている。
説明する。
域(p+ ゲート領域68)は絶縁電極(ゲート電極6
5)の存在する溝の底部に有り、かつ、その底部で絶縁
電極とオーミックコンタクトしている。この第2の従来
例も、前記第1の従来例と同様に、絶縁電極の電位が可
変であることが各実施例と本質的に異なっている。さら
にp型領域の位置が異なり、絶縁電極の電位と連動して
いる点も異なる。勿論、表面構造以外に、第2の従来例
においてはp+ 型アノード領域61からn- 型ベース領
域62へ注入される少数キャリアによって高抵抗のn-
型ベース領域62の伝導度を変調して低オン抵抗を実現
しているのに対し、各実施例では陰極側(ソース側)の
表面にある主電流経路とは別のp型領域8から少数キャ
リアを注入して高抵抗のドレイン領域1を伝導度変調し
ている点も明確に異なっている。
主電流経路にpn接合を有しているため、主電流端弛緩
の電圧がほぼ0.7V以上にならなければ、満足な電流
が流れないという特性がある。しかし、第1の実施例に
示すデバイスは、そのようなpn接合がないので、さら
に低い電圧でも十分な電流を流すことができる。
明によれば、ドレイン領域である一導電型の半導体基体
の一主面に臨んで互いに平行に配置された複数の第1の
溝を有し、前記複数の第1の溝と交差する第2の溝を有
し、前記主面に臨んで前記第1の溝と第2の溝に3方を
囲まれた領域に一導電型のソース領域を有し、前記第1
の溝と第2の溝の内部には絶縁膜によって前記ドレイン
領域と絶縁され、かつ前記ソース領域とは同電位に保た
れる固定電位絶縁電極を有し、前記固定電位絶縁電極は
前記絶縁膜を介して隣接する前記ドレイン領域に空乏領
域を形成するような性質を有する導電性材料からなり、
前記ソース領域には接しないで、かつ前記ドレイン領域
ならびに各前記絶縁膜に接する反対導電型のインジェク
タ領域を有し、前記ソース領域に隣接する前記ドレイン
領域の一部であって前記固定電位絶縁電極に挟まれ、前
記インジェクタ領域の電位が前記ソース領域の電位と同
電位に保たれている状態では前記空乏領域の形成するポ
テンシャル障壁によって前記ソース領域と前記ドレイン
領域間を電気的に遮断状態とするチャネル領域を有する
構成としたため、寄生素子を持たず、インジェクタ領域
から注入される少ない制御電流で多くの主電流を制御す
ることができる電流制御型の三端子素子で制御性に優
れ、インジェクタ領域から注入される少数キャリアでド
レイン領域が伝導度変調されるのでオン抵抗を低くする
ことができ、固定電位絶縁電極でソース領域すなわチャ
ネル領域を3方から囲んでいるのでターンオフ時のチャ
ネルの空乏化が速くなってスイッチング速度を向上させ
ることができ、また固定電位絶縁電極が1つに連結され
ているので動作の信頼性を向上させることができ、さら
に微細化、高耐圧化を実現することができる。
長、すなわち前記溝の側壁に沿って前記チャネル領域と
前記ソース領域の界面から前記溝の底部までの距離を、
チャネル厚み、すなわち前記チャネル領域において対面
する前記第1の溝の側壁間の距離の、2倍以上としたた
め、上記請求項1記載の発明の効果に加えて、さらにノ
ーマリ・オフ構造を確実に実現することができる。
領域が、前記第2の溝の側面から前記第1の溝に沿って
前記チャネル厚み、もしくはそれ以下の位置までに存在
するようにしたため、上記請求項1記載の発明の効果に
加えて、さらに、ソース領域が固定電位絶縁電極で3方
から囲まれた領域に小さく形成されて一層迅速なターン
オフを実現することができる。さらに、ソース領域が小
さくなることによって、インジェクタ領域からソース領
域に正孔が注入される割合が小さくなることから、hFE
が向上する。
基体の前記ソース領域が存在する一主面に対向する他主
面に反対導電型のアノード領域を有する構成としたた
め、主電流が流れる領域においてアノード領域の導電型
と同一の反対導電型領域が1つ少ない構造で、通常の静
電誘導サイリスタと同様の動作をする半導体装置を実現
することができる。
断面図である。
図である。
ャル分布図である。
度、絶縁膜厚およびチャネル厚みの関係を示す図であ
る。
ャル分布を立体的に示す図である。
ンジェクタ電位と空乏層端の位置を示す断面図である。
断面図である。
を示す断面図である。
を示す断面図である。
を示す断面図である。
を示す断面図である。
を示す断面図である。
場合の電流電圧特性図である。
場合の電流電圧特性図である。
Claims (4)
- 【請求項1】 ドレイン領域である一導電型の半導体基
体の一主面に臨んで互いに平行に配置された複数の第1
の溝を有し、 前記複数の第1の溝と交差する第2の溝を有し、 前記主面に臨んで前記第1の溝と第2の溝に3方を囲ま
れた領域に一導電型のソース領域を有し、 前記第1の溝と第2の溝の内部には絶縁膜によって前記
ドレイン領域と絶縁され、かつ前記ソース領域とは同電
位に保たれる固定電位絶縁電極を有し、 前記固定電位絶縁電極は前記絶縁膜を介して隣接する前
記ドレイン領域に空乏領域を形成するような性質を有す
る導電性材料からなり、 前記ソース領域には接しないで、かつ前記ドレイン領域
ならびに各前記絶縁膜に接する反対導電型のインジェク
タ領域を有し、 前記ソース領域に隣接する前記ドレイン領域の一部であ
って、前記固定電位絶縁電極に挟まれ、前記インジェク
タ領域の電位が前記ソース領域の電位と同電位に保たれ
ている状態では、前記空乏領域の形成するポテンシャル
障壁によって前記ソース領域と前記ドレイン領域間を電
気的に遮断状態とするチャネル領域を有することを特徴
とする半導体装置。 - 【請求項2】 チャネル長、すなわち前記溝の側壁に沿
って前記チャネル領域と前記ソース領域の界面から前記
溝の底部までの距離が、チャネル厚み、すなわち前記チ
ャネル領域において対面する前記第1の溝の側壁間の距
離の、2倍以上であることを特徴とする請求項1記載の
半導体装置。 - 【請求項3】 前記ソース領域が、前記第2の溝の側面
から前記第1の溝に沿って前記チャネル厚み、もしくは
それ以下の位置までに存在することを特徴とする請求項
1又は2記載の半導体装置。 - 【請求項4】 前記半導体基体の前記ソース領域が存在
する一主面に対向する他主面に反対導電型のアノード領
域を有することを特徴とする請求項1,2又は3記載の
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22060394A JP3279092B2 (ja) | 1994-09-14 | 1994-09-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22060394A JP3279092B2 (ja) | 1994-09-14 | 1994-09-14 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0883907A true JPH0883907A (ja) | 1996-03-26 |
JP3279092B2 JP3279092B2 (ja) | 2002-04-30 |
Family
ID=16753569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22060394A Expired - Lifetime JP3279092B2 (ja) | 1994-09-14 | 1994-09-14 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3279092B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011258773A (ja) * | 2010-06-09 | 2011-12-22 | Rohm Co Ltd | 半導体装置およびその製造方法 |
-
1994
- 1994-09-14 JP JP22060394A patent/JP3279092B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011258773A (ja) * | 2010-06-09 | 2011-12-22 | Rohm Co Ltd | 半導体装置およびその製造方法 |
US9041100B2 (en) | 2010-06-09 | 2015-05-26 | Rohm Co., Ltd. | Semiconductor device, and manufacturing method for same |
US9450087B2 (en) | 2010-06-09 | 2016-09-20 | Rohm Co., Ltd. | Semiconductor device, and manufacturing method for same |
US9614073B2 (en) | 2010-06-09 | 2017-04-04 | Rohm Co., Ltd. | Semiconductor device, and manufacturing method for same |
Also Published As
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