JP2014011453A - 抵抗回路を通じて相互接続される電流搬送領域および分離構造体を有する半導体デバイスおよびドライバ回路ならびにその製造方法 - Google Patents

抵抗回路を通じて相互接続される電流搬送領域および分離構造体を有する半導体デバイスおよびドライバ回路ならびにその製造方法 Download PDF

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Abstract

【課題】基板に注入される電荷キャリアが、隣接する回路を妨害し悪影響を与えることのない半導体デバイスおよびドライバ回路ならびにその製造方法を提供する。
【解決手段】半導体基板210と、基板上面212の下の埋め込み層220と、基板上面と埋め込み層との間のシンカ領域222であって、シンカ領域および埋め込み層によって分離構造体が形成される、シンカ領域と、半導体基板において、分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、アクティブデバイスはソース領域238およびドレイン領域236から選択される電流搬送領域を備える、アクティブデバイスと、分離構造体と電流搬送領域との間に接続される抵抗回路とを備える半導体デバイスを提供する。
【選択図】図２

Description

本実施形態は、概して半導体デバイスおよびそれらの製造方法に関し、より詳細には、分離構造体を有する横方向拡散金属酸化膜半導体（ＬＤＭＯＳ）デバイスに関する。
誘導性負荷を含むいくつかのシステムオンチップ（ＳＯＣ）用途において、特定のノードがスイッチング中に負電位になる場合があり、これは、基板へ著しい注入電流をもたらす場合がある。基板に注入される電荷キャリアは隣接する回路を妨害し、それらの動作に悪影響を与える場合がある。
なお、ＬＤＭＯＳを有する半導体デバイスについて、特許文献１に記載されている。
米国特許第６，２８８，４２４号明細書
したがって、この難点を克服し性能に向上をもたらすことができる改善されたデバイス構造、材料および作製方法が継続的に必要とされている。採用される方法、材料および構造は、今日の製造能力および材料に対応し、利用可能な製造手順に対する実質的な改変または製造費用の実質的な増大を必要としないことがさらに望ましい。さらに、さまざまな実施形態の他の望ましい特徴および特性が、添付の図面ならびに上記の技術分野および背景とともに取り入れられる、後続の詳細な説明および添付の特許請求の範囲から明らかとなるであろう。
上記問題点を解決するために、請求項１に記載の発明は、半導体デバイスであって、第１の導電型および基板上面を有する半導体基板と、前記基板上面の下の埋め込み層であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層と、前記基板上面と前記埋め込み層との間のシンカ領域であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、シンカ領域と、前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、該アクティブデバイスはソース領域およびドレイン領域から選択される電流搬送領域を備える、前記アクティブデバイスと、前記分離構造体と前記電流搬送領域との間に接続される抵抗回路とを備えることを要旨とする。
請求項２に記載の発明は、請求項１に記載の半導体デバイスにおいて、前記抵抗回路は、多結晶シリコン抵抗器を含む、ことを要旨とする。
請求項３に記載の発明は、請求項１に記載の半導体デバイスにおいて、前記抵抗回路は、第１の抵抗ネットワークと、前記第１の抵抗ネットワークに結合されるショットキーダイオードであって、該ショットキーダイオードは分離領域に結合されるショットキーコンタクトから形成される、前記ショットキーダイオードとを含む、ことを要旨とする。
請求項４に記載の発明は、請求項３に記載の半導体デバイスにおいて、前記ショットキーダイオードは前記第１の抵抗ネットワークに直列に結合される、ことを要旨とする。
請求項５に記載の発明は、請求項３に記載の半導体デバイスにおいて、前記ショットキーダイオードは前記第１の抵抗ネットワークに並列に結合される、ことを要旨とする。
請求項６に記載の発明は、請求項５に記載の半導体デバイスにおいて、前記抵抗回路は、前記ショットキーダイオードに直列に結合される第２の抵抗ネットワークをさらに含む、ことを要旨とする。
請求項７に記載の発明は、請求項３に記載の半導体デバイスにおいて、前記抵抗回路は、前記ショットキーダイオードに並列に結合されるＰＮ接合ダイオードをさらに含む、ことを要旨とする。
請求項８に記載の発明は、請求項１に記載の半導体デバイスにおいて、前記抵抗回路は、第１の抵抗ネットワークと、前記第１の抵抗ネットワークに結合されるＰＮ接合ダイオードとを含む、ことを要旨とする。
請求項９に記載の発明は、請求項８に記載の半導体デバイスにおいて、前記ＰＮ接合ダイオードは前記第１の抵抗ネットワークに直列に結合される、ことを要旨とする。
請求項１０に記載の発明は、請求項８に記載の半導体デバイスにおいて、前記ＰＮ接合ダイオードは前記第１の抵抗ネットワークに並列に結合される、ことを要旨とする。
請求項１１に記載の発明は、請求項１０に記載の半導体デバイスにおいて、前記抵抗回路は、前記ＰＮ接合ダイオードに直列に結合される第２の抵抗ネットワークをさらに含む、ことを要旨とする。
請求項１２に記載の発明は、請求項８に記載の半導体デバイスにおいて、前記シンカ領域に延びる前記第１の導電型のさらなる領域をさらに備え、前記ＰＮ接合ダイオードは、前記さらなる領域と前記シンカ領域との間に形成される、ことを要旨とする。
請求項１３に記載の発明は、請求項８に記載の半導体デバイスにおいて、前記ＰＮ接合ダイオードは多結晶シリコンダイオードを含む、ことを要旨とする。
請求項１４に記載の発明は、請求項１に記載の半導体デバイスにおいて、前記電流搬送領域は前記アクティブデバイスのドレイン領域であり、該ドレイン領域は前記第２の導電型である、ことを要旨とする。
請求項１５に記載の発明は、請求項１４に記載の半導体デバイスにおいて、前記アクティブデバイスは、アクティブ領域の中央部分における前記第２の導電型のドリフト領域であって、前記基板上面から前記半導体基板内へ延びる、前記ドリフト領域と、前記基板上面から前記ドリフト領域内へ延びる前記ドレイン領域と、前記ドリフト領域と前記分離構造体との間において前記基板上面から前記半導体基板内へ延びる前記第１の導電型のボディ領域と、前記基板上面から前記ボディ領域内へ延びる前記第２の導電型のソース領域と、前記ボディ領域における前記第１の導電型のボディコンタクト領域であって、前記ソース領域と前記分離構造体との間において前記基板上面から前記半導体基板内へ延びる前記ボディコンタクト領域とを備える、ことを要旨とする。
請求項１６に記載の発明は、請求項１に記載の半導体デバイスにおいて、前記電流搬送領域は前記アクティブデバイスのソース領域であり、該ソース領域は前記第１の導電型である、ことを要旨とする。
請求項１７に記載の発明は、請求項１６に記載の半導体デバイスにおいて、前記アクティブデバイスは、前記アクティブ領域の中央部分における前記第１の導電型のドリフト領域であって、前記基板上面から前記半導体基板内へ延びる、前記ドリフト領域と、前記基板上面から前記ドリフト領域内へ延びる前記第１の導電型のドレイン領域と、前記ドリフト領域と前記分離構造体との間において前記基板上面から前記半導体基板内へ延びる前記第２の導電型のボディ領域と、前記基板上面から前記ボディ領域内へ延びる前記ソース領域とを備える、ことを要旨とする。
請求項１８に記載の発明は、ドライバ回路であって、第１の導電型および基板上面を有する半導体基板に形成される第１の横方向拡散金属酸化膜半導体電界効果トランジスタであって、該第１のＬＤＭＯＳＦＥＴは、前記基板上面の下の埋め込み層であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層と、前記基板上面と前記埋め込み層との間のシンカ領域であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、シンカ領域と、前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、該アクティブデバイスは電流搬送領域を備える、アクティブデバイスと、前記分離構造体と前記電流搬送領域との間に接続される抵抗回路とを備えることを要旨とする。
請求項１９に記載の発明は、請求項１８に記載のドライバ回路において、前記抵抗回路は、多結晶シリコン抵抗器を含む、ことを要旨とする。
請求項２０に記載の発明は、請求項１８に記載のドライバ回路において、前記抵抗回路は、第１の抵抗ネットワークと、前記第１の抵抗ネットワークに結合されるショットキーダイオードであって、該ショットキーダイオードは前記分離領域に結合されるショットキーコンタクトから形成される、前記ショットキーダイオードとを含む、ことを要旨とする。
請求項２１に記載の発明は、請求項２０に記載のドライバ回路において、前記ショットキーダイオードは前記第１の抵抗ネットワークに並列に結合され、前記抵抗回路は、前記ショットキーダイオードに直列に結合される第２の抵抗ネットワークをさらに含む、ことを要旨とする。
請求項２２に記載の発明は、請求項１８に記載のドライバ回路において、前記抵抗回路は、第１の抵抗ネットワークと、抵抗ネットワークに結合されるＰＮ接合ダイオードとを含む、ことを要旨とする。
請求項２３に記載の発明は、請求項２２に記載のドライバ回路において、前記シンカ領域に延びる前記第１の導電型のさらなる領域をさらに備え、前記ＰＮ接合ダイオードは、前記さらなる領域と前記シンカ領域との間に形成される、ことを要旨とする。
請求項２４に記載の発明は、請求項２２に記載のドライバ回路において、前記ＰＮ接合ダイオードは多結晶シリコンダイオードを含む、ことを要旨とする。
請求項２５に記載の発明は、請求項２２に記載のドライバ回路において、前記ＰＮ接合ダイオードは前記第１の抵抗ネットワークに並列に結合され、前記抵抗回路は、前記ＰＮ接合ダイオードに直列に結合される第２の抵抗ネットワークをさらに含む、ことを要旨とする。
請求項２６に記載の発明は、半導体デバイスを形成するための方法であって、第１の導電型を有する半導体基板の基板上面の下に埋め込み層を形成する埋め込み層形成工程であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層形成工程と、前記基板上面と前記埋め込み層との間にシンカ領域を形成するシンカ領域形成工程であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、前記シンカ領域形成工程と、前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスを形成するアクティブ領域形成工程であって、該アクティブデバイスは電流搬送領域を備える、前記アクティブ領域形成工程と、前記分離構造体と前記電流搬送領域との間に接続される抵抗回路を形成する抵抗回路形成工程とを含むことを要旨とする。
請求項２７に記載の発明は、請求項２６に記載の方法において、前記抵抗回路形成工程は、前記抵抗回路の一部として多結晶シリコン抵抗を形成するとともに相互接続する工程を含む、ことを要旨とする。
請求項２８に記載の発明は、請求項２６に記載の方法において、前記抵抗回路は抵抗ネットワークおよびショットキーダイオードを含み、前記抵抗回路形成工程は、前記抵抗ネットワークを形成する工程と、前記ショットキーダイオードを形成するショットキーダイオード形成工程であって、該ショットキーダイオードは分離領域に結合されるショットキーコンタクトを含む、前記ショットキーダイオード形成工程と、前記抵抗ネットワークを前記ショットキーコンタクトに結合する工程とを含む、ことを要旨とする。
請求項２９に記載の発明は、請求項２６に記載の方法において、前記抵抗回路は抵抗ネットワークおよびＰＮ接合ダイオードを含み、前記抵抗回路形成工程は、前記抵抗ネットワークを形成する工程と、前記シンカ領域に延びる前記第１の導電型のさらなる領域を形成する工程であって、前記ＰＮ接合ダイオードは前記さらなる領域と前記シンカ領域との間に形成される、前記工程と、前記抵抗ネットワークを前記さらなる領域に結合する工程とを含む、ことを要旨とする。
本発明の実施形態は更に、ウエハの下側外周角部においてのみ、支持接触領域をもたらし、支持されたウエハ及びウエハ支持体間の接触を減少させることにより、ウエハの破損及び汚染を最小減にする傾斜ウエハ支持部分を有するウエハ支持面を提供する。
一実施形態に応じた、誘導性負荷を含む外部回路を駆動するように構成されるドライバ回路を含む電子システムの簡略図。 一実施形態に応じた、Ｎ型横方向拡散金属酸化膜半導体電界効果トランジスタ（ＮＬＤＭＯＳＦＥＴ）であって、ドレイン領域と分離構造体との間に接続される抵抗回路を有するＮＬＤＭＯＳＦＥＴの断面図。 一実施形態に応じた、図２のＮＬＤＭＯＳＦＥＴを示す簡略化された回路図。 代替の実施形態に応じた、ショットキーダイオードに直列な抵抗ネットワークを含む抵抗回路を有する図２のＮＬＤＭＯＳＦＥＴを示す簡略化された回路図。 別の代替の実施形態に応じた、ショットキーダイオードに並列な抵抗ネットワークを含む抵抗回路を有する図２のＮＬＤＭＯＳＦＥＴを示す簡略化された回路図。 代替の実施形態に応じた、ＰＮ接合ダイオードに直列な抵抗ネットワークを含む抵抗回路を有する図２のＮＬＤＭＯＳＦＥＴを示す簡略化された回路図。 別の代替の実施形態に応じた、ＰＮ接合ダイオードに並列な抵抗ネットワークを含む抵抗回路を有する図２のＮＬＤＭＯＳＦＥＴを示す簡略化された回路図。 一実施形態に応じた、Ｐ型横方向拡散金属酸化膜半導体電界効果トランジスタ（ＰＬＤＭＯＳＦＥＴ）であって、ソース領域と分離構造体との間に接続される抵抗回路を有するＰＬＤＭＯＳＦＥＴの断面図。 一実施形態に応じた、図８のＰＬＤＭＯＳＦＥＴを示す簡略化された回路図。 代替の実施形態に応じた、ショットキーダイオードに直列な抵抗ネットワークを含む抵抗回路を有する図８のＰＬＤＭＯＳＦＥＴを示す簡略化された回路図。 別の代替の実施形態に応じた、ショットキーダイオードに並列な抵抗ネットワークを含む抵抗回路を有する図８のＰＬＤＭＯＳＦＥＴを示す簡略化された回路図。 代替の実施形態に応じた、ＰＮ接合ダイオードに直列な抵抗ネットワークを含む抵抗回路を有する図８のＰＬＤＭＯＳＦＥＴを示す簡略化された回路図。 別の代替の実施形態に応じた、ＰＮ接合ダイオードに並列な抵抗ネットワークを含む抵抗回路を有する図８のＰＬＤＭＯＳＦＥＴを示す簡略化された回路図。 さまざまな実施形態に応じた、図２および図８に示されるデバイスを形成するとともに、それらのデバイスを誘導性負荷を有するシステムに組み込むための方法を示す簡略化されたフローチャート。
下記において、添付の図面とともに実施形態について説明する。同様の参照符号は同様の要素を示す。
下記の詳細な説明は単なる例示に過ぎず、実施形態またはさまざまな実施形態の適用および使用を限定することは意図されていない。さらに、上記技術分野もしくは背景技術または下記の詳細な説明において提示される、いかなる表示または暗示された理論によっても束縛されることは意図されていない。
簡潔かつ明瞭な説明のために、図面は一般的な構築様式を示し、既知の特徴および技法の説明および詳細は、実施形態の説明を不必要に曖昧にすることを回避するために省略される場合がある。加えて、図面内の要素は必ずしも原寸に比例して描かれてはいない。たとえば、さまざまな実施形態の理解の向上を助けるために、いくつかの図面内の要素または領域のうちのいくつかの寸法は同一または他の図面の他の要素または領域に対して強調されている場合がある。
本記載および特許請求の範囲における「第１」、「第２」、「第３」、「第４」などの用語がある場合、これらは、同様の要素間において区別するために使用されることができ、必ずしも特定の連続する、または経時的な順序を説明するためのものではない。このように使用される用語は、本明細書に記載されている実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の順序で使用することが可能であるように、適切な状況下で置き換え可能であることが理解されるべきである。さらに、「備える（ｃｏｍｐｒｉｓｅ）」、「含む（ｉｎｃｌｕｄｅ）」、「有する（ｈａｖｅ）」といった用語およびそれらの任意の変化形は非排他的な包含をカバーするように意図され、それによって、要素のリストを含むプロセス、方法、製品、または装置が必ずしもそれらの要素に限定されず、明示的に列挙されていない、またはこのようなプロセス、方法、製品、または装置に内在する他の要素を含むことができる。本明細書および特許請求の範囲における「左（ｌｅｆｔ）」、「右（ｒｉｇｈｔ）」、「中（ｉｎ）」、「外（ｏｕｔ）」、「正面（ｆｒｏｎｔ）」、「裏（ｂａｃｋ）」、「上（ｕｐ）」、「下（ｄｏｗｎ）」、「上部（ｔｏｐ）」、「底（ｂｏｔｔｏｍ）」、「上（ｏｖｅｒ）」、「下（ｕｎｄｅｒ）」、「上（ａｂｏｖｅ）」、「下（ｂｅｌｏｗ）」などの用語は、存在する場合、相対的な位置の説明を目的として使用されており、必ずしも空間における永久的な位置を記述するために使用されてはいない。本明細書に記載されている実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の向きで使用される場合があることが理解されるべきである。本明細書において使用される場合、「結合される（ｃｏｕｐｌｅｄ）」という用語は、電気的または非電気的な様式で直接的または間接的に接続されるものとして定義される。
本明細書に記載される本発明のさまざまな実施形態は、その導電型のデバイスまたは構造に適切なＰ型およびＮ型ドープ領域を有する特定の導電型のさまざまな半導体デバイスおよび構造によって示されている。しかし、これは説明を簡便にするためのものに過ぎず、限定であることは意図されていない。Ｐ型領域がＮ型領域になり、またはその逆もあるように、導電型を交換することによって逆の導電型のデバイスまたは構造が提供されてもよいことを当業者は理解するであろう。代替的には、下記に示される特定の領域は、より一般的に「第１の導電型」および「逆の第２の導電型」であるものとして参照される場合があり、第１の導電型はＮ型またはＰ型のいずれかであってよく、その場合、第２の逆の導電型はＰ型またはＮ型のいずれかである。さらに、限定であることは意図されず説明を簡便にするために、本発明のさまざまな実施形態はシリコン半導体に関して本明細書において説明されるが、本発明はシリコンには限定されず、広範な半導体材料に適用されることを当業者であれば理解するであろう。非限定的な例は、バルク形態もしくは層状形態もしくは薄膜形態もしくはセミコンダクタオンインシュレータ（ＳＯＩ）の形態またはそれらの組み合わせのいずれかであってもよく、他のＩＶ族半導体材料、ＩＩＩ〜ＶおよびＩＩ〜ＶＩ族半導体材料、有機半導体材料ならびにそれらの組み合わせである。このような材料は、単結晶、多結晶、非晶質またはそれらの組み合わせであってよい。
図１は、一実施形態に応じた、誘導性負荷１３２を含む外部回路１３０を駆動するように構成されるドライバ回路１１０を含む電子システム１００の簡略図である。システム１００は自動車または他の車両内に実装されてもよく、誘導性負荷１３２はモータの一部または車両の他の誘導性構成要素を表す。代替的には、システム１００またはこれから派生するシステムは、自動車または車両用途以外の用途に使用されてもよい。
一実施形態に応じて、ドライバ回路１１０はシステムオンチップ（ＳＯＣ）の一部であり、ドライバ回路１１０およびＳＯＣの他の部分は、単一の半導体基板（下記において「ＳＯＣ基板」と称する）に形成される。たとえば、ＳＯＣは、さまざまな処理構成要素、メモリアレイ（たとえば、フラッシュアレイ、スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイなど）および他の回路を含んでもよい。単純にするために、ＳＯＣの他の部分は図１には示されない。下記により詳細に説明されるように、実施形態は、望ましくない電流が誘導性負荷１３２または他の発生源からＳＯＣ基板に注入されるのを低減するように構成されるシステムおよび半導体構成要素に関する。
ドライバ回路１１０およびＳＯＣの他の部分は、少なくとも「ハイサイドゲート」（ＨＧ）ピン１４０、「ハイサイドソース」（ＨＳ）ピン１４１、「ローサイドゲート」（ＬＧ）ピン１４２、「ローサイドソース」（ＬＳ）ピン１４３、およびグランドピン１４４を介して外部回路１３０と結合される。本明細書においては「ピン」と称するが、ピン１４０〜１４４は、ピン、リード線、バンプ、ボール、または他のタイプのコンタクトの任意の組み合わせを含んでもよい。図１において、ピン１４０〜１４４を通る垂直な破線は、ＳＯＣ（ドライバ回路１１０を含む）と外部回路１３０との間の境界を表す。
上述されるように、外部回路１３０は、一実施形態では、誘導性負荷１３２と、第１の「ハイサイド」ＦＥＴ１３３と、第２の「ローサイド」ＦＥＴ１３４と、シャント抵抗１３６とを含む。後により詳細に説明されるように、特定の状況において、誘導性負荷１３２は注入電流の発生源として機能する場合があり、該誘導性負荷１３２はドライバ回路１１０に結合する。ハイサイドＦＥＴ１３３およびローサイドＦＥＴ１３４は各々、図１に示されるようにボディダイオードを含む。ＨＳピン１４１は、ノード１２０において誘導性負荷１３２の入力端子、ハイサイドＦＥＴ１３３のソースおよびローサイドＦＥＴ１３４のドレインに結合される。ローサイドＦＥＴ１３４のソースは、ＬＳピン１４３と、シャント抵抗１３６を介してグランドとに結合される。ハイサイドＦＥＴ１３３のゲートはＨＧピン１４０に結合されており、ハイサイドＦＥＴ１３３は、ドライバ回路１１０からＨＧピン１４０を通じて受信する信号に応答してオンおよびオフにされる。ローサイドＦＥＴ１３４のゲートはＬＧピン１４２に結合されており、ローサイドＦＥＴ１３４は、ドライバ回路１１０からＬＧピン１４２を通じて受信する信号に応答してオンおよびオフにされる。
一実施形態に応じて、ドライバ回路１１０は、第１の電流パスに沿って、少なくとも第１のＮ型ＬＤＭＯＳ電界効果トランジスタ（ＮＬＤＭＯＳＦＥＴ）１１２および少なくとも第１のＰ型ＬＤＭＯＳＦＥＴ（ＰＬＤＭＯＳＦＥＴ）１１６を含む。ノード１５０は、ＮＬＤＭＯＳＦＥＴ１１２のドレインと、ＰＬＤＭＯＳＦＥＴ１１６のソースおよびボディとをＨＧピン１４０に結合させる。ノード１５１は、ＮＬＤＭＯＳＦＥＴ１１２のソースおよびボディと、ＰＬＤＭＯＳＦＥＴ１１６のドレインとをＨＳピン１４１に結合させる。第２の電流パスに沿って、ドライバ回路１１０は、第２のＮＬＤＭＯＳＦＥＴ１１４および第２のＰＬＤＭＯＳＦＥＴ１１８を含んでもよい。ノード１５２は、ＮＬＤＭＯＳＦＥＴ１１４のドレインと、ＰＬＤＭＯＳＦＥＴ１１８のソースおよびボディとをＬＧピン１４２に結合させる。ノード１５３は、ＮＬＤＭＯＳＦＥＴ１１４のソースおよびボディと、ＰＬＤＭＯＳＦＥＴ１１８のドレインとをＬＳピン１４３に結合させる。ＳＯＣ基板は、グランドピン１４４を通じてシステムグランドに接続される。
他の図面とともに後により詳細に説明されるように、ＰＬＤＭＯＳＦＥＴ１１６および１１８のアクティブ領域は各々、分離構造体または分離「タブ」（たとえば、アクティブ領域を取り囲むＮ型埋め込み層およびＮ型シンカ領域）に形成されてもよい。加えて、ＮＬＤＭＯＳＦＥＴ１１２および１１４のアクティブ領域は各々、同様に分離構造体に形成されてもよい。分離構造体は、ＮＬＤＭＯＳＦＥＴ１１２および１１４ならびにＰＬＤＭＯＳＦＥＴ１１６および１１８のアクティブ領域をＳＯＣ基板の残りの部分から分離するように構成される。分離構造体は、ＮＬＤＭＯＳＦＥＴ１１２および１１４ならびにＰＬＤＭＯＳＦＥＴ１１６および１１８がボディバイアスによって動作することを可能にしてもよい。加えて、分離構造体は、通常の動作条件におけるＳＯＣ基板への電流注入を防止することを補助してもよい。たとえば、図１に示されるように、ダイオード１１３および１１５は、ＮＬＤＭＯＳＦＥＴ１１２および１１４に関連付けられる埋め込み層−基板ダイオードであり、ダイオード１１７および１１９は、ＰＬＤＭＯＳＦＥＴ１１６および１１８に関連付けられる埋め込み層−基板ダイオードであり、ダイオード１１３、１１５、１１７および１１９によって、ピン１４１〜１４３が、ＳＯＣ基板において短絡することなく正電位であることができる。
いくつかのシステムでは、ＰＬＤＭＯＳＦＥＴ１１６および１１８のソース領域ならびにそれらに関連する分離構造体は、金属化を通じて電気的に短絡されており、それによって、ソース領域および分離構造体は常に同じ電位にある。加えて、ＰＬＤＭＯＳＦＥＴ１１６および１１８において、ボディ領域は基板表面において分離構造体と融合されてもよく、この場合、分離構造体（またはより具体的にはＮ型シンカ領域）は、ボディタイであるとみなされてもよい。ソース領域およびボディ領域は一般的に高電位（たとえば、Ｖｄｄ）に保持され、分離構造体およびボディ領域を融合するに際しソースを分離構造体に短絡することによって、基板における、ボディ領域とＮ型埋め込み層との間の部分がＶｄｄの最大値における全逆方向バイアスをより良く維持することができる。同様に、ＮＬＤＭＯＳＦＥＴ１１２および１１４のドレイン領域ならびにこれらに関連する分離構造体は、金属化を通じて電気的に短絡されてもよく、それによって、ドレイン領域および分離構造体は常に同じ電位にある。この構成が有益である理由は、ＮＬＤＭＯＳＦＥＴ１１２および１１４においてドリフト領域と各分離構造体の埋め込み層との間の基板材料が、ドリフト領域および埋め込み層の両方からの最大のＶｄｄ値における全逆方向バイアスを維持することが可能ではないからである。
電流搬送領域（たとえば、ＮＬＤＭＯＳＦＥＴ１１２および１１４のドレイン領域ならびにＰＬＤＭＯＳＦＥＴ１１６および１１８のソース領域）をともにそれぞれＮＬＤＭＯＳＦＥＴ１１２および１１４の分離構造体ならびにＰＬＤＭＯＳＦＥＴ１１６および１１８のボディに短絡することは多くの動作条件において良好に動作し得るが、この構成は、特定の他の動作条件において望ましくない電流がＳＯＣの基板に注入されることを可能にするおそれがある。たとえば、ドライバ回路１１０がハイサイドＦＥＴ１３３をオフにしたとき（たとえば、ＮＬＤＭＯＳＦＥＴ１１２をオンにすることによって）、ローサイドＦＥＴ１３４もオフになる（たとえば、ＮＬＤＭＯＳＦＥＴ１１４が導通している）。この状態において、誘導性負荷１３２における電流は、ローサイドＦＥＴ１３４のボディダイオードが順方向バイアスされるまでＨＳピン１４１を負にプッシュしてもよい。ドライバ回路１１０は、所定の時間の後、ローサイドＦＥＴ１３４の電力消費を低下させるべく、ローサイドＦＥＴ１３４をオンにするように制御されてもよい。次いで、ノード１２０およびＨＳピン１４１（ならびに、すなわち、ＮＬＤＭＯＳＦＥＴ１１２のソースおよびボディ）における負電位が、誘導性負荷電流に、シャント抵抗１３６およびローサイドＦＥＴ１３４のＲＤＳＯＮ抵抗の合計を乗算した値によって定義される。ＬＳピン１４３（ならびにＮＬＤＭＯＳＦＥＴ１１４のソースおよびボディ）において、より低い負電位が、誘導性負荷電流に、シャント抵抗１３６の抵抗値を乗算した値によって定義される。ハイサイドＦＥＴ１３３がオフになった後所定の期間、ＮＬＤＭＯＳＦＥＴ１１２および１１４は正のゲート−ソース電圧（Ｖｇｓ）を有し、したがって、ドレインがＮＬＤＭＯＳＦＥＴ１１２および１１４のソースと短絡される。ＮＬＤＭＯＳＦＥＴ１１２および１１４のドレイン電極および分離構造体が単に短絡されるシステムでは、ＨＳピン１４１およびＬＳピン１４３における負電位は次いで、ＮＬＤＭＯＳＦＥＴ１１２および１１４の導電性チャネルを通じて、ノード１５０、１５２およびＳＯＣ基板の少なくとも２つの注入位置（Ｎ型領域）に接近してもよい。ＨＳピン１４１における負電位は、ＬＳピン１４３における負電位よりも大きいため、ＨＳピン１４１における負電位に起因する電流注入に関する電位は、ＬＳピン１４３における負電位に起因する電流注入に関する電位よりも大きな問題である。長期間にわたるローサイドＦＥＴ１３４のボディダイオードにおける高い電力消費を回避するように、ハイサイドＦＥＴ１３３がオフになった直後にローサイドＦＥＴ１３４がオンにされる（すなわち、ＮＬＤＭＯＳＦＥＴ１１４をオフにすることによって）。しかしながら、ノード１２０（および、すなわちＨＳピン１４１）における電位は依然として負であり、電流注入の問題はより低い度合いであるにせよ、依然として存在し得る。
さまざまな実施形態に応じて、ドライバ回路１１０は、上記または他の動作条件におけるＳＯＣ基板への電流注入を低減するように構成される回路をさらに含む。より詳細には、一実施形態において、駆動回路１１０は、ＮＬＤＭＯＳＦＥＴ１１２のドレイン領域と分離構造体との間に結合される第１の抵抗回路１６０と、ＮＬＤＭＯＳＦＥＴ１１４のドレイン領域と分離構造体との間に結合される第２の抵抗回路１６１と、ＰＬＤＭＯＳＦＥＴ１１６のソース領域と分離構造体との間に結合される第３の抵抗回路１６２と、ＰＬＤＭＯＳＦＥＴ１１８のソース領域と分離構造体との間に結合される第４の抵抗回路１６３とを含む。抵抗回路１６０〜１６３をこれらの位置に挿入することによって、注入電流が低減されることができる。より具体的には、注入位置が抵抗回路１６０〜１６３の後段に移動され、したがって、ＨＳピン１４１および／またはＬＳピン１４３における所与の電位においてＳＯＣ基板に注入され得る電流が大幅に制限される。図１には示されないが、ドライバ回路１１０は、同様に、ＳＯＣ基板への電流注入を低減する目的でそれ自体のドレイン領域またはソース領域と分離構造体との間に結合される抵抗回路を含む追加のＮＬＤＭＯＳＦＥＴデバイスおよび／またはＰＬＤＭＯＳＦＥＴデバイスを含んでもよい。
本明細書において使用される場合、「抵抗回路」は、１つまたは複数の抵抗または抵抗ネットワークを含む回路である。本明細書において「抵抗ネットワーク」を参照する場合、この用語は単一の抵抗器または複数の抵抗器の直列もしくは並列の構成を含み得ることが理解されるであろう。後により詳細に説明されるように、本明細書において説明される「抵抗回路」の実施形態は少なくとも１つの抵抗ネットワークを含み、１つまたは複数の他の構成要素（たとえば、抵抗回路の抵抗ネットワーク（複数の場合もあり）と直列および／または並列の１つまたは複数のダイオードまたは他の構成要素）を含んでもよい。残りの図面に関連して後により詳細に説明されるように、抵抗回路の一部を形成する抵抗器は多結晶シリコンから形成されてよいが、抵抗器は他の材料から形成されてもよいことが理解されるであろう。「ダイオード」は、単一のダイオードまたは直列および／もしくは並列に相互接続される複数のダイオードを含んでもよい。さまざまな実施形態において、ダイオードは、ショットキーコンタクトおよびドープされた半導体領域、ＰＮ接合、多結晶シリコンダイオードならびにこれらのまたは他のダイオード構成要素の組み合わせから形成されてもよい。
ＮＬＤＭＯＳＦＥＴ（たとえば、ＮＬＤＭＯＳＦＥＴ１１２）、ＰＬＤＭＯＳＦＥＴ（たとえば、ＰＬＤＭＯＳＦＥＴ１１６）および関連する抵抗回路（たとえば、抵抗回路１６０および１６２）の実施形態を下記により詳細に説明する。より具体的には、図２〜図７はＮＬＤＭＯＳＦＥＴおよび関連する抵抗回路のさまざまな実施形態を示し、図８〜図１３はＰＬＤＭＯＳＦＥＴおよび関連する抵抗回路のさまざまな実施形態を示す。ＮＬＤＭＯＳＦＥＴおよびＰＬＤＭＯＳＦＥＴのさまざまな実施形態はシステム１００などのシステムに組み込まれてもよいことが理解されるであろう。
図２は、一実施形態に応じた、抵抗回路（たとえば、図１の抵抗回路１６０）がＮＬＤＭＯＳＦＥＴ２００（たとえば、図１のＮＬＤＭＯＳＦＥＴ１１２）のドレイン領域と分離構造体との間に結合されるＮＬＤＭＯＳＦＥＴ２００の断面図である。一実施形態に応じた、ＮＬＤＭＯＳＦＥＴ２００（および後述される図８のＰＬＤＭＯＳＦＥＴ８００）のさまざまな領域は、図２に示される断面に垂直な面に配向されるリング状構成を有する。本明細書における図面および記載は二重ゲートフィンガ構成に特に当てはまるが、本発明の主題の範囲はこのような構成には限定されない。本明細書における記載に基づいて、当業者であれば示され記載される実施形態を、隣接するゲートフィンガが一方ではドレイン（たとえば、ドレイン領域２３６）を共有し、他方ではボディコンタクト領域（たとえば、ボディコンタクト領域２４０）を共有し得る、複数（すなわち、＞２）のゲートフィンガを含む構成に適用させるように改変する方法を理解するであろう。このような実施形態では、ボディコンタクト領域は、図面に示されるよりも、シンカ領域（たとえば、シンカ領域２２２）からさらに横方向に分離されてもよい。
ＮＬＤＭＯＳＦＥＴ２００は、基板上面２１２を有する半導体基板２１０（たとえば、図１に関連して説明されるＳＯＣ基板）においておよびその上に形成される。一実施形態に応じて、ＮＬＤＭＯＳＦＥＴ２００は、基板において、ＮＬＤＭＯＳＦＥＴ２００のアクティブ領域２３０に関連付けられる部分２１６（すなわち、内部にアクティブデバイスが形成される基板２１０の領域）を実質的に取り囲む分離領域を含む。言い換えれば、このアクティブデバイスは分離構造体によって収容されるとみなされてもよい。分離領域は箱型構造であり、Ｎ型埋め込み層（ＮＢＬ）２２０（基板上面２１２の下の所定の深さに位置する）および基板上面２１２からＮＢＬ２２０の深さまで延びるＮ型シンカ領域２２２から形成される。シンカ領域２２２は、該シンカ領域２２２がＮＢＬ２２０まで延びることを可能にするための十分なインプラントエネルギーを有する一回のインプラント手順を用いて形成されてもよく、または、シンカ領域２２２は、異なるインプラントエネルギーを有する複数回のインプラント手順を用いて、したがって、異なる深さに直列に相互接続されるシンカ領域のサブ領域が形成されるように形成されてもよい。
ＮＬＤＭＯＳＦＥＴ２００は、アクティブ領域２３０に形成されるアクティブデバイスをさらに含む。一実施形態に応じて、アクティブデバイスは、Ｎ型ドリフト領域２３２と、Ｐ型ボディ領域２３４と、Ｎ型ドレイン領域２３６と、Ｎ型ソース領域２３８と、Ｐ型ボディコンタクト領域２４０（「ボディタイ」とも称される」）と、ゲート電極２４２（および対応するゲート絶縁体、参照符号なし）とを含む。ドレイン領域２３６およびソース領域２３８が本明細書において「電流搬送領域」と称される場合があるのは、これらの領域を電流搬送領域ではないＮＬＤＭＯＳＦＥＴ２００のゲートから区別するためである。ドレイン領域２３６およびソース領域２３８を参照して用語「電流搬送領域」を使用することは、ＮＬＤＭＯＳＦＥＴ２００の他の領域が電流を搬送しないことを意味するように意図されるものではない。ドリフト領域２３２は、アクティブ領域２３０の中央部分に形成され、基板上面２１２から、ＮＢＬ２２０の深さよりも浅い深さにまで基板２１０内に延びる。ドレイン領域２３６はドリフト領域２３２内に形成され、ドリフト領域２３２よりも高濃度にドープされる。ドレイン領域２３６は、基板上面２１２から、ドリフト領域２３２の深さよりも有意に浅い深さにまで基板２１０内において延びる。ボディ領域２３４はドリフト領域２３２とシンカ領域２２２との間に形成され、基板上面２１２から基板２１０内においてＮＢＬ２２０の深さよりも浅く、ドリフト領域２３２の深さよりも浅い深さにまで延びる（ただし、ボディ領域２３４はドリフト領域２３２の深さと実質的に等しいかまたはそれよりも深い深さにまで延びてもよい）。一実施形態では、ボディ領域２３４は図２に示されるように、ドリフト領域２３２に当接し、シンカ領域２２２から横方向に分離される。代替の実施形態では、ボディ領域２３４はドリフト領域２３２から横方向に分離されてもよく、またはボディ領域２３４はドリフト領域２３２と重なってもよい（そのチャネルまたはドリフト領域２３２のドーパント特性とは異なるドーパント特性を有する領域が作成される）。ソース領域２３８およびボディコンタクト領域２４０はボディ領域２３４内に形成され、各々基板上面２１２から基板２１０内においてボディ領域２３４の深さよりも有意に浅い深さにまで延びる。ソース領域２３８はボディ領域２３４とは逆の導電型であり、ドリフト領域２３２よりも高濃度にドープされてもよく、ボディコンタクト領域２４０はボディ領域２３４よりも高濃度にドープされる。導電性相互接続によって、ボディコンタクト領域２４０はボディコンタクト端子２６０に電気的に結合され、追加の導電性相互接続によって、ソース領域２３８はソース端子２６２に電気的に結合される。概してドレイン領域２３６とソース領域２３８との間で、基板上面２１２において、ゲート酸化膜の上にゲート電極２４２が形成される。導電性相互接続はまた、ゲート電極２４２をゲート端子２６４に電気的に結合する。
一実施形態に応じて、ＮＬＤＭＯＳＦＥＴ２００は、図２に示されるように、さまざまな浅溝分離（ＳＴＩ）構造体２５０、２５２、２５４をさらに含んでもよい。たとえば、基板上面２１２において、ＳＴＩ２５０はドリフト領域２３２内においてドレイン領域２３６に当接し、ＳＴＩ２５２は、ソース領域２３８とボディコンタクト領域２４０との間に位置付けられ、ＳＴＩ２５４はボディコンタクト領域２４０と分離構造体（またはより詳細には、シンカ領域２２２）との間に位置付けられる。代替の実施形態では、ＳＴＩ構造体２５０、２５２、および／または２５４のうちのいくつかまたはすべてが除外されてもよい。たとえば、ＳＴＩ２５２が除外されてもよく、ソース領域２３８とボディコンタクト領域２４０とがともに短絡されてもよい。加えて、ＳＴＩ２５０が除外されてもよく、それによってＮＬＤＭＯＳＦＥＴ２００が図２に示される「電界ドリフトデバイス」ではなく「アクティブドリフトデバイス」となる。ＳＴＩ２５０を含むことによってゲート−ドレイン電位を高くすることができ、一方でゲート酸化膜が破壊される危険性が低減される。また他の代替の実施形態では、ＳＴＩ構造体のうちのいくつかまたはすべてが、シリサイド遮断層に置き換えられてもよく、該シリサイド遮断層は、シリサイド形成を防止されることがなければその表面においてさまざまな領域をともに短絡することになるシリサイド形成を防止する。
一実施形態に応じて、ＮＬＤＭＯＳＦＥＴ２００は、ドレイン領域２３６とシンカ領域２２２において延びるＮ型領域２２４との間に接続される抵抗回路（たとえば、図１の抵抗回路１６０）をさらに含み、Ｎ型領域２２４はシンカ領域２２２にオーミックコンタクトを提供するようにシンカ領域２２２よりも高濃度にドープされる。たとえば、抵抗回路は、１つまたは複数の抵抗器２４６を有する抵抗ネットワークを含んでもよい。１つのみの抵抗器２４６が図２に示されるが、抵抗ネットワークは複数の抵抗器を含んでもよいことが理解されるであろう。抵抗ネットワークの抵抗器（複数の場合もあり）２４６は多結晶シリコンから形成されてもよく、基板の上面の１つまたは複数の分離された領域に（たとえば、ＳＴＩ２５４に）位置してもよい。代替的には、抵抗器２４６のうちの１つまたは複数は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。一実施形態に応じて、導電性相互接続によって、ドレイン領域２３６、抵抗ネットワークの第１の端子（たとえば、抵抗２４６の第１の端子）およびドレイン端子２６６は電気的に結合される。別の導電性相互接続によって、抵抗ネットワークの第２の端子（たとえば、抵抗器２４６の第２の端子）は分離構造体（たとえば、Ｎ型領域２２４）に電気的に結合される。一実施形態では、抵抗ネットワークは約１０〜約５００オームの範囲の抵抗器を有するが、より小さいまたはより大きい抵抗器が使用されてもよい。
図３は、一実施形態に応じた、図２のＮＬＤＭＯＳＦＥＴ２００の簡略化された回路図３００である。図２も参照すると、端子３６０（たとえば、端子２６０）はＰ型ボディ領域に結合され（たとえば、ボディコンタクト領域２４０を介してボディ領域２３４に結合され）、端子３６２（たとえば、端子２６２）はＮ型ソース領域（たとえば、ソース領域２３８）に結合され、端子３６４（たとえば、端子２６４）はゲート電極（たとえば、ゲート電極２４２）に結合され、端子３６６（たとえば、端子２６６）はドレイン領域（たとえば、ドレイン領域２３６）に結合される。
一実施形態に応じて、かつ上述されるように、ＮＬＤＭＯＳＦＥＴはまた、ドレイン領域（たとえば、ドレイン領域２３６）とデバイスの分離構造体との間で電気的に結合される抵抗ネットワーク３４６も含む。図３において（および、図面に示される他の回路表現において）抵抗ネットワーク３４６を示すために単一の抵抗器が使用されているが、これは簡便にするためのものに過ぎず、抵抗ネットワークは既に説明されたように複数の抵抗器を含んでもよいことが理解されるであろう。一実施形態では、抵抗ネットワーク３４６の第１の端子はドレイン領域に結合され、抵抗ネットワーク３４６の第２の端子は分離構造体（たとえば、シンカ領域２２２とＮＢＬ２２０との組み合わせ）に結合される。ノード３２０において、ダイオード３１４は、分離構造体と、基板におけるデバイスのアクティブ領域内の部分（たとえば、基板２１０における分離構造体内の部分２１６）との間の接合部によって形成されるダイオードを表し、ダイオード３１６は、分離構造体と、基板における、該分離構造体の外側の残りの部分との間の接合部によって形成されるダイオードを表す。
ドレイン電位が上昇される通常動作の間、分離構造体の電位は、該分離構造体を通じて流れる電流の量に応じて決まる抵抗ネットワーク３４６にわたる電圧降下によってドレイン領域の電位に密接に応じる。他方、ドレイン電位が負電圧に遷移すると、分離構造体の電位は抵抗ネットワーク３４６にわたる電圧降下によって維持される。ドレイン電位が負になるときに分離構造体の電位を維持することによって、そうでなければドレインおよび分離構造体が単に短絡された場合に発生し得る基板へのキャリア注入が低減されてもよく、したがって、隣接回路ブロックの破壊が回避される。
別の実施形態に応じて、抵抗回路（たとえば、図１の抵抗回路１６０）は、ショットキーダイオードと直列の抵抗ネットワークを含んでもよい。たとえば、図４は、代替の実施形態に応じた、ショットキーダイオード４１０と直列の抵抗ネットワーク４４６を含む抵抗回路を有する図２のＮＬＤＭＯＳＦＥＴ２００の簡略化された回路図４００である。図３の実施形態と同様に、端子４６０（たとえば、端子２６０）はＰ型ボディ領域に結合され（たとえば、ボディコンタクト領域２４０を介してボディ領域２３４に結合され）、端子４６２（たとえば、端子２６２）はＮ型ソース領域（たとえば、ソース領域２３８）に結合され、端子４６４（たとえば、端子２６４）はゲート電極（たとえば、ゲート電極２４２）に結合され、端子４６６（たとえば、端子２６６）はドレイン領域（たとえば、ドレイン領域２３６）に結合される。
ショットキーダイオード４１０および抵抗ネットワーク４４６は、ドレイン領域（たとえば、ドレイン領域２３６）とデバイスの分離構造体との間に電気的に直列に結合される。ショットキーダイオード４１０は、たとえば、分離構造体と（たとえば、シンカ領域２２２と）接しているショットキーコンタクト（図示なし）によって形成されてもよい。より詳細には、一実施形態に応じて、ショットキーダイオードは、ショットキーコンタクト（たとえば、基板上面においてシリサイド形成される）とシンカ領域２２２の上面との間の金属−半導体接合から形成されてもよい。代替の実施形態では、ショットキーコンタクトは、側壁または基板上面２１２と同一の平面上に存在しない他の表面において形成されてもよい。
動作中、ドレイン電位が負電圧に遷移するとき、分離構造体の電位はショットキーダイオード４１０の逆方向降伏電圧と直列の抵抗ネットワーク４４６にわたる電圧降下によって維持される。たとえば、再び図１を参照すると、通常の動作の文脈においてハイサイドがオフになっている間、ＮＬＤＭＯＳＦＥＴのドレインにおける電圧（たとえば、図１のＨＳピン１４１における電圧）は約−０．３ボルト〜−６．０ボルト（または他の通常動作値）の間で負電圧において変動してもよい。さまざまな実施形態に応じて、抵抗回路（たとえば、図１の抵抗回路１６０〜１６３）は、用途に応じた通常負動作電圧の最低値よりも低い、より高い、または等しい降伏電圧を有するダイオードを含んでもよく、それによって、当該ダイオードは過剰な負電圧がドレインにおいて発生するときにのみ降伏が起こる（たとえば、ショットキーダイオード４１０の逆方向降伏電圧は約−０．３ボルト〜約−１４．０ボルトであってもよいが、より小さいまたは大きい逆方向降伏電圧が達成されてもよい）。ショットキーダイオード４１０と抵抗ネットワーク４４６との組み合わせは、ショットキーダイオード４１０の構築においてより高い柔軟性をもたらしてもよい。加えて、ＮＬＤＭＯＳＦＥＴの完全性の維持において全体的に最適な結果を達成するために抵抗ネットワーク４４６の値を選択する際に、基板注入を低減しながら静電気放電（ＥＳＤ）のロバスト性が達成されてもよい。より具体的には、たとえば、ショットキーダイオード４１０の降伏が起きる状況において（たとえば、ＥＳＤストレス中に）、ショットキーダイオード４１０を通じて流れる電流は、抵抗ネットワーク４４６によって該抵抗ネットワーク４４６の容量の範囲に制限され、したがって、ＥＳＤ事象がショットキーダイオード４１０に損傷を与え得る可能性が低減される。
また別の実施形態に応じて、抵抗回路（たとえば、図１の抵抗回路１６０）は、ショットキーダイオードと並列の抵抗ネットワークを含んでもよい。たとえば、図５は、代替の実施形態に応じた、ショットキーダイオード５１０と並列の抵抗ネットワーク５４６を含む抵抗回路を有する図２のＮＬＤＭＯＳＦＥＴ２００の簡略化された回路図５００である。図２の実施形態と同様に、端子５６０（たとえば、端子２６０）はＰ型ボディ領域に結合され（たとえば、ボディコンタクト領域２４０を介してボディ領域２３４に結合され）、端子５６２（たとえば、端子２６２）はＮ型ソース領域（たとえば、ソース領域２３８）に結合され、端子５６４（たとえば、端子２６４）はゲート電極（たとえば、ゲート電極２４２）に結合され、端子５６６（たとえば、端子２６６）はドレイン領域（たとえば、ドレイン領域２３６）に結合される。
ショットキーダイオード５１０（たとえば、ショットキーコンタクト（図示なし）とシンカ領域２２２との間の接合部）および抵抗ネットワーク５４６は、ドレイン領域（たとえば、ドレイン領域２３６）とデバイスの分離構造体との間に電気的に並列に結合される。動作中、ドレイン電位が負電圧に遷移するとき、分離構造体の電位はショットキーダイオード５１０の逆方向降伏電圧と並列の抵抗ネットワーク５４６にわたる電圧降下によって維持される。図４に関連して説明される抵抗回路のように、ショットキーダイオード５１０と抵抗ネットワーク５４６との組み合わせは、ショットキーダイオード５１０の構築においてより高い柔軟性をもたらしてもよい。加えて、抵抗ネットワーク５４６は、特定の状況において、分離構造体の電位をＮＬＤＭＯＳＦＥＴのドレイン電位により近い電位に維持するように機能してもよい。たとえば、ドレイン電位が降下しているとき（まだ正であるが）、分離構造体の電位は、ショットキーダイオード５１０の容量のみによって引き下げられ、これは十分である場合もあり、または十分でない場合もある。このような場合、抵抗ネットワーク５４６は、分離構造体の電位をドレイン電位に向けて放電するのに役立ち得る。ドレイン電位が負に遷移すると所定の少数キャリアの注入が加えられてもよいが、抵抗ネットワーク５４６はキャリア注入の量を制限し得る。
図４および図５に関連して説明される実施形態において、抵抗回路（たとえば、図１の抵抗回路１６０）は、ショットキーダイオードと直列に（図４）または並列に（図５）結合される抵抗ネットワーク（たとえば、抵抗ネットワーク４４６、５４６）を含む。別の代替の実施形態では、抵抗回路は、直列結合抵抗ネットワーク構成および並列結合抵抗ネットワーク構成の両方によってもたらされ得る利点を実現するように、ショットキーダイオードと、該ショットキーダイオードと直列に結合される第１の抵抗ネットワークおよび並列に結合される第２の抵抗ネットワークの両方とを含んでもよい。
図４および図５に関連して説明される実施形態において、ＮＬＤＭＯＳＦＥＴの一実施形態（たとえば、図１のＮＬＤＭＯＳＦＥＴ１１２）のドレイン領域および分離構造体を結合する抵抗回路（たとえば、図１の抵抗回路１６０）は、ショットキーダイオードを含む。別の実施形態に応じて、抵抗回路（たとえば、図１の抵抗回路１６０）は、抵抗ネットワークおよびドレイン領域（たとえば、図２のドレイン領域２３６）と分離構造体との間に接続されるＰＮ接合ダイオード（図示なし）を含む。たとえば、再び図２を参照すると、Ｎ型領域２２４を含む代わりに、ＮＬＤＭＯＳＦＥＴ２００は、シンカ領域２２２において延びるＰ型領域（図示なし）を含んでもよい。Ｐ型領域とシンカ領域２２２との間のＰＮ接合は、抵抗回路において相互接続され得るＰＮ接合ダイオードを形成する。ＰＮ接合ダイオードは、用途に応じた所望の降伏電圧（たとえば、通常の負の動作電圧の最小値よりも大きい、小さいまたは等しい降伏電圧）を提供するように設計されることができる。たとえば、一実施形態では、ＰＮ接合ダイオードは、約−０．３ボルト〜約−１４．０ボルトの範囲の逆方向降伏電圧を提供するように設計されてもよいが、より小さいまたはより大きい降伏電圧が達成されてもよい。
また別の実施形態に応じて、抵抗回路（たとえば、図１の抵抗回路１６０）は、抵抗ネットワークおよびドレイン領域（たとえば、図２のドレイン領域２３６）と分離構造体との間に接続される多結晶シリコンダイオード（図示なし）を含んでもよい。たとえば、多結晶シリコンダイオードは、多結晶シリコンダイオードの降伏電圧を定義する中性スペーサ領域によって分離されるＰ型領域およびＮ型領域から形成されてもよい。多結晶シリコンダイオードは、基板の上面の分離された領域において（たとえば、ＳＴＩ２５４において）形成されてもよい。代替的には、多結晶シリコンダイオードは他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。一実施形態では、多結晶シリコンダイオードは、通常の負の動作電圧の最小値よりも低い、高い、または等しい、用途に応じた所望の逆方向降伏電圧を提供するように設計されてもよい（たとえば、約−０．３ボルト〜約−１４．０ボルトであるが、より小さいまたはより大きい降伏電圧が達成されてもよい）。
図６は、代替の実施形態に応じた、ＰＮ接合ダイオード６１０（たとえば、Ｐ型領域とシンカ領域２２２との間のＰＮ接合から形成されるＰＮ接合ダイオードまたは多結晶シリコンダイオード）と直列の抵抗ネットワーク６４６を含む抵抗回路を有する図２のＮＬＤＭＯＳＦＥＴ２００の簡略化された回路図６００である。図２の実施形態と同様に、端子６６０（たとえば、端子２６０）はＰ型ボディ領域に結合され（たとえば、ボディコンタクト領域２４０を介してボディ領域２３４に結合され）、端子６６２（たとえば、端子２６２）はＮ型ソース領域（たとえば、ソース領域２３８）に結合され、端子６６４（たとえば、端子２６４）はゲート電極（たとえば、ゲート電極２４２）に結合され、端子６６６（たとえば、端子２６６）はドレイン領域（たとえば、ドレイン領域２３６）に結合される。
抵抗ネットワーク６４６およびＰＮ接合ダイオード６１０は、ドレイン領域（たとえば、ドレイン領域２３６）とデバイスの分離構造体との間に電気的に直列に結合される。動作中、ドレイン電位が負電圧に遷移するとき、分離構造体の電位はＰＮ接合ダイオード６１０の逆方向降伏電圧と直列の抵抗ネットワーク６４６にわたる電圧降下によって維持される。図４に関連して既に説明された実施形態のように、ＰＮ接合ダイオード６１０と抵抗ネットワーク６４６との組み合わせが、特定の有利な効果を提供してもよい。
また別の実施形態に応じて、抵抗回路（たとえば、図１の抵抗回路１６０）は、ＰＮ接合ダイオードと並列の抵抗ネットワークを含んでもよい。たとえば、図７は、代替の実施形態に応じた、ＰＮ接合ダイオード７１０と並列の抵抗ネットワーク７４６を含む抵抗回路を有する図２のＮＬＤＭＯＳＦＥＴ２００の簡略化された回路図７００である。図２の実施形態と同様に、端子７６０（たとえば、端子２６０）はＰ型ボディ領域と結合され（たとえば、ボディコンタクト領域２４０を介してボディ領域２３４に結合され）、端子７６２（たとえば、端子２６２）はＮ型ソース領域（たとえば、ソース領域２３８）に結合され、端子７６４（たとえば、端子２６４）はゲート電極（たとえば、ゲート電極２４２）に結合され、端子７６６（たとえば、端子２６６）はドレイン領域（たとえば、ドレイン領域２３６）に結合される。
抵抗ネットワーク７４６およびＰＮ接合ダイオード７１０は、ドレイン領域（たとえば、ドレイン領域２３６）とデバイスの分離構造体との間に電気的に並列に結合される。動作中、ドレイン電位が負電圧に遷移するとき、分離構造体の電位はＰＮ接合ダイオード７１０の逆方向降伏電圧と並列の抵抗ネットワーク７４６にわたる電圧降下によって維持される。図５に関連して既に説明された抵抗回路のように、ＰＮ接合ダイオード７１０と抵抗ネットワーク７４６との組み合わせが、特定の有利な効果を提供してもよい。
図６および図７に関連して説明される実施形態において、抵抗回路（たとえば、図１の抵抗回路１６０）は、ＰＮ接合ダイオード（たとえば、ＰＮ接合ダイオード６１０、７１０）と、ＰＮ接合ダイオードと直列に結合される抵抗ネットワーク（抵抗ネットワーク６４６）またはＰＮ接合ダイオードと並列に結合される抵抗ネットワーク（抵抗ネットワーク７４６）のいずれかとを含む。別の代替の実施形態では、抵抗回路は、直列結合抵抗ネットワーク構成および並列結合抵抗ネットワーク構成の両方によってもたらされ得る利点を実現するように、ＰＮ接合ダイオードと、ＰＮ接合ダイオードと直列に結合される第１の抵抗ネットワークおよび並列に結合される第２の抵抗ネットワークの両方とを含んでもよい。
図４〜図７に関連して説明された実施形態において、ＮＬＤＭＯＳＦＥＴの一実施形態（たとえば、図１のＮＬＤＭＯＳＦＥＴ１１２）のドレイン領域および分離構造体を結合する抵抗回路（たとえば、図１の抵抗回路１６０）は、ショットキーダイオードまたはＰＮ接合ダイオードのいずれかを含む。他の実施形態によれば、ＮＬＤＭＯＳＦＥＴの一実施形態のドレイン領域および分離構造体を結合する抵抗回路は、代わりに、１つまたは複数のショットキーダイオードと１つまたは複数のＰＮ接合ダイオードとの組み合わせを含んでもよい。たとえば、ＮＬＤＭＯＳＦＥＴの一実施形態は、ドレイン領域と分離構造体との間に並列に接続されるショットキーダイオードと１つまたは複数のＰＮ接合ダイオードとの組み合わせを含んでもよい。より詳細には、抵抗回路は、各々がシンカ領域において延びるとともにシンカ領域を部分的に横断する１つまたは複数のＰ型領域とともに、ショットキーコンタクトと分離構造体（たとえば、シンカ領域２２２）との間の金属−半導体接合から形成されるショットキーダイオードを含んでもよい。ショットキーコンタクトは抵抗ネットワークに接続され（すなわち、ショットキーダイオードのアノードが抵抗ネットワークに接続され）、Ｐ型領域（複数の場合もあり）とシンカ領域との間のＰＮ接合（複数の場合もあり）が、抵抗回路のＰＮ接合ダイオード（複数の場合もあり）を形成する。一実施形態に応じて、ショットキーダイオードと並べてＰＮダイオード（複数の場合もあり）を置くことによって、ＰＮ接合（複数の場合もあり）がショットキーダイオードの下のシリコンを使い尽くし、したがって、ショットキーダイオードにおける逆方向バイアスの漏れが低減される。ショットキーダイオードおよびＰＮ接合ダイオード（複数の場合もあり）は、用途に応じた所望の降伏電圧（たとえば、通常の負の動作電圧の最小値よりも大きい、小さいまたは等しい降伏電圧）を提供するように設計されることができる。たとえば、一実施形態では、ショットキーダイオードおよびＰＮ接合ダイオード（複数の場合もあり）は各々、約−０．３ボルト〜約−１４．０ボルトの範囲の逆方向降伏電圧を提供するように設計されてもよいが、より小さいまたはより大きい降伏電圧が達成されてもよい。
上述の実施形態では、ＮＬＤＭＯＳＦＥＴ（たとえば、図１、２のＮＬＤＭＯＳＦＥＴ１１２、２００）のドレイン領域および分離構造体は抵抗回路を通じて電気的に結合される。他の実施形態では、ＰＬＤＭＯＳＦＥＴ（たとえば、図１のＰＬＤＭＯＳＦＥＴ１１６）のソース領域および分離構造体が抵抗回路を通じて電気的に結合される。たとえば、図８は、一実施形態に応じた、ＰＬＤＭＯＳＦＥＴのソース領域と分離構造体との間に結合される抵抗回路（たとえば、図１の抵抗回路１６２）を有するＰＬＤＭＯＳＦＥＴ８００（たとえば、図１のＰＬＤＭＯＳＦＥＴ１１６）の断面図である。一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ８００のさまざまな領域は、図８に示される断面に垂直な面に配向されるリング状構成を有する。ここでも、本明細書における図面および記載は二重ゲートフィンガ構成に特に当てはまるが、本発明の主題の範囲はこのような構成には限定されない。本明細書における記載に基づいて、当業者であれば示され記載される実施形態を、隣接するゲートフィンガがドレイン（たとえば、ドレイン領域８３６）を共有し得る、複数（すなわち、＞２）のゲートフィンガを含む構成に適用させるように改変する方法を理解するであろう。
ＰＬＤＭＯＳＦＥＴ８００は、基板上面８１２を有するＰ型半導体基板８１０（たとえば、図１に関連して説明されるＳＯＣ基板）においておよびその上に形成される。一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ８００は、基板において、ＰＬＤＭＯＳＦＥＴ８００のアクティブ領域８３０に関連付けられる部分８１６（すなわち、内部にアクティブデバイスが形成される基板８１０の領域）を実質的に取り囲む分離領域を含む。言い換えれば、このアクティブデバイスは分離構造体によって収容されるとみなされてもよい。分離領域は箱型構造であり、Ｎ型埋め込み層（ＮＢＬ）８２０（基板上面８１２の下の所定の深さに位置する）および基板上面８１２からＮＢＬ８２０の深さにまで延びるＮ型シンカ領域８２２から形成される。シンカ領域８２２は、該シンカ領域８２２がＮＢＬ８２０まで延びることを可能にするための十分なインプラントエネルギーを有する一回のインプラント手順を用いて形成されてもよく、または、シンカ領域８２２は、異なるインプラントエネルギーを有する複数回のインプラント手順を用いて、したがって、異なる深さに直列に相互接続されるシンカ領域のサブ領域が形成されるように形成されてもよい。
ＰＬＤＭＯＳＦＥＴ８００は、アクティブ領域８３０に形成されるアクティブデバイスをさらに含む。一実施形態に応じて、アクティブデバイスは、Ｐ型ドリフト領域８３２と、Ｎ型ボディ領域８３４と、Ｐ型ドレイン領域８３６と、Ｐ型ソース領域８３８と、ゲート電極８４２（および対応するゲート絶縁膜、参照番号なし）とを含む。ドリフト領域８３２は、アクティブ領域８３０の中央部分に形成され、基板上面８１２から、ＮＢＬ８２０の深さよりも浅い深さにまで基板８１０内において延びる。ドレイン領域８３６はドリフト領域８３２内に形成され、ドリフト領域８３２よりも高濃度にドープされる。ドレイン領域８３６は、基板上面８１２から、ドリフト領域８３２の深さよりも有意に浅い深さにまで基板８１０内に延びる。導電性相互接続によってドレイン領域８３６はドレイン端子８６６に電気的に結合される。
ボディ領域８３４はドリフト領域８３２とシンカ領域８２２との間に形成され、基板上面８１２から基板８１０内へＮＢＬ８２０の深さよりも浅く、ドリフト領域８３２の深さよりも深い深さにまで延びてもよい（しかしながら、ボディ領域８３４はドリフト領域８３２の深さよりも浅いか、または実質的に等しい深さにまで延びてもよい）。一実施形態では、ボディ領域８３４はドリフト領域８３２に当接する。加えて、ボディ領域８３４は、図８に示されるように一実施形態ではシンカ領域８２２と融合される。したがって、分離構造体（またはより具体的にはシンカ領域８２２）は、ボディタイであるとみなされてもよい。代替の実施形態では、ボディ領域８３４は、ドリフト領域８３２および／もしくはシンカ領域８２２から横方向に分離されてもよく、またはボディ領域８３４は、ドリフト領域８３２および／もしくはシンカ領域８２２と重なってもよい（ドリフト領域８３２および／またはシンカ領域８２２のチャネルのドーパント特性とは異なるドーパント特性を有する領域が作成される）。ソース領域８３８はボディ領域８３４内に形成され、基板上面８１２から基板８１０内へボディ領域８３４の深さよりも有意に浅い深さにまで延びる。ソース領域８３８はドリフト領域８３２よりも高濃度にドープされる。概してドレイン領域８３６とソース領域８３８との間で、基板上面８１２において、ゲート酸化膜の上にゲート電極８４２が形成される。導電性相互接続は、ゲート電極８４２をゲート端子８６４に電気的に結合する。
一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ８００は、図８に示されるようにさまざまなＳＴＩ領域８５０、８５２をさらに含んでもよい。たとえば、基板上面８１２において、ＳＴＩ８５０はドリフト領域８３２においてドレイン領域８３６に当接し、ＳＴＩ８５２はソース領域８３８と分離構造体（またはより具体的にはシンカ領域８２２）との間に位置付けられる。代替の実施形態では、ＳＴＩ構造体８５０および／または８５２のいずれかまたは両方が除外されてもよい。たとえば、ＳＴＩ８５２が除外されてもよく、ソース領域８３８とシンカ領域８２２とがともに短絡されてもよい。加えて、ＳＴＩ８５０が除外されてもよく、それによってＰＬＤＭＯＳＦＥＴ８００が図８に示される「電界ドリフトデバイス」ではなく「アクティブドリフトデバイス」となる。ＳＴＩ８５０を含むことによってゲート−ドレイン電位を高くすることができ、一方でゲート酸化膜が破壊される危険性が低減される。また他の代替の実施形態では、ＳＴＩ構造体のうちのいくつかまたはすべてが、シリサイド遮断層に置き換えられてもよい。
一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ８００は、ソース領域８３８とシンカ領域８２２内に延びるＮ型領域８２４との間に接続される抵抗回路（たとえば、図１の抵抗回路１６２）をさらに含み、Ｎ型領域８２４はシンカ領域８２２にオーミックコンタクトを提供するようにシンカ領域８２２よりも高濃度にドープされる。たとえば、抵抗回路は、１つまたは複数の抵抗器８４６を有する抵抗ネットワークを含んでもよい。１つのみの抵抗器８４６が図８に示されるが、抵抗ネットワークは複数の抵抗器を含んでもよいことが理解されるであろう。抵抗ネットワークの抵抗器（複数の場合もあり）８４６は多結晶シリコンから形成されてよく、基板の上面の１つまたは複数の分離された領域に（たとえば、ＳＴＩ８５２に）位置してもよい。代替的には、抵抗器８４６のうちの１つまたは複数は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。一実施形態に応じて、導電性相互接続によって、ソース領域８３８、抵抗ネットワークの第１の端子（たとえば、抵抗器８４６の第１の端子）およびソース端子８６２は電気的に結合される。別の導電性相互接続によって、抵抗ネットワークの第２の端子（たとえば、抵抗器８４６の第２の端子）は分離構造体（たとえば、Ｎ型領域８２４）に電気的に結合される。一実施形態では、抵抗ネットワークは約１０〜約５００オームの範囲の抵抗器を有するが、より小さいまたはより大きい抵抗器が使用されてもよい。
上述されるように、代替の実施形態に応じて、ボディ領域８３４はシンカ領域８２２から横方向に分離されてもよく、それによって、ボディ領域８３４とシンカ領域８２２との間にＰ型間隙が存在する。加えて、領域間の分離を保証するようにＳＴＩ構造体またはシリサイド遮断層が基板表面に含まれてもよい。Ｐ型間隙は、Ｐ型基板における、分離構造体の部分８１６（ボディ領域８３４とシンカ領域８２２との間の基板上面８１２まで延在する）からまたは基板上面８１２から延びるとともにボディ領域８３４とシンカ領域８２２との間に位置するＰ型ウェル領域から形成されてもよい。このような実施形態では、ＰＬＤＭＯＳＦＥＴ８００は、ボディ領域８３４に形成されるＮ型ボディコンタクト領域（図示なし）をさらに含んでもよい（たとえば、ソース領域８３８とシンカ領域８２２との間に存在し、当該ボディコンタクト領域はＳＴＩ構造体またはシリサイド遮断層によってソース領域８３８から分離されてもよい）。ボディコンタクト領域およびソース領域８３８は導電性相互接続を通じて電気的に結合（短絡）されてもよく、ダイオード回路は分離構造体（たとえば、シンカ領域８２２）と短絡されたソースおよびボディ領域との間に電気的に結合されてもよい。通常動作中、ボディ領域８３４、ソース領域８３８および分離構造体はすべて高い電位にあり、分離構造体およびボディ領域８３４は、いずれが先に起きるかにかかわらず、それらの間のＰ型間隙の横方向空乏層（たとえば、それらの間の降伏が起きる前に完全に使い尽くされてもよい）を通じて、またはＰ型基板における、ボディ領域８３４とＮＢＬ８２０との間の部分８１６の縦方向空乏層を通じて実効的に短絡されることができる。
図９は、一実施形態に応じた、図８のＰＬＤＭＯＳＦＥＴ８００の簡略化された回路図９００である。図８も参照すると、端子９６２（たとえば、端子８６２）はソース領域（たとえば、ソース領域８３８）に結合され、端子９６４（たとえば、端子８６４）はゲート電極（たとえば、ゲート電極８４２）に結合され、端子９６６（たとえば、端子８６６）はドレイン領域（たとえば、ドレイン領域８３６）に結合される。
一実施形態に応じて、かつ上述される、ＰＬＤＭＯＳＦＥＴはまた、ソース領域（たとえば、ソース領域８３８）とデバイスの分離構造体との間で電気的に結合される抵抗ネットワーク９４６も含む。図９において（および、図面に示される他の回路表現において）抵抗ネットワーク９４６を図示するように単一の抵抗器が使用されているが、これは簡便にするためのものに過ぎず、抵抗ネットワークは既に説明されたように複数の抵抗器を含んでもよいことが理解されるであろう。一実施形態では、抵抗ネットワーク９４６の第１の端子はソース領域に結合され、抵抗ネットワーク９４６の第２の端子は分離構造体（たとえば、シンカ領域８２２とＮＢＬ８２０との組み合わせ）に結合される。ノード９２０において、ダイオード９１４は、分離構造体と、該分離構造体の外側の基板の残りの部分との間の接合部によって形成されるダイオードを表す。
ソース電位が上昇される通常動作の間、分離構造体の電位は、ボディ領域を通じて流れる電流の量に応じて決まる抵抗ネットワーク９４６にわたる電圧降下によってソース領域の電位に密接に応じる。他方、ソース電位が負電圧に遷移すると、分離構造体の電位は抵抗ネットワーク９４６にわたる電圧降下によって維持される。ソース電位が負になるときに分離構造体の電位を維持することによって、そうでなければソースおよび分離構造体が単に短絡された場合に発生し得る基板へのキャリア注入が低減されてもよく、したがって、隣接回路ブロックの破壊が回避される。
別の実施形態に応じて、抵抗回路（たとえば、図１の抵抗回路１６２）は、ショットキーダイオードと直列の抵抗ネットワークを含んでもよい。たとえば、図１０は、代替の実施形態に応じた、ショットキーダイオード１０１０と直列の抵抗ネットワーク１０４６を含む抵抗回路を有する図８のＰＬＤＭＯＳＦＥＴ８００の簡略化された回路図１０００である。図８の実施形態と同様に、端子１０６２（たとえば、端子８６２）はソース領域（たとえば、ソース領域８３８）に結合され、端子１０６４（たとえば、端子８６４）はゲート電極（たとえば、ゲート電極８４２）に結合され、端子１０６６（たとえば、端子８６６）はドレイン領域（たとえば、ドレイン領域８３６）に結合される。
ショットキーダイオード１０１０および抵抗ネットワーク１０４６は、ソース領域（たとえば、ソース領域８３８）とデバイスの分離構造体との間に電気的に直列に結合される。ショットキーダイオード１０１０は、たとえば、分離構造体と（たとえば、シンカ領域８２２と）接しているショットキーコンタクト（図示なし）によって形成されてもよい。より詳細には、一実施形態に応じて、ショットキーダイオードは、ショットキーコンタクト（たとえば、基板上面においてシリサイド形成される）とシンカ領域８２２の上面との間の金属−半導体接合から形成されてもよい。代替の実施形態では、ショットキーコンタクトは側壁または基板上面８１２と同一の平面上に存在しない他の表面において形成されてもよい。
動作中、ソース電位が負電圧に遷移するとき、分離構造体の電位はショットキーダイオード１０１０の逆方向降伏電圧と直列の抵抗ネットワーク１０４６にわたる電圧降下によって維持される。ショットキーダイオード１０１０と抵抗ネットワーク１０４６との組み合わせは、ショットキーダイオード１０１０の構築において高い柔軟性をもたらしてもよい。加えて、ＰＬＤＭＯＳＦＥＴの完全性の維持において全体的に最適な結果を達成するために抵抗ネットワーク１０４６の値を選択する際に、基板注入を低減しながらＥＳＤのロバスト性が達成されてもよい。より具体的には、たとえば、ショットキーダイオード１０１０の降伏が起きる状況において（たとえば、ＥＳＤストレス中に）、ショットキーダイオード１０１０を通じて流れる電流は、抵抗ネットワーク１０４６によって該抵抗ネットワーク１０４６の容量の範囲に制限され、したがって、ＥＳＤ事象がショットキーダイオード１０１０に損傷を与え得る可能性が低減される。
また別の実施形態に応じて、抵抗回路（たとえば、図１の抵抗回路１６２）は、ショットキーダイオードと並列の抵抗ネットワークを含んでもよい。たとえば、図１１は、代替の実施形態に応じた、ショットキーダイオード１１１０と並列の抵抗ネットワーク１１４６を含む抵抗回路を有する図８のＰＬＤＭＯＳＦＥＴ８００の簡略化された回路図１１００である。図８の実施形態と同様に、端子１１６２（たとえば、端子８６２）はソース領域（たとえば、ソース領域８３８）に結合され、端子１１６４（たとえば、端子８６４）はゲート電極（たとえば、ゲート電極８４２）に結合され、端子１１６６（たとえば、端子８６６）はドレイン領域（たとえば、ドレイン領域８３６）に結合される。
ショットキーダイオード１１１０（たとえば、ショットキーコンタクト（図示なし）とシンカ領域８２２との間の接合部）および抵抗ネットワーク１１４６は、ソース領域（たとえば、ソース領域８３８）とデバイスの分離構造体との間に電気的に並列に結合される。動作中、ソース電位が負電圧に遷移するとき、分離構造体の電位はショットキーダイオード１１１０の逆方向降伏電圧と並列の抵抗ネットワーク１１４６にわたる電圧降下によって維持される。図１０に関連して説明される抵抗回路のように、ショットキーダイオード１１１０と抵抗ネットワーク１１４６との組み合わせは、ショットキーダイオード１１１０の構築においてより高い柔軟性をもたらしてもよい。加えて、抵抗ネットワーク１１４６は、特定の状況において、分離構造体の電位をＰＬＤＭＯＳＦＥＴのドレインにより近い電位に維持するように機能してもよい。たとえば、ソース電位が降下しているとき（まだ正であるが）、分離構造体の電位は、ショットキーダイオード１１１０の容量のみによって引き下げられ、これは十分である場合もあり、または十分でない場合もある。このような場合、抵抗ネットワーク１１４６は、分離構造体の電位をソース電位に向けて放電するのに役立ち得る。ソース電位が負に遷移すると所定の少数キャリアの注入が加えられてもよいが、抵抗ネットワーク１１４６はキャリア注入の量を制限し得る。
図１０および図１１に関連して説明される実施形態において、抵抗回路（たとえば、図１の抵抗回路１６２）は、ショットキーダイオードと直列に（図１０）または並列に（図１１）結合される抵抗ネットワーク（たとえば、抵抗ネットワーク１０４６、１１４６）を含む。別の代替の実施形態では、抵抗回路は、直列結合抵抗ネットワーク構成および並列結合抵抗ネットワーク構成の両方によってもたらされ得る利点を実現するように、ショットキーダイオードと、該ショットキーダイオードと直列に結合される第１の抵抗ネットワークおよび並列に結合される第２の抵抗ネットワークの両方とを含んでもよい。
図１０および図１１に関連して説明される実施形態において、ＰＬＤＭＯＳＦＥＴの一実施形態（たとえば、図１のＰＬＤＭＯＳＦＥＴ１１６）のソース領域および分離構造体を結合する抵抗回路（たとえば、図１の抵抗回路１６２）は、ショットキーダイオードを含む。別の実施形態に応じて、抵抗回路（たとえば、図１の抵抗回路１６２）は、抵抗ネットワークおよびソース領域（たとえば、図８のソース領域８３８）と分離構造体との間に接続されるＰＮ接合ダイオード（図示なし）を含む。たとえば、再び図８を参照すると、Ｎ型領域８２４を含む代わりに、ＰＬＤＭＯＳＦＥＴ８００は、シンカ領域８２２において延びるＰ型領域（図示なし）を含んでもよく、Ｐ型領域はＰ型ドリフト領域８３２よりも高濃度にドープされる。Ｐ型領域とシンカ領域８２２との間のＰＮ接合は、抵抗回路において相互接続され得るＰＮ接合ダイオードを形成する。ＰＮ接合ダイオードは、用途に応じた所望の降伏電圧（たとえば、通常の負の動作電圧の最小値よりも大きい、小さいまたは等しい降伏電圧）を提供するように設計されることができる。たとえば、一実施形態では、ＰＮ接合ダイオードは、約−０．３ボルト〜約−１４．０ボルトの範囲の逆方向降伏電圧を提供するように設計されてもよいが、より小さいまたはより大きい降伏電圧が達成されてもよい。
また別の実施形態に応じて、抵抗回路（たとえば、図１の抵抗回路１６２）は、抵抗ネットワークおよびソース領域（たとえば、図８のソース領域８３８）と分離構造体との間に接続される多結晶シリコンダイオード（図示なし）を含んでもよい。たとえば、多結晶シリコンダイオードは、多結晶シリコンダイオードの降伏電圧を定義する中性スペーサ領域によって分離されるＰ型領域およびＮ型領域から形成されてもよい。多結晶シリコンダイオードは、基板の上面の分離された領域において（たとえば、ＳＴＩ８５２において）形成されてもよい。代替的には、多結晶シリコンダイオードは他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。一実施形態では、多結晶シリコンダイオードは、通常の負の動作電圧の最小値よりも低い、高いまたは等しい、用途に応じた所望の逆方向降伏電圧を提供するように設計されてもよい（たとえば、約−０．３ボルト〜約−１４．０ボルトであるが、より小さいまたはより大きい降伏電圧が達成されてもよい）。
図１２は、代替の実施形態に応じた、ＰＮ接合ダイオード１２１０（たとえば、Ｐ型領域とシンカ領域８２２との間のＰＮ接合から形成されるＰＮ接合ダイオードまたは多結晶シリコンダイオード）と直列の抵抗ネットワーク１２４６を含む抵抗回路を有する図８のＰＬＤＭＯＳＦＥＴ８００の簡略化された回路図１２００である。図８の実施形態と同様に、端子１２６２（たとえば、端子８６２）はソース領域（たとえば、ソース領域８３８）に結合され、端子１２６４（たとえば、端子８６４）はゲート電極（たとえば、ゲート電極８４２）に結合され、端子１２６６（たとえば、端子８６６）はドレイン領域（たとえば、ドレイン領域８３６）に結合される。
抵抗ネットワーク１２４６およびＰＮ接合ダイオード１２１０は、ソース領域（たとえば、ソース領域８３８）とデバイスの分離構造体との間に電気的に直列に結合される。動作中、ソース電位が負電圧に遷移するとき、分離構造体の電位はＰＮ接合ダイオード１２１０の逆方向降伏電圧と直列の抵抗ネットワーク１２４６にわたる電圧降下によって維持される。図１０に関連して既に説明された実施形態のように、ＰＮ接合ダイオード１２１０と抵抗ネットワーク１２４６との組み合わせが、特定の有利な効果を提供してもよい。
また別の実施形態に応じて、抵抗回路（たとえば、図１の抵抗回路１６２）は、ＰＮ接合ダイオードと並列の抵抗ネットワークを含んでもよい。たとえば、図１３は、代替の実施形態に応じた、ＰＮ接合ダイオード１３１０と並列の抵抗ネットワーク１３４６を含む抵抗回路を有する図８のＰＬＤＭＯＳＦＥＴ８００の簡略化された回路図１３００である。図８の実施形態と同様に、端子１３６２（たとえば、端子８６２）はソース領域（たとえば、ソース領域８３８）に結合され、端子１３６４（たとえば、端子８６４）はゲート電極（たとえば、ゲート電極８４２）に結合され、端子１３６６（たとえば、端子８６６）はドレイン領域（たとえば、ドレイン領域８３６）に結合される。
抵抗ネットワーク１３４６およびＰＮ接合ダイオード１３１０は、ソース領域（たとえば、ソース領域８３６）とデバイスの分離構造体との間に電気的に並列に結合される。動作中、ソース電位が負電圧に遷移するとき、分離構造体の電位はＰＮ接合ダイオード１３１０の逆方向降伏電圧と並列の抵抗ネットワーク１３４６にわたる電圧降下によって維持される。図１２に関連して既に説明された抵抗回路のように、ＰＮ接合ダイオード１３１０と抵抗ネットワーク１３４６との組み合わせが、特定の有利な効果を提供してもよい。
図１２および図１３に関連して説明された実施形態において、抵抗回路（たとえば、図１の抵抗回路１６２）は、ＰＮ接合ダイオード（たとえば、ＰＮ接合ダイオード１２１０、１３１０）と、ＰＮ接合ダイオードと直列に結合される抵抗ネットワーク（抵抗ネットワーク１２４６）またはＰＮ接合ダイオードと並列に結合される抵抗ネットワーク（抵抗ネットワーク１３４６）のいずれかとを含む。別の代替の実施形態では、抵抗回路は、直列結合抵抗ネットワーク構成および並列結合抵抗ネットワーク構成の両方によってもたらされ得る利点を実現するように、ＰＮ接合ダイオードと、ＰＮ接合ダイオードと直列に結合される第１の抵抗ネットワークおよび並列に結合される第２の抵抗ネットワークの両方とを含んでもよい。
図１０〜図１３に関連して説明された実施形態において、ＰＬＤＭＯＳＦＥＴの一実施形態（たとえば、図１のＰＬＤＭＯＳＦＥＴ１１６）のソース領域および分離構造体を結合する抵抗回路（たとえば、図１の抵抗回路１６２）は、ショットキーダイオードまたはＰＮ接合ダイオードのいずれかを含む。他の実施形態によれば、ＰＬＤＭＯＳＦＥＴの一実施形態のソース領域および分離構造体を結合する抵抗回路は、代わりに、１つまたは複数のショットキーダイオードと１つまたは複数のＰＮ接合ダイオードとの組み合わせを含んでもよい。たとえば、ＰＬＤＭＯＳＦＥＴの一実施形態は、ソース領域と分離構造体との間に並列に接続されるショットキーダイオードと１つまたは複数のＰＮ接合ダイオードとの組み合わせを含んでもよい。より詳細には、抵抗回路は、各々がシンカ領域において延びるとともにシンカ領域を部分的に横断する１つまたは複数のＰ型領域とともに、ショットキーコンタクトと分離構造体（たとえば、シンカ領域８２２）との間の金属−半導体接合から形成されるショットキーダイオードを含んでもよい。ショットキーコンタクトは抵抗ネットワークに接続され（すなわち、ショットキーダイオードのアノードが抵抗ネットワークに接続され）、Ｐ型領域（複数の場合もあり）とシンカ領域との間のＰＮ接合（複数の場合もあり）が、抵抗回路のＰＮ接合ダイオード（複数の場合もあり）を形成する。一実施形態に応じて、ショットキーダイオードと並べてＰＮダイオード（複数の場合もあり）を置くことによって、ＰＮ接合（複数の場合もあり）がショットキーダイオードの下のシリコンを使い尽くし、したがって、ショットキーダイオードにおける逆方向バイアスの漏れが低減される。ショットキーダイオードおよびＰＮ接合ダイオード（複数の場合もあり）は、用途に応じた所望の降伏電圧（たとえば、通常の負の動作電圧の最小値よりも大きい、小さいまたは等しい降伏電圧）を提供するように設計されることができる。たとえば、一実施形態では、ショットキーダイオードおよびＰＮ接合ダイオード（複数の場合もあり）は各々、約−０．３ボルト〜約−１４．０ボルトの範囲の逆方向降伏電圧を提供するように設計されてもよいが、より小さいまたはより大きい降伏電圧が達成されてもよい。
図１４は、さまざまな実施形態に応じた、たとえば、図２および図８に示されるデバイスを形成するとともに、これらのデバイスをＳＯＣおよび誘導性負荷（たとえば、図１の誘導性負荷１３２）を有するシステム（たとえば、図１のシステム１００）に組み込むための方法を示す簡略化されたフローチャートである。ＳＯＣの製造に際し、標準的な半導体処理技法が採用されてもよく、簡潔にするために、それらの技法は本明細書において詳細に説明されない。
方法は、ブロック１４０２において、第１の導電型（たとえば、Ｐ型基板２１０、８１０）を有する基板（たとえば、ＳＯＣ基板）を提供することによって開始する。基板は、たとえば、ベース基板と、当該ベース基板に成長されるエピタキシャル層とを含んでもよい。その後、（たとえば、ドライバ回路に関連付けられる）アクティブデバイスが形成されてもよい（ブロック１４０４、１４０６、１４０８）。たとえば、ブロック１４０４において、分離構造体が基板に形成されてもよい。既に詳細に説明されたように、分離構造体は、第２の導電型の埋め込み層（たとえば、ＮＢＬ２２０、８２０）と、基板上面から埋め込み層まで延びる第２の導電型のシンカ領域（たとえば、シンカ領域２２２、８２２）とを含んでもよい。埋め込み層とシンカ領域との組み合わせから形成される分離構造体は、デバイスのアクティブ領域（たとえば、アクティブ領域２３０、８３０）を実質的に取り囲んでもよい。ブロック１４０６において、アクティブデバイスがアクティブ領域に形成されてもよい。アクティブ領域に形成されるアクティブデバイスは、既に説明されたように、たとえば、とりわけ、ドリフト領域と、ボディ領域と、ゲートと、デバイスのチャネル領域の対向する両端に隣接する電流搬送領域（たとえば、ドレイン領域およびソース領域）とを含んでもよい。
ブロック１４０８において、抵抗回路（たとえば、図１の抵抗回路１６２）が、デバイスの電流搬送領域のうちの１つと分離構造体（またはより具体的にはシンカ領域２２２、８２２などのシンカ領域）との間に形成および相互接続されてもよい。たとえば、ＮＬＤＭＯＳＦＥＴ（たとえば、図２のＮＬＤＭＯＳＦＥＴ２００）を製造する場合、抵抗回路はデバイスのドレイン領域と分離構造体との間に相互接続されてもよい。逆に、ＰＬＤＭＯＳＦＥＴ（たとえば、図８のＰＬＤＭＯＳＦＥＴ８００）を製造する場合、抵抗回路はデバイスのソース領域と分離構造体との間に形成されてもよい。上記において詳細に説明されるように、抵抗回路の実施形態は、１つまたは複数抵抗ネットワーク、ショットキーダイオードおよび／またはＰＮ接合ダイオードを含んでもよい。
ブロック１４０４、１４０６および１４０８と並行して実行されてもよいブロック１４１０において、「他のデバイス」が基板においておよび基板上に形成されてもよく、これは、ドライバ回路（たとえば、図１のドライバ回路１１０）に関連付けられる追加のデバイスおよびシステムオンチップ（ＳＯＣ）に関連付けられる追加のデバイス（たとえば、処理構成要素、メモリアレイおよび他の回路）を形成することを含む。ドライバ回路および他のＳＯＣ構成要素はブロック１４１２において相互接続されてもよく、ＳＯＣ基板はパッケージされてもよく、したがってＳＯＣの作製が完了する。ブロック１４１４において、ＳＯＣは、パッケージされているか否かにかかわらず、誘導性負荷（たとえば、図１の誘導負荷１３２）を含むシステムなどのより大きなシステムに組み込まれてもよく、方法は終了してもよい。
既に説明されたように、ブロック１４０４、１４０６および１４０８において形成されるデバイスは、さまざまな動作条件においてＳＯＣへの電流注入を低減するように構成される。より詳細には、ドライバ回路の少なくとも１つのアクティブデバイスの電流搬送領域（たとえば、ドレイン領域またはソース領域）と分離構造体との間に抵抗回路が結合される結果として、このような抵抗回路が存在しない他のシステム（たとえば、ソース領域および分離構造体が単にともに短絡されるシステムにおける）と比較して、注入電流が低減されてもよい。したがって、さまざまな実施形態は、著しく有利な結果をもたらしてもよい。
前述される詳細な説明において、少なくとも１つの例示的な実施形態を提示してきたが、特にデバイスタイプ、材料およびドーピングの選択に関して、膨大な数の変形形態が存在することが理解されるべきである。１つまたは複数の例示的な実施形態は例に過ぎず、実施形態の範囲、適用性または構成を限定することは決して意図されていないことが理解されるべきである。そうではなく、前述の詳細な説明は、説明された１つまたは複数の例示的な実施形態を実行するための有意義な指針を当業者に提供するものである。添付の特許請求の範囲に記載される本発明の主題の範囲およびその適法な均等物から逸脱することなく、要素の機能および構成におけるさまざまな変更を行うことができることが理解されるべきである。

Claims (30)

  1. 半導体デバイスであって、
    第１の導電型および基板上面を有する半導体基板と、
    前記基板上面の下の埋め込み層であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層と、
    前記基板上面と前記埋め込み層との間のシンカ領域であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、シンカ領域と、
    前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、該アクティブデバイスはソース領域およびドレイン領域から選択される電流搬送領域を備える、前記アクティブデバイスと、
    前記分離構造体と前記電流搬送領域との間に接続される抵抗回路とを備える、半導体デバイス。
  2. 前記抵抗回路は、多結晶シリコン抵抗器を含む、請求項１に記載の半導体デバイス。
  3. 前記抵抗回路は、
    第１の抵抗ネットワークと、
    前記第１の抵抗ネットワークに結合されるショットキーダイオードであって、該ショットキーダイオードは分離領域に結合されるショットキーコンタクトから形成される、前記ショットキーダイオードとを含む、請求項１に記載の半導体デバイス。
  4. 前記ショットキーダイオードは前記第１の抵抗ネットワークに直列に結合される、請求項３に記載の半導体デバイス。
  5. 前記ショットキーダイオードは前記第１の抵抗ネットワークに並列に結合される、請求項３に記載の半導体デバイス。
  6. 前記抵抗回路は、前記ショットキーダイオードに直列に結合される第２の抵抗ネットワークをさらに含む、請求項５に記載の半導体デバイス。
  7. 前記抵抗回路は、前記ショットキーダイオードに並列に結合されるＰＮ接合ダイオードをさらに含む、請求項３に記載の半導体デバイス。
  8. 前記抵抗回路は、
    第１の抵抗ネットワークと、
    前記第１の抵抗ネットワークに結合されるＰＮ接合ダイオードとを含む、請求項１に記載の半導体デバイス。
  9. 前記ＰＮ接合ダイオードは前記第１の抵抗ネットワークに直列に結合される、請求項８に記載の半導体デバイス。
  10. 前記ＰＮ接合ダイオードは前記第１の抵抗ネットワークに並列に結合される、請求項８に記載の半導体デバイス。
  11. 前記抵抗回路は、
    前記ＰＮ接合ダイオードに直列に結合される第２の抵抗ネットワークをさらに含む、請求項１０に記載の半導体デバイス。
  12. 前記シンカ領域に延びる前記第１の導電型のさらなる領域をさらに備え、前記ＰＮ接合ダイオードは、前記さらなる領域と前記シンカ領域との間に形成される、請求項８に記載の半導体デバイス。
  13. 前記ＰＮ接合ダイオードは多結晶シリコンダイオードを含む、請求項８に記載の半導体デバイス。
  14. 前記電流搬送領域は前記アクティブデバイスのドレイン領域であり、該ドレイン領域は前記第２の導電型である、請求項１に記載の半導体デバイス。
  15. 前記アクティブデバイスは、
    アクティブ領域の中央部分における前記第２の導電型のドリフト領域であって、前記基板上面から前記半導体基板内へ延びる、前記ドリフト領域と、
    前記基板上面から前記ドリフト領域内へ延びる前記ドレイン領域と、
    前記ドリフト領域と前記分離構造体との間において前記基板上面から前記半導体基板内へ延びる前記第１の導電型のボディ領域と、
    前記基板上面から前記ボディ領域内へ延びる前記第２の導電型のソース領域と、
    前記ボディ領域における前記第１の導電型のボディコンタクト領域であって、前記ソース領域と前記分離構造体との間において前記基板上面から前記半導体基板内へ延びる前記ボディコンタクト領域とを備える、請求項１４に記載の半導体デバイス。
  16. 前記電流搬送領域は前記アクティブデバイスのソース領域であり、該ソース領域は前記第１の導電型である、請求項１に記載の半導体デバイス。
  17. 前記アクティブデバイスは、
    前記アクティブ領域の中央部分における前記第１の導電型のドリフト領域であって、前記基板上面から前記半導体基板内へ延びる、前記ドリフト領域と、
    前記基板上面から前記ドリフト領域内へ延びる前記第１の導電型のドレイン領域と、
    前記ドリフト領域と前記分離構造体との間において前記基板上面から前記半導体基板内へ延びる前記第２の導電型のボディ領域と、
    前記基板上面から前記ボディ領域内へ延びる前記ソース領域とを備える、請求項１６に記載の半導体デバイス。
  18. ドライバ回路であって、
    第１の導電型および基板上面を有する半導体基板に形成される第１の横方向拡散金属酸化膜半導体電界効果トランジスタ（ＬＤＭＯＳＦＥＴ）であって、該第１のＬＤＭＯＳＦＥＴは、
    前記基板上面の下の埋め込み層であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層と、
    前記基板上面と前記埋め込み層との間のシンカ領域であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、シンカ領域と、
    前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、該アクティブデバイスは電流搬送領域を備える、アクティブデバイスと、
    前記分離構造体と前記電流搬送領域との間に接続される抵抗回路とを備える、ドライバ回路。
  19. 前記抵抗回路は、多結晶シリコン抵抗器を含む、請求項１８に記載のドライバ回路。
  20. 前記抵抗回路は、
    第１の抵抗ネットワークと、
    前記第１の抵抗ネットワークに結合されるショットキーダイオードであって、該ショットキーダイオードは前記分離領域に結合されるショットキーコンタクトから形成される、前記ショットキーダイオードとを含む、請求項１８に記載のドライバ回路。
  21. 前記ショットキーダイオードは前記第１の抵抗ネットワークに並列に結合され、前記抵抗回路は、前記ショットキーダイオードに直列に結合される第２の抵抗ネットワークをさらに含む、請求項２０に記載のドライバ回路。
  22. 前記抵抗回路は、
    第１の抵抗ネットワークと、
    抵抗ネットワークに結合されるＰＮ接合ダイオードとを含む、請求項１８に記載のドライバ回路。
  23. 前記シンカ領域に延びる前記第１の導電型のさらなる領域をさらに備え、前記ＰＮ接合ダイオードは、前記さらなる領域と前記シンカ領域との間に形成される、請求項２２に記載のドライバ回路。
  24. 前記ＰＮ接合ダイオードは多結晶シリコンダイオードを含む、請求項２２に記載のドライバ回路。
  25. 前記ＰＮ接合ダイオードは前記第１の抵抗ネットワークに並列に結合され、前記抵抗回路は、前記ＰＮ接合ダイオードに直列に結合される第２の抵抗ネットワークをさらに含む、請求項２２に記載のドライバ回路。
  26. 半導体デバイスを形成するための方法であって、
    第１の導電型を有する半導体基板の基板上面の下に埋め込み層を形成する埋め込み層形成工程であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層形成工程と、
    前記基板上面と前記埋め込み層との間にシンカ領域を形成するシンカ領域形成工程であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、前記シンカ領域形成工程と、
    前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスを形成するアクティブ領域形成工程であって、該アクティブデバイスは電流搬送領域を備える、前記アクティブ領域形成工程と、
    前記分離構造体と前記電流搬送領域との間に接続される抵抗回路を形成する抵抗回路形成工程とを含む、方法。
  27. 前記抵抗回路形成工程は、
    前記抵抗回路の一部として多結晶シリコン抵抗を形成するとともに相互接続する工程を含む、請求項２６に記載の方法。
  28. 前記抵抗回路は抵抗ネットワークおよびショットキーダイオードを含み、前記抵抗回路形成工程は、
    前記抵抗ネットワークを形成する工程と、
    前記ショットキーダイオードを形成するショットキーダイオード形成工程であって、該ショットキーダイオードは分離領域に結合されるショットキーコンタクトを含む、前記ショットキーダイオード形成工程と、
    前記抵抗ネットワークを前記ショットキーコンタクトに結合する工程とを含む、請求項２６に記載の方法。
  29. 前記抵抗回路は抵抗ネットワークおよびＰＮ接合ダイオードを含み、前記抵抗回路形成工程は、
    前記抵抗ネットワークを形成する工程と、
    前記シンカ領域に延びる前記第１の導電型のさらなる領域を形成する工程であって、前記ＰＮ接合ダイオードは前記さらなる領域と前記シンカ領域との間に形成される、前記工程と、
    前記抵抗ネットワークを前記さらなる領域に結合する工程とを含む、請求項２６に記載の方法。
  30. 前記抵抗回路は抵抗ネットワークおよびＰＮ接合ダイオードを含み、前記抵抗回路形成工程は、
    前記抵抗ネットワークを形成する工程と、
    前記ＰＮ接合ダイオードを多結晶シリコンダイオードとして形成する工程と、
    前記抵抗ネットワークを前記多結晶シリコンダイオードに結合する工程とを含む、請求項２６に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021082630A (ja) * 2019-11-14 2021-05-27 三菱電機株式会社 半導体装置

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9111767B2 (en) 2012-06-29 2015-08-18 Freescale Semiconductor, Inc. Semiconductor device and driver circuit with source and isolation structure interconnected through a diode circuit, and method of manufacture thereof
US9142554B2 (en) 2012-06-29 2015-09-22 Freescale Semiconductor, Inc. Semiconductor device and driver circuit with an active device and isolation structure interconnected through a diode circuit, and method of manufacture thereof
US20140001546A1 (en) 2012-06-29 2014-01-02 Hubert M. Bode Semiconductor device and driver circuit with a current carrying region and isolation structure interconnected through a resistor circuit, and method of manufacture thereof
US9129990B2 (en) 2012-06-29 2015-09-08 Freescale Semiconductor, Inc. Semiconductor device and driver circuit with drain and isolation structure interconnected through a diode circuit, and method of manufacture thereof
US9040367B2 (en) * 2012-08-21 2015-05-26 Globalfoundries Singapore Pte. Ltd. Latch-up immunity nLDMOS
US8772870B2 (en) * 2012-10-31 2014-07-08 Freescale Semiconductor, Inc. LDMOS device with minority carrier shunt region
JP6222825B2 (ja) * 2012-11-07 2017-11-01 エヌエックスピー ユーエスエイ インコーポレイテッドＮＸＰ ＵＳＡ，Ｉｎｃ． ダイオード回路を通じて相互接続される能動素子および分離構造を有する半導体デバイスおよびドライバ回路、ならびにその製造方法
US9059278B2 (en) * 2013-08-06 2015-06-16 International Business Machines Corporation High voltage lateral double-diffused metal oxide semiconductor field effect transistor (LDMOSFET) having a deep fully depleted drain drift region
WO2015029456A1 (ja) 2013-09-02 2015-03-05 富士電機株式会社 半導体装置
US9136375B2 (en) * 2013-11-21 2015-09-15 United Microelectronics Corp. Semiconductor structure
US10937905B2 (en) * 2014-05-23 2021-03-02 Texas Instruments Incorporated Transistor having double isolation with one floating isolation
US9559097B2 (en) 2014-10-06 2017-01-31 Nxp Usa, Inc. Semiconductor device with non-isolated power transistor with integrated diode protection
DE102015111479B4 (de) 2015-07-15 2020-09-24 Infineon Technologies Austria Ag Halbleitervorrichtung mit einer klemmstruktur
US9614074B1 (en) * 2016-03-21 2017-04-04 Nxp Usa, Inc. Partial, self-biased isolation in semiconductor devices
CN106449634B (zh) * 2016-09-23 2019-06-14 矽力杰半导体技术(杭州)有限公司 瞬态电压抑制器及其制造方法
US10177252B2 (en) 2016-11-10 2019-01-08 Nxp Usa, Inc. Semiconductor device isolation with RESURF layer arrangement
US9998109B1 (en) * 2017-05-15 2018-06-12 Cree, Inc. Power module with improved reliability
CN109216431B (zh) * 2017-07-03 2020-04-21 无锡华润上华科技有限公司 完全隔离型的横向扩散金属氧化物半导体结构及制造方法
US10037988B1 (en) * 2017-08-24 2018-07-31 Globalfoundries Singapore Pte. Ltd. High voltage PNP using isolation for ESD and method for producing the same
US10276657B2 (en) * 2017-09-13 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure for active devices
CN108847423B (zh) 2018-05-30 2022-10-21 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
US11049967B2 (en) * 2018-11-02 2021-06-29 Texas Instruments Incorporated DMOS transistor having thick gate oxide and STI and method of fabricating
CN111193478A (zh) 2018-11-15 2020-05-22 台湾积体电路制造股份有限公司 放大电路
US11558019B2 (en) * 2018-11-15 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method and circuit to isolate body capacitance in semiconductor devices
US20200194581A1 (en) * 2018-12-18 2020-06-18 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same
US11127856B2 (en) 2019-04-09 2021-09-21 Nxp Usa, Inc. LDMOS with diode coupled isolation ring
CN111668186A (zh) 2020-06-08 2020-09-15 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
CN111697057B (zh) * 2020-06-09 2022-07-15 杰华特微电子股份有限公司 半导体结构及其制造方法
CN111883526B (zh) * 2020-06-23 2024-05-24 江苏帝奥微电子股份有限公司 一种高速开关通道esd的保护结构
US20230044360A1 (en) * 2021-08-04 2023-02-09 Halo Microelectronics International Latch-up Free High Voltage Device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030080381A1 (en) * 2001-10-31 2003-05-01 Vijay Parthasarathy Semiconductor component and method of operation
JP2003224244A (ja) * 2001-11-21 2003-08-08 Fuji Electric Co Ltd 半導体装置
JP2003338538A (ja) * 2002-05-22 2003-11-28 Fuji Electric Co Ltd 半導体集積回路装置
US20060261408A1 (en) * 2005-05-19 2006-11-23 Khemka Vishnu K Structure and method for RESURF LDMOSFET with a current diverter
JP2008288592A (ja) * 2007-05-17 2008-11-27 Sarnoff Corp 集積回路のためのｃｄｍｅｓｄ保護
US20090294849A1 (en) * 2008-05-30 2009-12-03 Freescale Semiconductor, Inc. Resurf semiconductor device charge balancing
US20110187475A1 (en) * 2010-02-01 2011-08-04 Samsung Electro-Mechanics Co., Ltd. Radio frequency switch circuit
US20130278301A1 (en) * 2012-04-23 2013-10-24 Active-Semi, Inc. Power Management Integrated Circuit for Driving Inductive Loads

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5156989A (en) 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US5257175A (en) 1992-05-08 1993-10-26 Texas Instruments Incorporated Analog control of inductive flyback voltages in a full bridge circuit
US6784489B1 (en) * 1997-03-28 2004-08-31 Stmicroelectronics, Inc. Method of operating a vertical DMOS transistor with schottky diode body structure
US5889310A (en) 1997-04-21 1999-03-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with high breakdown voltage island region
US5834826A (en) * 1997-05-08 1998-11-10 Stmicroelectronics, Inc. Protection against adverse parasitic effects in junction-isolated integrated circuits
TW417307B (en) 1998-09-23 2001-01-01 Koninkl Philips Electronics Nv Semiconductor device
US6727547B1 (en) 2002-10-08 2004-04-27 National Semiconductor Corporation Method and device for improving hot carrier reliability of an LDMOS transistor using drain ring over-drive bias
US7141860B2 (en) 2004-06-23 2006-11-28 Freescale Semiconductor, Inc. LDMOS transistor
US7187033B2 (en) 2004-07-14 2007-03-06 Texas Instruments Incorporated Drain-extended MOS transistors with diode clamp and methods for making the same
US7064407B1 (en) 2005-02-04 2006-06-20 Micrel, Inc. JFET controlled schottky barrier diode
US7282386B2 (en) 2005-04-29 2007-10-16 Freescale Semiconductor, Inc. Schottky device and method of forming
US7745845B2 (en) 2008-04-23 2010-06-29 Fairchild Semiconductor Corporation Integrated low leakage schottky diode
US8237223B2 (en) 2009-09-10 2012-08-07 Episil Technologies Inc. Semiconductor device
US8193585B2 (en) 2009-10-29 2012-06-05 Freescale Semiconductor, Inc. Semiconductor device with increased snapback voltage
US8344472B2 (en) 2010-03-30 2013-01-01 Freescale Semiconductor, Inc. Semiconductor device and method
KR101710599B1 (ko) * 2011-01-12 2017-02-27 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US20140001546A1 (en) 2012-06-29 2014-01-02 Hubert M. Bode Semiconductor device and driver circuit with a current carrying region and isolation structure interconnected through a resistor circuit, and method of manufacture thereof
US9111767B2 (en) 2012-06-29 2015-08-18 Freescale Semiconductor, Inc. Semiconductor device and driver circuit with source and isolation structure interconnected through a diode circuit, and method of manufacture thereof
JP6156841B2 (ja) 2012-11-07 2017-07-05 エヌエックスピー ユーエスエイ インコーポレイテッドＮＸＰ ＵＳＡ，Ｉｎｃ． 抵抗回路を通じて相互接続されるアクティブデバイスおよび分離構造体を有する半導体デバイスおよびドライバ回路ならびにその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030080381A1 (en) * 2001-10-31 2003-05-01 Vijay Parthasarathy Semiconductor component and method of operation
JP2003224244A (ja) * 2001-11-21 2003-08-08 Fuji Electric Co Ltd 半導体装置
JP2003338538A (ja) * 2002-05-22 2003-11-28 Fuji Electric Co Ltd 半導体集積回路装置
US20060261408A1 (en) * 2005-05-19 2006-11-23 Khemka Vishnu K Structure and method for RESURF LDMOSFET with a current diverter
JP2008288592A (ja) * 2007-05-17 2008-11-27 Sarnoff Corp 集積回路のためのｃｄｍｅｓｄ保護
US20090294849A1 (en) * 2008-05-30 2009-12-03 Freescale Semiconductor, Inc. Resurf semiconductor device charge balancing
US20110187475A1 (en) * 2010-02-01 2011-08-04 Samsung Electro-Mechanics Co., Ltd. Radio frequency switch circuit
US20130278301A1 (en) * 2012-04-23 2013-10-24 Active-Semi, Inc. Power Management Integrated Circuit for Driving Inductive Loads

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021082630A (ja) * 2019-11-14 2021-05-27 三菱電機株式会社 半導体装置
JP7300968B2 (ja) 2019-11-14 2023-06-30 三菱電機株式会社 半導体装置

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