JP2008288592A - 集積回路のためのcdmesd保護 - Google Patents
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Abstract
【課題】改良された静電放電(ESD)保護回路、より詳細には、集積回路(IC)の保護回路におけるデバイス帯電モデル(CDM)ストレスの場合に対する改良を提供すること。
【解決手段】本発明は、集積回路(IC)のためのデバイス帯電モデル(CDM)静電放電(ESD)保護回路を提供する。ESD保護回路は、第1の導電タイプの基板と、基板上の第1のウェルに形成され、パッドに結合された第2の導電タイプのMOS構成部分と、第1のウェルと基板を隔離するための第1のウェルと基板との間に形成された第2の導電タイプを有する隔離ウェル/領域と、を含む。加えて、回路は、隔離されたウェル/領域に結合されたESDクランプを含む。通常電力の動作中、ESDクランプは開放されている。CDM ESD事象中、基板およびMOS構成部分内に蓄積されたCDM電荷は、ICへの損傷を防止するためにESDクランプにより取り除かれる。
【選択図】図2A
【解決手段】本発明は、集積回路(IC)のためのデバイス帯電モデル(CDM)静電放電(ESD)保護回路を提供する。ESD保護回路は、第1の導電タイプの基板と、基板上の第1のウェルに形成され、パッドに結合された第2の導電タイプのMOS構成部分と、第1のウェルと基板を隔離するための第1のウェルと基板との間に形成された第2の導電タイプを有する隔離ウェル/領域と、を含む。加えて、回路は、隔離されたウェル/領域に結合されたESDクランプを含む。通常電力の動作中、ESDクランプは開放されている。CDM ESD事象中、基板およびMOS構成部分内に蓄積されたCDM電荷は、ICへの損傷を防止するためにESDクランプにより取り除かれる。
【選択図】図2A
Description
本発明は、一般に静電放電(ESD)保護回路の全般に関し、より詳細には、集積回路(IC)の保護回路におけるデバイス帯電モデル(CDM)のストレスの場合に対する改善に関する。
集積回路(IC)および他の半導体デバイスは、ESD事象との接触により生成されることがある高電圧に極端に敏感である。そのため、集積回路のためには、静電放電(ESD)保護回路が不可欠となる。ESD事象は、一般に高電位(典型的に、数キロボルト)の放電の結果として生じ、短い持続時間(典型的に、100ナノ秒)の高電流(数アンペア)のパルスを導く。ESD事象は、IC内で、例えば、ICのリード線との人体の接触により、または、ICの他のリード線に放電されている荷電された機械により発生することが可能である。製品内への集積回路の取付け中に、これらの静電放電はICの機能を破壊または阻害する可能性があり、したがって、製品に対する高価な修理を必要とする可能性があり、この修理は、そのICがさらされた可能性のある静電放電の放散のための機構を設けることにより回避され得たものである。IC自体が荷電されると、放電は、IC基板の単一のピンを介してさえ起こり得る。このタイプのストレスは、デバイス帯電モデル(CDM)としてモデル化されている。
ICを製造するためには、様々なタイプの物理的および化学的な工程がある。多くの異なった工程が、多くの異なった工程選択肢を有して存在する。多くの場合、これらの工程選択肢の1つまたは複数は、隔離ウェルの作成を可能にする。ウェルは、このウェルと基板との間に電圧差を作成することが可能である時に、「隔離」されたと考えられる。
多くの異なったタイプのクランプが、ESDからICを保護するために存在する。一般に、これらのクランプは、通常の動作中に低い漏れ(すなわち、極端に高い抵抗)を示し、ESDの間には低い抵抗を示す。これらのクランプは、電力パッドおよび/またはIOパッドに接続されている。外部のピンに接続されているいずれのパッドも、このパッドに接続された何らかの種類のESDクランプを有さなければならない。同様に、チップ内のいくつかのピンも何らかのESD保護を必要とする。ピンのいくつかの典型的な例は、異なった電力領域の間に接続されたドライバおよびレシーバである。
米国特許第6885529号明細書は、CDMの脅威を解決するディープNウェル構造を使用したCDM保護設計を開示している。この特許におけるCDMの脅威は、機能デバイスが(隔離されたウェル内ではなく)基板中に直接に接地されているために、導入されている。CDM条件下では、基板が多くの静電電荷で満たされている。この問題は、隔離用ウェルを導入することにより、基盤からその機能デバイスを隔離することにより解決される。機能デバイスは、基板中の電荷がこの機能デバイスを損傷しないように、前記隔離用ウェル内に設置されている。基板とパッドとの間のクランプは、基板を放電させるために設置されている。米国特許第6885529号明細書は、機能デバイスが設置されている隔離されたウェル内の電荷が「ゲート酸化物を損傷するには少なすぎる」と述べている。しかし、これは正しくない。電荷の数は限られているが、それらはゲート酸化物を損傷し得る。
図1Aは、CDM ESD保護のための集積回路100の従来技術の断面図を示す。回路100は、第1の導電タイプを有するP基板102などの軽ドープ領域と、第2の導電タイプのディープNウェル108およびNウェル110などの第1の軽ドープ領域と、を含んでいる。同回路は、好ましくは第1の軽ドープ領域であるディープNウェル108およびNウェル110内に形成された第1の導電タイプのPウェルである第2の軽ドープ隔離領域106をさらに含んでいる。したがって、図1Aに示されたように、領域110は、好ましくは、隔離領域106の周囲のリング構造を形成し、かつ、Nウェル領域108とともに、基板102からPウェル領域106を隔離している。
図1Aに戻ると、同回路は、トランジスタ、図1Aに示された通りの例示的MOSFETなどの半導体デバイス104をさらに含んでいる。トランジスタ104は、好ましくは、第2の軽ドープ隔離領域106、すなわち、第1の導電タイプの隔離Pウェル内に形成される。トランジスタ104は、第1の重ドープ領域104a、第2の重ドープ領域104b、および、ゲート104cを含んでいる。ゲートは、回路100の周辺外部に導く入力/出力(I/O)パッドなどの高感度ノード118に接続されている。トランジスタ104は、図1AのN+ 104aの場合の第2の導電タイプの第1の重ドープ領域と、同じく第1の導電タイプの隔離ウェル106内に形成された第2の導電タイプの、第2の重ドープ領域N+ 104bと、を含んでいる。
図1Aにおける説明的な流れとして示されたように、Nウェル110およびディープNウェルは第1の電源、すなわち、第1の電位122、例えばVDDに結合されている。P基板102は第2の電源、すなわち、第2の電位124、例えば、重ドープ領域P+ 120を介した接地に接続されている。隔離Pウェル領域106は中核回路114を介して第2の電位124に接続されている。そのため、重ドープ領域P+ 116が追加されている。領域116は、隔離領域106と中核回路114との間に低オーム抵抗経路を構成する。トランジスタ104は、好ましくは、中核回路114を介して電位122および124に接続されている。中核回路114は、好ましくは、トランジスタ、抵抗器、インダクタ、コンデンサ、金属配線などとすることができる。中核回路114は、通常の動作のための要件を満たすように設置され、かつ、同回路の機能は応用例に依存している。
加えて、図1Aに示されたように、ダイオード126として表されたクランプが高感度ノードであるI/Oパッド118と電源122または124との間に設置されている。ダイオードは、ESDストレスに対してゲート104cを保護するために追加されている。同図には示されていないが、局所クランプなどの他のESD保護要素が、好ましくは、ノード118と電源122または124との間に設置されることが可能である。CDMストレス状態での故障は、本明細書で以下に説明されるように、この図については可能である。
図1B、1C、および、1Dを参照すると、図1AのIC回路100のための動作例が示されている。より詳細には、図1BはCDMの前の図1AのIC回路100に対するCDMの説明を示している。CDM事象が起きる前に、ICは荷電される。これは、電荷132(すなわち、正のCDMに対しては正の電荷、負のCDMに対しては負の電荷)がIC100全体にわたり保存され、したがって、隔離pウェル領域106内にも保存されることを意味する。CDMの発生中、P基板102およびディープNウェル108の内部の電荷は、電源回線122および124への低抵抗経路を典型的に有する。そのため、CDM発生中は、P基板102およびディープNウェル108からの電荷132は、図1Cに示されたように電源回線122および124に典型的に容易に流れることができる。しかし、この場合の流れは、図1Dに示された隔離Pウェル領域106の内部の電荷132については、実現しない。これらの電荷132は、中核回路114の抵抗値、ゲート酸化物の厚さ、および、CDMストレスのレベルによっては、中核回路114を介して、または、ゲート酸化物104cを介してのいずれかで流れる。電荷132が中核回路114を介して流れる場合、IC100の損傷は、中核回路114からの非効率的なESD保護により可能となる。電荷132がゲート酸化物を介して流れる場合、IC100の損傷は、同じくほとんど確実である。図1Dに示されたように、ゲート104cのゲート酸化物が損傷を受ける。したがって、これらの隔離ウェル、例示的Pウェル隔離領域106は、CDMストレスの発生中にIC100への脅威を課することができる。
米国特許第6885529号明細書
そのため、当技術分野には、改良された静電放電(ESD)保護回路、より詳細には、集積回路(IC)の保護回路におけるデバイス帯電モデル(CDM)ストレスの場合に対する改良を提供する必要性がある。
本発明の一実施形態において、基板と、基板から隔離された半導体デバイスと、デバイスに所在する電荷を放電するためにデバイスに結合されたESDクランプデバイスと、を含むデバイス帯電モデル(CDM)静電放電(ESD)保護を有する回路が提供される。
本発明の好ましい実施形態において、第1の導電タイプの基板と、基板内に形成された第2の導電タイプの第1の軽ドープ領域と、第1の軽ドープ領域内に形成された第2の軽ドープ領域と、を含むデバイス帯電モデル(CDM)静電放電(ESD)保護を有する回路が提供される。第2の軽ドープ領域は第1の導電タイプである。この回路は、第2の軽ドープ領域に形成された半導体デバイスと、第2の軽ドープ領域と参照ノードとの間に結合されたESDクランプデバイスと、をさらに含む。
本発明は、追加のESDクランプを隔離されたウェル(または接合)に接続することによりICのCDM性能を高めるための技術に関する。図2Aは、本発明の一実施形態によるCDM ESD保護のための集積回路IC200の断面図を示している。IC200は、P基板104からPウェル領域106を隔離/分離するための隔離領域の周囲にリング構造を形成するディープNウェル108およびNウェル110を使用して隔離Pウェル領域106内に形成されたトランジスタ104の断面図を示している。さらに、追加のESDクランプ202は、図2Aに示されたように隔離されたPウェル106に結合されている。より詳細には、ESDクランプ202は、隔離されたPウェル106と参照ノードとの間に設置されている。参照ノードの選択は、雑音、クロスカップリング、および、他のESD要素などの通常動作の要件に依存する。好ましくは、ESDについて、かつ、図2Aの本実施例において、隔離されたウェル106への端末は、ESDクランプ202を備えた第2の電位124(すなわち、参照ノード)に結合されている。通常動作の要件によっては、ESDクランプ202は、好ましくは、(トリガデバイスがあっても、なくても)SCR、MOS、ダイオード、抵抗器、または、他の要素の1つを含んでもよい。上記に検討されたように、1つの実施は、第2の電位124が接地回線の1つとなることである。しかし、隔離されたウェル106が、接地電位124に加えて別の接地に結合されている場合が多く存在する。これは、好ましくは、雑音などの通常動作の要件によるものである。ここで、隔離されたウェル106の電圧は第2の電位124とほぼ等しくなっており、そのため、直列になった1つまたは複数のダイオードがESDクランプ202として利用されることが可能となっている。しかし、隔離されたウェル106と第2の電位124との間の電圧差が、通常の動作中により大きくなる場合、または、いくつかの他のより多くの厳しい要件が存在するなどの他の考えられる場合もある。それらの場合において、SCR、トランジスタ、抵抗器、コンデンサ、または、インダクタなどの他の要素は、好ましくは、隔離されたPウェル106の電荷を取り除くためのESDクランプ202として利用される。
図2Bを参照すると、本発明の実施形態によるCDM発生中の図2AのIC200の断面図が示されている。図2Bに示されたように、ESDクランプ202は隔離されたPウェル106から電荷を取り除くために追加されている。したがって、CDMの発生中、図2Bに示されたように、隔離されたPウェル106内の電荷132は、中核回路114またはゲート酸化物のいずれかへの損傷を防止するための専用のESD経路、すなわち、ESDクランプ202を介して流れることが可能とされ、したがって、IC100への損傷を回避する。図1Cに既に示されたように、基板102およびNウェル110(および、ディープNウェル108)内の電荷は、それぞれノード電位124および122に容易に流れる。ESD放電の初期段階では、電荷は隔離されたウェル106内に残存する。一方の側における基板102およびNウェル110と、他方の側における隔離されたPウェル106との間の放電の差のために、I/Oパッド118と基板102との間には電圧差が作り出される。従来技術においては、構築された電圧がゲートを損傷させるのに十分高くなるが、本発明においては、ESDクランプ202がゲート酸化物の破壊または中核回路114の故障より低い電圧でオンとなる。クランプ202のトリガが、ゲート酸化物にわたる電圧増大をさらに制限し、そのため、この酸化物を保護し、かつ、隔離されたウェル106の電荷を参照ノード(すなわち、図2Aおよび図2Bにおけるノード電位124)に、続いて、最終的にI/Oパッド118に放電する。
本発明はESDクランプ202の設置に限られてはいないことに注意されたい。図2Cは、図2AのIC200の例示的断面図を示しており、同図中、ESDクランプ202は隔離されたPウェル106と、第2の電位124の代わりに第1の電位122との間に設置されている。したがって、図2Cのこの実施例において、隔離されたウェル106への端末は、ESDクランプ202を備えた第1の電位122(すなわち、参照ノード)に結合されている。負のCDMについては、これは、高感度ノードのESD保護がESDダイオード126aおよび126bのみを含み、局所クランプを含まない場合に、図2Bの電荷が第2の電位124に流れるように有利となり得る。第1の電位122と第2の電位124との間には、(図示されていない)電力クランプが常に所在している。そのため、図2Bの電荷は、電力クランプを介して第1の電位122に進行する必要があり、続いて、ダイオード126aを介してI/Oパッド118に進行する。しかし、本発明のこの実施形態においては、電荷が第1の電位122へと直接に流れ、もはや電力クランプを介して進行するいかなる必要性もない。ゲート104cにわたる電圧増大は、ここでより低くなり、すなわち、より小さな抵抗性の経路を有する。
図2Dを参照すると、ICの中核内の隔離されたウェルのために本発明を利用した図2AのIC200の説明的例示的断面図が示されている。この実施例において、隔離されたウェル、すなわち、Pウェル106は、図2Aに例示された通りの周辺部における代わりに、IC100の中核内に設置されている。従来技術においては、CDMストレスの発生中、内部ノードは、I/Oパッド118内でのようにゲート104cにわたる電圧増大を作成する隔離されたウェル106とは異なった速度で放電することができる。そのため、ゲートの損傷を防止するために、本実施形態においては、隔離されたウェル106内の電荷が、好ましくは、別の内部ノードと結合されたESDクランプ202でも放電される。図2Dの一実施例は、別の内部ノードが電位の1つ、すなわち、図2Aに説明された通りの第2の電位124であることを示している。したがって、この実用例においては、基板102および隔離されたウェル106の電荷が同じ速度で放電される。本実施形態の図2Dに示されたように、トランジスタ104のゲート104cは中核回路114に接続されてはいるが、このゲート104cは、好ましくは、内部ノードにも接続されることが可能である。
次に図2Eを参照すると、本発明において説明されている技術の長所を示すために使用されている別のデバイス、例えば、コンデンサの保護を利用する図2AのIC200の説明的例示的断面図である。したがって、隔離されたウェル106が放電され得ず、かつ、デバイスを損傷するという問題は、トランジスタのみに限定されてはいない。図2Eは、隔離されたウェル内のデバイス、すなわち、デバイス106がトランジスタ104の代わりにコンデンサ204である場合の流れを示している。ESDクランプ202は電位124と隔離されたPウェル106との間に結合されて示されている。この場合、隔離されたウェル106(および、204a)への接続は独立したタップ116ではないが、デバイスの一部となっている。電荷は、ストレス発生中に、タップ領域204aを介して(または、204bを介してさえ、この場合、これらの2つのタップは一体に結合されている)ESDクランプ202に流れる。さらに、電荷は、同図においては出力となっている電位Vss124に流れる。電荷は、この電位に到達すると、前述の実施形態において説明されたように、チップの内部の(図示されていない)ストレスを受けているピンに流れることができる。当業者が上述の発明の技術を利用するために多くの他のデバイスを利用できることに注意することは重要である。
本発明はNMOS構成部分のために例示されているが、当業者は、PMOS構造のデバイスも好ましく利用され得ることを理解されよう。さらに、本発明は、隔離されたPウェルに対する使用に制限されていない。VssもしくはVddのバスから隔離されているか、または、何らかの中核回路を介してそれらのバスにのみ接続されているいずれのウェルも、本発明において説明された通りの保護を必要とする。
ディープNウェル(または、埋め込み層)を使用する技術に加えて、この種類の保護が適切となる可能性のある典型的な場合はシリコンオンインシュレータ(SOI)集積回路の場合であり、この場合、トランジスタの本体領域はVssおよびVddのバスから容易に隔離される。なぜなら、トランジスタの本体領域(すなわち、ウェル)と接地接続との間には何らの基板接続もないからである。他の工程は、例えば、多くの隔離されたウェルが使用されるバイポーラ技術(BCD技術、HV技術)である。
本発明の教示を組み込んだ様々な実施形態が本明細書において詳細に示され、かつ、説明されたが、当業者は、本発明の精神および範囲から逸脱せずに、これらの教示をそれでも組み込んだ多くの他の様々な実施形態を容易に工夫することができる。
Claims (20)
- デバイス帯電モデル(CDM)静電放電(ESD)保護を有する回路であって、
基板と、
前記基板から隔離された半導体デバイスと、
前記デバイス内に所在する電荷を放電するための前記デバイスに結合されたESDクランプであって、前記デバイス内の電圧増大時にトリガするESDクランプと、を含む回路。 - 前記ESDクランプデバイスは、SCR、トランジスタ、ダイオード、抵抗器、コンデンサ、または、インダクタの少なくとも1つを含む請求項1に記載の回路。
- 前記半導体デバイスはソース、ドレイン、および、ゲートを有するMOSFETを含み、前記ゲートは前記回路の外部のI/Oパッドに接続されている請求項1に記載の回路。
- 前記半導体デバイスはソース、ドレイン、および、ゲートを有するMOSFETを含み、前記ゲートは内部ノードに接続されている請求項1に記載の回路。
- 前記半導体デバイスは、前記回路の内部に接続されたコンデンサを含む請求項1に記載の回路。
- 前記ESDクランプは、電源に結合されている請求項1に記載の回路。
- デバイス帯電モデル(CDM)静電放電(ESD)保護を有する回路であって、
第1の導電タイプの基板と、
前記基板内に形成された第2の導電タイプの第1の軽ドープ領域と、
前記第1の軽ドープ領域内に形成された第2の軽ドープ領域であって、前記第1の導電タイプの第2の軽ドープ領域と、
前記第2の軽ドープ領域内に形成された半導体デバイスと、
前記デバイス内に所在する電荷を放電するための前記第2の軽ドープ領域と参照ノードとの間に結合されたESDクランプであって、前記デバイス内の電圧増大時にトリガするESDクランプと、を含む回路。 - 前記第2の軽ドープ領域は、前記第1の軽ドープ領域により前記基板から隔離されている請求項7に記載の回路。
- 前記第2の軽ドープ領域に蓄積された電荷は、CDM事象中に前記ESDクランプを介して流れる請求項7に記載の回路。
- 前記デバイスは、トランジスタまたはコンデンサの少なくとも1つを含む請求項7に記載の回路。
- 前記ESDクランプは、SCR、トランジスタ、ダイオード、抵抗器、コンデンサ、または、インダクタの少なくとも1つを含む請求項7に記載の回路。
- 少なくとも1つの電源をさらに含み、前記参照ノードは電源の1つである請求項7に記載の回路。
- 前記半導体デバイスはソース、ドレイン、および、ゲートを有するMOSFETを含み、前記ゲートは前記回路の外部のI/Oパッドに接続されている請求項7に記載の回路。
- 第1および第2の電源であって、前記参照ノードは前記電源の1つを含む電源と、
前記I/Oパッドと前記第1の電源との間に結合された第1のダイオードと、
前記I/Oパッドと前記第2の電源との間に結合された第2のダイオードと、をさらに含む請求項13に記載の回路。 - 前記MOSFETは、前記I/Oパッドの入力ドライバの一部である請求項13に記載の回路。
- 前記半導体デバイスはソース、ドレイン、および、ゲートを有するMOSFETを含み、前記ゲートは内部ノードに接続されている請求項7に記載の回路。
- 前記半導体デバイスは、前記回路の内部に接続されたコンデンサを含む請求項7に記載の回路。
- 前記第1の導電タイプはN型であり、前記第2の導電タイプはP型である請求項7に記載の回路。
- 前記第1の導電タイプはP型であり、前記第2の導電タイプはN型である請求項7に記載の回路。
- 前記第1の軽ドープ領域は、Nウェル領域、ならびに、ディープNウェル領域および埋め込み層の少なくとも1つを使用して形成されている請求項19に記載の回路。
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