CN103677042B - 电压调节器 - Google Patents

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Abstract

本发明涉及电压调节器。在各种实施例中提供了一种电压调节电路，其可以包括：至少部分地形成在n型衬底中的控制晶体管；以及调节电路，其包括耦合到所述控制晶体管的控制区的调节输出端，其中所述调节电路包括被形成在n型衬底上和在n型衬底中的至少一个晶体管。

Description

电压调节器
技术领域
各种实施例涉及一种电压调节器。
背景技术
常规集成模拟电压调节器使用基于p型衬底的技术来制造。在p型衬底上提供的电子器件的触点被布置在衬底的正面上，衬底的背面被通常用于方便安装/附连。然而，那些所谓的IC(集成电路)技术在功率电子学方面可能具有缺点。在通道元件即诸如功率晶体管之类的受控可变电阻器件中，基于p衬底技术电流发生在器件的横向方向上，即在与p型衬底的表面平行的方向上。此外，例如晶片的正面表面上的电压调节器的其他电子器件的触点的供应需要线接合，所述线接合建立芯片或集成电路(IC)上的接触垫与印刷电路板上周围电路的对应触点之间的电连接。不是易于容易断裂的脆弱结构的线接合可以导致增加成本并且对总体增加的电阻作出贡献。
发明内容
在各种实施例中提供了电压调节电路，其可以包括至少部分地形成在n型衬底中的控制晶体管，以及包括耦合到所述控制晶体管的控制区的调节输出端的调节电路，其中，所述调节电路包括形成在所述n型衬底上和在n型衬底中的至少一个的至少一个晶体管。
附图说明
在图中，相同的附图标记在所有不同的视图中通常指的是相同的部分。图未必按比例绘制，重点替代地通常被放置在说明本发明的原理之上。在以下描述中，参考附图对本发明的各种实施例进行描述，在附图中：
图1示出了常见电压调节应用；
图2示出了图1中所示出的常见电压调节应用的侧视图；
图3示出了普通NMOS晶体管；
图4示出了常见电压调节应用的内部安装；
图5示出了根据各种实施例的基于n衬底技术的MOS晶体管；
图6示出了根据各种实施例的电压调节应用的内部安装；
图7A示出了包括通道元件和另外的晶体管的普通电压调节电路的一部分；
图7B示出了包括通道元件和另外的晶体管的根据各种实施例的电压调节电路的一部分；
图8A和图8B示出了根据各种实施例的电压调节电路的示例性实施方式；
图9A和图9B示出了根据各种实施例的电压调节电路的另外的示例性实施方式；
图10示出了依照各种实施例的带隙基准电压发生器的示例性实施方式；
图11示出了依照各种实施例的误差放大器的示例性实施方式；
图12A至12D示出了用于在根据各种实施例的基准电压发生器中和在根据各种实施例的电压调节电路中使用的隔离晶体管的结构；以及
图13示出了根据各种实施例的电压调节电路的一般实施方式。
具体实施方式
以下具体描述涉及附图，附图通过图示的方式示出了在其中可以实践本发明的特定细节和实施例。
词“示例性”在本文中被用来意指“用作示例、实例或图示”。本文中被描述为“示例性”的任何实施例或设计未必被解释为优于其他实施例或设计为优选的或有利的。
在图1中示出了常见电压调节应用100的示意框图。在图2中用侧视图示出了图1的电压调节应用。例如，电压调节应用100包括可以被作为IC提供的电压调节器104。电压调节应用100包括待调节/控制的输入电压Vin可以被施加到其的输入端子102。例如，输入端子102可以为垫并且可以被提供在印刷电路板(PCB)上。电压调节应用100可以进一步包括可以为垫的输出端子106，在所述垫处可以提供调节/受控输出电压Vout。输入端子102和输出端子106借助于线接合108而被连接到电压调节器104。电压调节器104经由引线框架110而被连接到PCB (图1和图2中未显式地示出)。
在图3中示出了普通NMOS (n沟道金属氧化物半导体)晶体管。NMOS晶体管300可以被提供在图1和图2中所示出的电压调节器104内，例如，被用作为其中其漏触点D被耦合到输入端子102并且其源触点S被耦合到输出端子106的通道元件。NMOS晶体管300被提供在n型外延层304被提供在其之上的p型衬底302上。衬底302可以被连接到接地电位。U形n型阱308被提供在外延层304和衬底302中，其中接触外延层304的上表面的n型阱308的各部分被耦合到漏极D。阱308可以被n掺杂有大于n掺杂外延层304的掺杂浓度的掺杂浓度。栅触点G被耦合到栅区314，所述栅区314被栅电介质围绕并且布置在U形阱308上面在中间的外延层304的上表面上。源触点S被耦合到被嵌入在p型阱区312中的源区310。NMOS晶体管300经由从外延层304的上表面延伸到衬底302中的p型隔离沟槽306与其他器件横向地分离。图3中的箭头314象征性地指示当它处于导通态时电流通过NMOS晶体管300的方向。输入电压Vin经由接合线108被从输入端子102施加到电压调节器104。由电压调节器104所输出的调节电压Vout被提供在经由另一接合线108而被耦合到该电压调节器的输出端子106处。调节输出电压Vout然后可以被施加到负载。箭头314指示在电压调节应用100的操作期间通过NMOS晶体管300的电流。所述电流经由(一个或多个)源触点S被供应给(一个或多个)源区310。采用施加到栅区314的适当电位n型沟道被形成在p型阱区312中的栅区314的下面，使得电流能够从(一个或多个)源区310进入在这种情况下可以被看成为NMOS晶体管300的体的外延层304。电流然后深深地沉入外延层304直到它到达n型阱308为止，并且继续在水平/横向方向上流动直到它到达将漏触点D与n型阱308的较低水平部分连接在一起的n型阱308的垂直延伸部分为止。
图3中所示出的NMOS晶体管300仅仅是在p型衬底上提供的一个示例性开关器件。以类似的方式，还可以在n型衬底上制造PMOS晶体管和NPN/PNP双极晶体管。
如果高电流将被提供在电压调节应用100的输出端子106处则若干问题可能发生。另一方面，在连接在芯片/IC上提供的连接端子与在引线框上提供的对应连接垫之间的元件时候不得不提供昂贵的线接合。用于线接合的材料应该具有非常低的电阻率使得电流可以以尽可能少的损失流入和流出芯片/IC。因此，铝、铜或金被主要地用作为线接合的材料。在高电流电压调节应用中通道元件经常被细分成若干晶体管，例如成为四个单晶体管。两个晶体管可以共享输入端子和输出端子，使得可以在具有需要线接合到引线框上的对应接触垫的四个晶体管通道元件的芯片/IC上提供总共两个输入端子垫和两个输出端子垫。
刚刚描述的方面在图4中被描绘，图4示出了常见电压调节应用400的内部安装。电压调节应用安装400包括可以被作为附连到引线框架402的芯片/IC提供的电压调节器404。第一线接合408被提供来将在引线框架402上提供的外部第一连接垫422电力地耦合到在电压调节器404上提供的对应的第一输出连接垫，第二线接合406被提供来将在引线框402上提供的外部第二连接垫424电力地耦合到在电压调节器404上提供的对应的第二输出连接垫。关于连接垫的术语“外部”表示不在电压调节器404上提供但形成在引线框上或者在用于建立芯片/IC与PCB之间的电接触的其他相关连接元件上提供的连接/接合垫的连接垫。外部第一连接垫422和外部第二连接垫424被电力地连接到在其提供调节输出电压Vout的输出端子420。第三线接合410被提供来电力地将在电压调节器404上提供的第一输入连接垫与待调节的输入电压Vin可以被施加到其的输入端子416耦合。第四线接合412被提供来电力地将在电压调节器404上提供的第二输入连接垫与输入端子416耦合。换句话说，由于将电压调节器404的通道元件细分成四个晶体管(图4中未显式地示出)需要提供两个输入线接合(第一线接合408和第二线接合406)和两个输出线接合(第三线接合410和第四线接合412)。此外，第五线接合414被提供以便将接地端子418电力地耦合到在电压调节器404上提供的接地连接垫。此外，第六线接合415被提供以便电力地将在电压调节器404上提供的感测连接垫与电力地耦合到输出端子420的外部感测垫426连接。电压调节器404可以需要第六线接合415与外部感测垫426结合以便感测实际的输出电压Vout并且将它与基准输出电压进行比较。另外，如果输出电压将在第一和/或第二输出连接垫处(即在“球体”或芯片/IC中)被感测到，则可以不说明由于第一线接合408和/或第二线接合406的电阻率而导致的电压降使得在输出端子420处输出的输出电压Vout可以偏移所期望的输出电压值。通过经由外部感测垫422来感测输出电压Vout，电压调节器404可以使用在输出端子420处输出的实际输出电压Vout。因此，可以通过电压调节器404来说明由第一线接合408和/或第二线接合406所引发的可能的电压降。总之，基于在p型衬底上提供的普通通道元件的电压调节应用安装400可能需要至少六个线接合。
基于p型衬底技术并且被配置成提供高输出电流的电压调节应用在通道元件处，即在被调节电路驱动以提供期望的调节输出电压Vout的至少一个晶体管处可以进一步遭受太高的压降。压降是所谓的后电压调节器的关键参数。耦合在DC-DC转换器下游的后电压调节器被用来将对应DC-DC转换器的输出电压减少到由DC-DC转换器所供电的应用所要求的适当电压，例如从5V到3.3V、2.5V、1.8V或0.9V，并且用来对来自对应DC-DC转换器的输出电压进行校正/重调整到更准确的值。
各种高电流电压调节应用包括形式为被用在快速电压调节器中的达林顿(Darlington)对的通道元件，尤其是当压降扮演次要作用时。在针对快速调节速度所设计的那些电压调节器中仅需要具有不到1 µF电容的小输出电容器。
相反，如果低压降是有决定性重要的，则通常pnp双极晶体管或PMOS (p沟道金属氧化物半导体)晶体管被使用。然而，因为基于那些晶体管的电压调节器具有低载流容量并且导致慢电压调节器，所以或者可能需要提供具有在10 µF范围内的电容的较大输出电容器，使得实际上可能要求较大芯片面积。在较高电流处使用所谓的准PNP (基于PNP双极晶体管的驱动器/调节电路和基于NPN双极晶体管的通道元件的组合)。那些结构具有与具有在10 µF或更大范围内的电容的仍然相当大的输出电容器耦合的较高压降的缺点。
采用现今在市场上可得到的普通电压调节器在低压降与快速工作速度之间一直存在折衷。作为单片集成系统IC的一部分的电压调节器不受那些问题影响，因为通道元件通常由若干晶体管例如十个晶体管或更多个组成，并且因此通过单个晶体管的电流不和诸如图4中所示出的电压调节应用之类的常见电压调节应用中一样高，其中每个晶体管可以携带非常高的电流，例如0.5A或更大范围内的电流。这样的电压调节器常常将DMOS (双扩散型MOS)晶体管用作通道元件，这然而是基于具有上面所描述的缺点的p型衬底技术的。
根据各种实施例，可以提供具有改进电压特性的电压调节电路，其与p型阱相结合地使用n型衬底来制造，其中每个p型阱可以被个别地耦合/连线到期望的电位，例如到接地电位。通过组合那两个方面，可以同时解决相关技术的所有问题并且可以获得以下优点。依照各种实施例，电压调节电路可以具有低压降和快速稳定时间(快速调节速度)使得仅小输出电容器可能是需要的。根据各种实施例的电压调节电路可以进一步提供合理价格和简单的标准组件。此外，根据各种实施例的电压调节电路相对于最大额定输入电压、短路条件、ESD(静电放电)条件以及HF干扰(HF：高频)的非耦合（incoupling）将低芯片成本可以与非常高的鲁棒性结合。作为又一效果根据各种实施例的电压调节电路也许能携带高峰值电流并且它可以提供有软启动功能性。软启动功能性可以指的是根据各种实施例的电压调节电路使具有非常少的瞬时过调量的初始通电阶段有特色的能力。
在图5中示出了基于n衬底技术的MOS晶体管500。MOS晶体管500可以在根据各种实施例的电压调节电路中被用作为(功率)通道元件，并且例如可以被配置为DMOS晶体管。图5中所示出的MOS晶体管500被配置为垂直MOS晶体管，意味着晶体管500中的电流发生在相对于由衬底/晶片所定义的平面基本上垂直的方向或正交的方向上。换句话说，垂直MOS晶体管500可以被配置使得在导通态中，电流通过衬底/晶片从衬底的上表面(顶面)流动到衬底/晶片的下表面(底面)。然而，根据各种实施例的电压调节电路同样可以只包括不同于图5中所示出的垂直MOS晶体管500的实施方式的(功率)通道元件，所述垂直MOS晶体管500可以被配置成许可电流在衬底的一面上提供的输入端子与在位于衬底的一面相反的衬底的另一面上提供的输出端子之间流动。
以横截面侧视图在图5中所示出的垂直MOS晶体管形成在包括衬底504和外延层506的两个分层结构中。例如，衬底504可以为具有约1017 cm-3或更大的掺杂浓度的n型衬底(n+衬底)。例如，外延层504可以为具有在约1016 cm-3与约5∙1016 cm-3之间的范围内的掺杂浓度的n掺杂层(n外延层)。作为可以形成单个源触点/电极的两个部分的左源触点和右源触点的源触点S (或源电极)中的每一个可以被耦合到可以被n掺杂的源区510 (n+源区)。可以在p掺杂阱区508 (p阱区)中形成源区510。在靠近对应源区510并且位于在栅电极514下面的p掺杂阱区508的部分中，当适当的电位被施加到栅触点G时形成导电沟道。箭头512指示电流当它处于导通态时通过图5中所示出的垂直DMOS晶体管500的方向。在已经从源区510和在栅电极514下面形成的沟道进入位于各p掺杂阱区508之间的外延层506的部分之后，电流朝衬底504的背面(下面)向垂直MOS晶体管500的漏触点D垂直地流动。漏触点D可以作为金属化层502被提供在衬底504的背面上。换句话说，漏触点D和源触点S被提供在衬底504的不同面上，其中漏触点D可以被提供在衬底504的背面上而源触点S可以被提供在衬底504的上表面上面(在衬底504上提供的外延层506的上表面处)。同图3中所示出的NMOS晶体管300比较起来，根据各种实施例的通过垂直MOS晶体管500的电流基本上被正交地导向由衬底504所定义的平面，并且垂直MOS晶体管500的输入端子(例如漏触点D)和输出端子(例如源触点)被提供在衬底504的不同面上。换句话说，电流通过MOS晶体管500垂直地流动。
将通道元件用作图5中所描绘的通道元件对根据各种实施例的电压调节电路的影响在图6中被示出。
图6示出了根据各种实施例的电压调节应用600的内部安装。和图4中所示出的普通电压调节应用400类似，根据各种实施例的电压调节应用600包括可以被作为微芯片/IC提供并且可以被布置在引线框架602上的电压调节器604。第一接合线606可以被提供来将外部输出端子610电力地耦合到在电压调节器604上提供的输出端子垫616。第一接合线606例如可以包括金、铜或/和铝或那些材料中的任一个的混合物并且具有约500 µm的厚度。然而，还可以以众多的单独线结合例如众多的三个单独线结合的形式来提供第一接合线606，所述线接合包括金、铜或/和铝或那些材料中的任一个的混合物，每个接合线都具有约75 µm的厚度。第二线接合608被提供以便将外部接地端子614电力地耦合到在电压调节器604上提供的接地连接垫618。第二接合线608例如可以包括金、铜或/和铝或那些材料中的任一个的混合物，并且具有约75 µm的厚度。外部输入端子612可以被耦合到在电压调节器604中提供的通道元件的输入端子，例如到垂直MOS晶体管500的漏触点D (图6中未显式地示出)而不用使用线接合，因为衬底504的背面可以被带入与引线框602直接接触。因此，可以通过通道元件被布置在其上的衬底的背面在电压调节器604的通道元件（例如垂直MOS晶体管500）的输入端子与外部输入端子612之间建立具有可忽视电阻的鲁棒互连。
同图4中所示出的电压调节应用400比较起来，能够看到的是，可以在图6中所示出的根据各种实施例的电压调节应用600中省略出自六个接合线的四个。由于通过通道元件的垂直电流，如上面参考图5所描述的那样，衬底的背面可以为或者可以包括漏触点并且它可以被直接地连接到引线框而不必使用线接合。此外，因为不存在将外部输入端子612与电压调节器604连接在一起的线接合，所以在电压调节器604的通道元件的输入端子与连接到其的外部输入端子612之间的电压降可能是可忽视的时候可以省略实现感测线接合作用的图4中所示出的第六线接合415。换句话说，可以需要仅一个高功率接合即第一线接合606，以电力地将电压调节器604的输出端子例如垂直MOS晶体管500的源触点S与外部输出端子610耦合。此外，由于引线框与输入端子例如垂直MOS晶体管500的漏触点D之间的较大接触表面，该接触表面可以被用来将热从电压调节器微芯片404传递到引线框，该过程可以被用于电压调节器芯片404的冷却。此外，芯片的厚度即包括衬底504和外延层506的结构的总体厚度可以被减少。基础技术可以被用于其中热阻Rth是有决定性参数的高功率侧开关的制造。通过使芯片保持相对薄，例如其厚度在100 µm或更小的范围内，可以减少热阻并且因此可以更有效地冷却功率开关。
应当注意的是，术语“输出端子”和“输入端子”是非限制性特征并且因此在不背离根据各种实施例的电压调节电路的构思的情况下可以被交换。也就是说，代替在衬底的背面上提供通道元件的输入端子，例如垂直MOS晶体管500的漏触点D，可以在衬底的背面上提供通道元件的输出端子，例如垂直MOS晶体管500的源触点S。换句话说，作为通道元件的晶体管的漏极和源极与电压调节器604的输入端和输出端的关联纯粹是任意的。
第一线接合606可以使用被用在普通MOSFET (MOS场效应晶体管)的制造中的标准工艺来制造，所述标准工艺例如使用厚铝线接合的线接合。垂直MOS晶体管作为通道元件也就是说作为电流通过其流动到负载的可变电阻器件的使用可以使得有可能提供可以仅需要小输出电容器，并且由于小导通状态电阻(RDSON)而具有非常低的压降的快速电压调节器，所述导通状态电阻即处于其导电状态的通道元件的输入端子和输出端子之间的电阻，例如图5中所示出的垂直MOS晶体管500的源触点S和漏触点D之间的电阻。此外，高峰值电流可以用部署通道元件的根据各种实施例的电压调节器来实现，所述通道元件诸如基于n型衬底和软启动功能性可以被容易地实现的晶体管。
在下文中将参考图7A和图7B解释基于n型衬底的根据各种实施例的电压调节电路优于基于p型衬底的普通电压调节电路的另外的可能效果。假定电压调节电路至少包括通道元件(例如晶体管)和调节/控制电路，所述调节/控制电路驱动通道元件使得可以在该通道元件的输出端子处提供期望幅度的调节输出电压。在图7A中示出了包括通道元件例如图3中所示出的MOS晶体管300和可以属于调节/控制电路的另外的晶体管702的普通电压调节电路的一部分。两个晶体管被提供在如现有技术中已知的p型衬底上。将不再次对MOS晶体管300进行描述，因为它对应于图3中所示出的晶体管300。同样存在于图7A中的图3的元件将标记有相同的附图标记并且它们将不被再次描述。
为属于电压调节电路内的调节电路的晶体管的表示所选择的另外的晶体管702在这种情况下是NPN双极晶体管。另外的晶体管702借助于从外延层304的上表面延伸到衬底302中的p型沟槽区306而与通道元件300分离。另外的晶体管702包括耦合到被n掺杂的集极区703的集电极C、被耦合到n掺杂发射极区706的发射电极E以及被耦合到基区704的基极B，其中发射极区706被基区704围绕。
在如图7A中所示出的基于p型衬底技术的普通电压调节电路中，干扰(即不希望有的电磁场)例如HF干扰可以经由漏触点D耦合到MOS晶体管300的漏区308中。从具有非常大的表面的漏区308，HF干扰可以经由漏极至衬底(对于漏极至主体)电容器708 (Cd-b)而被耦合到高阻衬底302中，所述电容器708由于漏区308与衬底302之间的接触表面的大面积而具有相对大的电容。衬底302的下表面(背面)可以被耦合到基准电位例如接地电位，但由于可以位于约200 µm到约500 µm范围内的衬底302的非常实质厚度，例如，直接地位于在MOS晶体管300下面的衬底302不能够被有效地接地(同时牢记体现实际MOS晶体管302的结构可以具有约10 µm到约20 µm范围内的厚度)。因此，从漏区308注入到衬底302中的干扰可以遍及衬底302传播并且影响诸如另外的晶体管702的邻近器件。干扰例如可以经由横向衬底电阻器和/或集电极至衬底(或集电极至主体)电容器710 (Cc-b)影响另外的晶体管702的工作点，所述电容器710可以由于集极区703与衬底302之间的低电位差而具有相对大的电容。换句话说，p衬底302可以当作将HF干扰从一个晶体管传播到另一晶体管的“泵送（pumping）”衬底，衬底302与相应晶体管的漏区308或集极区703之间的耦合分别经由非常大的衬底至漏极电容和衬底至源电极电容而发生。
在图7B中，示出了根据各种实施例的电压调节电路720的一部分。根据各种实施例的电压调节电路700的部分可以包括诸如垂直功率沟槽MOS晶体管之类的通道元件724和另外的晶体管722，所述另外的晶体管722例如可以属于在根据各种实施例的电压调节电路中提供的带隙基准电压电路或误差放大器。
图7B中的两个示例性地示出的晶体管被提供在n型衬底726上。例如，n型衬底726可以具有约1017 cm-3或更大的掺杂浓度。n型外延层728可以被提供在具有在约1016 cm-3与约5∙1016 cm-3之间的范围内的掺杂浓度的衬底728上。在图7B的右侧示出了垂直功率沟槽MOS晶体管724。在外延层728的表面上提供了栅触点G和两个源触点S。栅触点G被耦合到向下延伸到沟槽732中的外延层728中的栅区。沟槽732内的栅区(图7A未显式地标记)被隔离层例如介电材料围绕。每个源触点S被耦合到源区730。在每个源触点S下面并且在源区730的两个部分之间提供了体区734。体区可以被p掺杂并且它可以具有约1017 cm-3的掺杂浓度。在示例性垂直功率沟槽MOS晶体管724中可以提供两个源触点S，其中每个源触点可以被耦合到在体区734中提供的对应源区730。两个体区734中的每一个都被两个沟槽732围绕。在适当的电位被施加到栅触点G情况下从源区730通过向下通过外延层728在体区734中形成的导电沟道到漏区的电流被建立。在通道元件的这个示例性实施例中，漏区可以对应于n型衬底726。和耦合到源区730的源触点S类似，漏触点(图7B中未显式地示出)可以被连接到漏区726。
在图7B的左边，靠近垂直功率沟槽MOS晶体管724提供了另外的晶体管722。所述另外的晶体管可以被配置为隔离NPN双极晶体管。另外的晶体管722可以具有基区742，其中耦合到发射极触点D的发射极区和耦合到基触点B的基触点区744 (p+掺杂)被提供。基区742可以被外延层区745围绕并且它可以被p掺杂。外延层区745可以进一步包括被耦合到集极触点C的集极触点区740 (n+掺杂)。外延层区745可以具有与外延层728相同的种类，并且它可以被阱748围绕或者位于阱748内。换句话说，外延层区745可以位于阱748内使得它不与在其中提供阱748的外延层728直接接触。阱748可以被p掺杂有在约1∙1016 cm-3与约8∙1016 cm-3之间的范围内的掺杂浓度。阱748可以具有耦合到其的接触电极749，其被提供在外延层728的上表面上，也就是说在与另外的晶体管722的基触点B、发射极触点E以及集极触点C相同的表面上。
可以基于n型衬底技术形成根据各种实施例的电压调节电路的一部分的图7B中所示出的晶体管示出了关于处理干扰的不同行为。干扰例如HF干扰可以从在这个示例中对应于n型衬底726的垂直沟槽MOS晶体管的漏区传播到具有相对高欧姆电阻的外延层728中。阱748可以被耦合到基准电位例如接地电位，并且因此作为使隔离NPN晶体管722的“核心”与衬底726和/或外延层728隔离的隔离阱。换句话说，采用这样的结构，阱748可以被看成为接地屏蔽。干扰可以从外延层728到阱748中的传播可以通过第一耦合电容器738 (还标记有Cn-p)来发生。第一耦合电容器738通过表示在n掺杂外延层728与p掺杂阱748 之间内在地形成的寄生电容器的电容器符号来象征性地指示。由于存在于第一耦合电容器738处的相对高的电压以及与也为小的另外的晶体管722的面积结合为非常小的外延层728的掺杂浓度和阱748的掺杂浓度，第一耦合电容器738的电容是相对小的。因此，第一耦合电容738不会为外延层728与阱748之间的干扰提供良好的耦合通路。
阱748可以通过第二耦合电容器736(Cp-c)而被耦合到外延层区745(在其中形成了隔离NPN双极晶体管722)。第二耦合电容器736通过表示在p掺杂阱748与外延层区745 之间内在地形成的寄生电容器的电容器符号来象征性地指示。通过将阱748的接触电极749连接到基准电位例如接地电位，第一耦合电容器738和第二耦合电容器736的串联布置的“中点”可以被有效地接地。这可以具有在阱748内提供的外延层区745可以被从外延层728有效地解耦或者屏蔽，使得经隔离的另外的晶体管722可以保持未受干扰(即不希望有的电磁场)影响的效果，所述干扰在非常小的程度上可以从漏区传播到外延层728中。
在图8A和图8B中示出了电压调节电路的示例性实施例。在图8A中示出了三引脚实施例，在图8B中示出了四引脚实施例。术语引脚可以指的是可以从器件封装向外地指向的接触腿，在所述器件封装中根据各种实施例的电压调节电路可以被例如封装为IC，并且所述器件封装可以被用来建立电压调节电路与PCB之间的电连接。
图8A中所示出的根据各种实施例的电压调节电路800可以包括通道元件810 (例如控制晶体管)以及耦合到控制晶体管810的控制端子的误差放大器808。控制晶体管810可以被耦合在输入端子802与输出端子804之间。输入电压Vin可以被施加到输入端子802。可以在输出端子804处提供调节输出电压Vout。误差放大器808的第一电源端子可以被耦合到输入端子802，其第二电源端子可以被耦合到基准电位可以被外部地施加到其的基准电位端子806，例如接地电位。误差放大器808的第一输入端子可以被耦合到可以被配置为带隙电压基准源的基准电压发生器812的一个端子。根据各种实施例，带隙电压源可以为被配置成提供可能是基于相应材料的带隙(例如硅的带隙)的温度不相关基准电压的电路。基准电压发生器812的另外的端子可以被耦合到基准电位端子806。误差放大器808的第二输入端子可以被耦合到输出端子804。误差放大器808和基准电压发生器812可以形成具有反馈控制的调节电路814。用于反馈控制的反馈信号可以对应于输出电压Vout (或例如借助于分压器从其得到的信号)。为了执行反馈控制，调节电路814可以被配置成将驱动/控制信号提供给控制晶体管810的控制端子。依照各种实施例反馈控制可以指的是其中反馈信号例如输出电压Vout影响由调节电路814提供给(功率)通道元件的控制区的调节/控制信号的控制方案。
包括通道元件724 (例如垂直MOS晶体管)和另外的晶体管722的根据各种实施例的电压调节电路720的部分可以对应于图8中所示出的电压调节电路800的一部分。也就是说，通道元件724可以对应于控制晶体管810而另外的晶体管722可以对应于在调节电路814中包括的晶体管中的任何一个。为了提供反馈控制，通过衬底728和外延层728的采样通路可以被例如作为通孔来提供，使得输出电压Vout可以在衬底726 (其同时地是垂直MOS晶体管724的漏触点)的背面处作为反馈信号被采样，并且可以在衬底726的相反面通过由图7B中的另外的晶体管722所表示的调节电路817而被处理。
在根据各种实施例的电压调节电路800的操作期间，输出电压Vout可以被感测并且作为反馈信号提供给误差放大器808的第二输入端。误差放大器808可以被配置成将所感测到的输出电压Vout与由基准电压发生器812提供给其第一输入端的基准电压相比较。误差放大器808可以基于该比较来生成驱动/控制信号以便调整控制晶体管808的电阻使得输出电压Vout被朝期望值移动和/或被保持在期望值处，所述期望值通过由基准电压发生器812所提供的基准电压的值来定义。换句话说，误差放大器808可以为被配置成比较两个信号并且输出指示两个被比较信号之间的差异的结果信号的任何电路。例如，误差放大器808可以为比较器或运算跨导放大器。输入端子802、输出端子804以及基准电位端子806可以为可以被配置为接触引脚/垫的三个端子，从而在根据各种实施例的电压调节电路800与诸如PCB之类的周围电路之间提供接口。
根据各种实施例的电压调节电路800可以被作为集成电路(IC)提供。根据各种实施例的电压调节电路800可以被配置为具有高压降的电压调节电路。在那种情况下，可以省略用于为控制晶体管810的控制端子提供控制/驱动信号的电荷泵。如果低压降是期望的则可以提供电荷泵。电荷泵例如然后可以一直或仅在其中输入电压Vin是非常低的并且从而可忽视的压降是期望的情形下为活动的。
在图8B中示出了根据各种实施例的电压调节电路的四引脚实施例840。由于其与图8A中所示出的电压调节电路800的相似性，相同的元件携带相同的附图标记并且它们将不被再次描述。
图8A中所示出的电压调节电路800与图8B中所示出的电压调节电路814之间的差异是后者包括附加的供应电压端子820，其被耦合到误差放大器808的第一电源端子(而不是被耦合到其的输入端子802)。借助于供应电压端子820可能与输入电压Vin无关的供应电压Vs可以被提供给误差放大器808。供应电压Vs可能是足够高的使得为了获得通道元件的非常低的压降可以不需要电荷泵。此外，由误差放大器808经由其第二输入端所感测到的输出电压Vout被电压分压器划分，所述电压分压器包括被串联耦合在输出端子804与基准电位端子806之间的第一电阻器816和第二电阻器818。
在图9A中示出了电压调节电路900的另外的实施例。根据各种实施例的电压调节电路900是基于在图8A中和在图8B中所示出的其实施方式的。因此，相同的元件携带相同的附图标记并且它们将不被再次描述。
图9A中所示出的根据各种实施例的电压调节电路900可以被作为具有和图8A中所示出的电压调节电路800类似的三个接触端子的集成电路来提供。除图8A中所描述的部件/元件之外，根据各种实施例的电压调节电路900可以进一步包括耦合在输入端子102与基准电压发生器812之间的预偏置电路902。预偏置电路902可以被配置为用于基准电压发生电路812和阻塞干扰（block disturbance）/脉动的电源，所述阻塞干扰/脉动可以存在于从到达参考电压发生电路812施加到输入端子802的电压上。进一步地，SOA (安全工作区域)电路904可以被耦合在输入端子802与误差放大器808之间。SOA电路904可以被配置成确保电压调节电路900在额定工作区域内操作。限流电路906 和热保护电路908可以被进一步提供并且耦合到误差放大器808以便分别防止根据各种实施例的电压调节电路900由于过流或过热而导致的失效或损坏。
在图9B中示出了电压调节电路950的又一实施例。根据各种实施例的电压调节电路950与图9A中所示出的实施例非常类似。因此相同的元件携带相同的附图标记并且它们将不被再次描述。电压调节电路950包括比图9A中所示出的实施例多两个以上的接触端子(其可以为接触垫)。可以提供第四接触端子，其对应于被配置成接收如图8B中所示出的供应电压Vs的供应电压端子820，并且被耦合到误差放大器808。第五接触端子928可以被提供和用于借助于外部电压分压器(代替包括如图9A中所示出的串联布置中的第一电阻器816和第二电阻器818的内部电压分压器)来设置调节的输出电压Vout。提供诸如启用、软启动以及电源良好之类的功能性的另外的功能电路可以被进一步实现到图9A和图9B中所示出的电压调节电路的实施例中。启用功能性可能是与有效功率管理有关的并且它可以涉及关断电压调节电路950的可能性，这在那个状态中可以具有非常低的电流消耗。电源良好功能性可以指的是输出电压被监控以得到欠压和/或过压，并且可以在检测到那些误差状态中的任何一个的情况下例如通过设置数字误差标志来生成对应的误差消息。
在图10中示出了基准电压发生器812 (基准电压发生电路)的示例性实施方式。图10中所示出的根据各种实施例的示例性基准电压发生器1000被配置成提供带隙基准电压，例如1,25V的带隙基准电压。
根据各种实施例的基准电压发生电路1000可以包括第一晶体管1004和第二晶体管1006，其中那些晶体管中的每一个都可以被配置为增强型PMOS晶体管。第一晶体管1004的第一源/漏端子和第二晶体管1006的第一源/漏端子被耦合到电源端子1002。第一晶体管1004的第二源/漏端子被耦合到可以为NPN双极晶体管的集电极端子的第三晶体管1010的第一端子。第二晶体管1006的第二源/漏端子被耦合到可以为NPN双极晶体管的集电极端子的第四晶体管1012的第一端子。第一晶体管1004的栅端子被耦合到第一晶体管1004的第二源/漏端子并且耦合到第二晶体管1006的栅端子。第三晶体管1010的第二端子例如发射极端子可以经由包括第一电阻器1016和第二电阻器1018的串联布置而被耦合到基准电位例如接地电位。第一电阻器1016和第二电阻器1018之间的节点被耦合到第四晶体管1012的第二端子，例如发射极端子。第三晶体管1010的控制端子例如其基极端子以及第四晶体管1012的控制端子例如其基极端子两者都被耦合到基准电压发生器1000的输出端1020。电流源1014被耦合在基准电压发生器电路1000的输出端1020与基准电位端子GND之间。第五晶体管1008例如NPN双极晶体管被耦合在电源端子1002与输出端子1020之间。第五晶体管1008的控制端子例如其基极端子被耦合到第二晶体管1006与第四晶体管1012之间的电通路。
在根据各种实施例的基准电压发生电路1000中提供的晶体管可以为在n型衬底上提供的隔离晶体管。隔离NPN双极晶体管在图7B中已经被呈现。以相似的方式，可以在位于p型阱内的n型衬底的一部分中(或在n+衬底上提供的外延层的部分中)提供MOS晶体管。图10中的晶体管符号中的每一个都包括围绕表示p型阱的晶体管符号的矩形。如图7B中所示，围绕隔离NPN双极晶体管的基区、发射极区以及集极区的阱748包括接触电极749。因此，可以自由地选择阱区748的电位。在基准电压发生器1000中提供的五个晶体管中的每一个的阱区可以被以星形布置的方式耦合到基准电位例如接地电位，使得每一个晶体管通过接地阱与干扰屏蔽/隔离。
在图11中呈现了图8B中所示出的电压调节电路808的示例性实施方式。基准电压发生器812的可能实施方式在图10中已经被示出，并且为了清楚起见该电路在图11中未被示出。
根据各种实施例的电压调节电路1100像关于图9B已经描述的那样包括被耦合到控制晶体管810的第一源/漏端子的输入端子802。控制晶体管810可以被配置为如图7B中所示出的垂直沟槽MOS晶体管或者进一步配置为垂直沟槽DMOS晶体管。控制晶体管810的第二源/漏端子被耦合到输出端子804。输出电压Vout经由包括第一电阻器816和第二电阻器818的电阻式分压器被感测并且提供给调节电路814，例如给误差放大器808的第二输入端。
误差放大器808 可以包括第一晶体管1104，例如增强型PMOS晶体管。第一晶体管1104的第一源/漏端子可以被耦合到电源端子820。第一晶体管1104的栅端子可以被耦合到其第二源/漏端子并且耦合到第二晶体管1108例如增强型PMOS晶体管的栅端子。第二晶体管1108的第一源/漏端子可以被耦合到供应电压端子垫820。第二晶体管1108的第二源/漏端子可以被耦合到第八晶体管1130例如增强型NMOS晶体管的第一源/漏端子，并且耦合到第九晶体管1132例如耗尽型NMOS晶体管的栅端子。第八晶体管1130的第二源/漏端子可以被耦合到基准电位，例如接地电位GND。第八晶体管1130的栅端子可以被耦合到第七晶体管1128例如增强型NMOS晶体管的栅端子，并且耦合到其第一源/漏端子。第七晶体管1128的第一源/漏端子可以被耦合到第四晶体管1120例如增强型PMOS晶体管的第二源/漏端子。第七晶体管1128的第二源/漏端子可以被耦合到基准电位。第四晶体管1120的第一源/漏端子可以经由第四电阻器1114而被耦合到第三电流源1110并且到基准电位，并且经由第四电阻器1114和第三电阻器1112进一步耦合到第三晶体管1116例如增强型MOS晶体管的第一源/漏端子。第三电流源1110可以被进一步耦合到供应电压端子垫1102。第四晶体管1120的栅端子可以被耦合到图10中所示出的基准电压发生器1000的输出端子1020使得带隙基准电压VBG可以被施加到其。第三晶体管1116的栅端子可以被耦合到第一电阻器816与第二电阻器818之间的节点使得输出电压Vout可以被感测。第三晶体管1116的第二源/漏端子可以被耦合到第六晶体管1126例如增强型NMOS晶体管的第一源/漏端子，耦合到其栅端子以及到第五晶体管1124例如增强型NMOS晶体管的栅端子。第六晶体管1126的第二源/漏端子和第五晶体管1124的第二源/漏端子可以被耦合到基准电位。第五晶体管1124的第一源/漏端子可以被耦合到第一晶体管1104的第二源/漏端子。第九晶体管1132的第一源/漏端子可以被耦合到供应电压端子垫820。第九晶体管1132的第二源/漏端子可以被耦合到第十晶体管1134例如耗尽型NMOS晶体管的栅端子，并且经由第一电流源1136耦合到电压调节电路1100的输出端804。第十晶体管1134例如耗尽型NMOS晶体管的第一源/漏端子可以被耦合到供应电压端子垫1102，第十晶体管1134的第二源/漏端子可以经由第二电流源1138而被耦合到控制晶体管810的控制区并且到电压调节电路1100的输出端。
在根据各种实施例的图11中所示出的误差放大器电路808中提供的晶体管可以为在n型衬底上提供的隔离晶体管，仅作为图10中所示出的根据各种实施例的基准电压发生器1000中提供的晶体管。图11中的晶体管符号中的每一个(除控制晶体管810之外)都包括围绕表示对应晶体管的p掺杂阱的晶体管符号的矩形。第一晶体管1104和第二晶体管1108可以被配置使得晶体管中的每一个的阱被耦合到其第一源/漏端子并且耦合到其主体/体区。第九晶体管1132和第十晶体管1134可以被配置使得同时地实现对应晶体管的主体/体的作用的晶体管中的每一个的阱可以被耦合到比对应晶体管的第二漏/源端子的电压更低的电压。然而，阱可以还被耦合到对应晶体管的第二源/漏区。第三晶体管1116和第四晶体管1120可以被配置使得所述晶体管中的每一个的阱被耦合到基准电位。第五晶体管1124、第六晶体管1126、第七晶体管1128以及第八晶体管1130可以被配置使得所述晶体管中的每一个的阱连同晶体管中的每一个的主体/体区一起被耦合到基准电位。
在图11中所示出的根据各种实施例的误差放大器808中包括的晶体管的阱的结构对应于许多非常可能的结构中的一个。可以看到可以被用于根据各种实施例的电压调节电路的设计的n型衬底技术的关键特征，事实上隔离晶体管中的每一个的p掺杂阱可以被个别地耦合到定义电位。如图10中所演示的那样，晶体管的阱可以被全部耦合到基准电位例如接地电位，从而形成星形布置。因此，当阱被耦合到特定电位时，阱可以提供屏蔽/隔离功能性使得对应晶体管的操作可能是更稳定的和/或抵抗干扰例如HF干扰。
在下文中，将在图12A至12D中更详细地描述在根据各种实施例的基准电压发生器1000中使用的和在根据各种实施例的电压调节电路1100中使用的晶体管的结构。即使在单独的图中描绘了晶体管中的每一个，也例如可以在一个衬底/晶片上的一个IC中提供图12A至12D中所示出的晶体管。因此，可以在包括在其上提供了外延层1204的n型衬底1202的晶片中/上提供晶体管。在衬底1202的背面上可以提供漏极/触点1201。漏极1201可以仅被通道元件即被可以被配置为例如垂直MOS晶体管的控制晶体管所使用。在图12A至12D中呈现的各视图中的每一个都是通过衬底/晶片的横截面侧视图。发生在晶体管的实施例中并且依赖相同结构的公共方面一旦在它们的首次出现之后就将对其仅进行描述。
图12A中所示出的垂直沟槽MOS晶体管1200包括在外延层1204的上表面上提供的源电极S和栅电极G。栅电极G中的每一个都被耦合到在沟槽中向下延伸并且被隔离材料1208例如介电材料围绕的栅区1210。当垂直MOS晶体管1200处于需要适当电压被施加到栅电极G的导通态时，从源区1216通过在体区1214中形成的沟道朝漏极1201的电流被建立。换句话说，电流仅正通过包括源区1216和体区1214的垂直MOS晶体管1200的中心段流动。在最外面的源电极S与外延层之间提供的阻塞区1212被提供在第一沟槽与第二沟槽之间和在从左向右计数的第三沟槽与第四沟槽之间。阻塞区1212被提供在垂直沟槽MOS晶体管1200的外面部分中以便减少泄漏电流并且可以被p掺杂有约1017 cm-3范围内的掺杂浓度。因为通过垂直沟槽MOS晶体管1200的电流在从布置在外延层1204的上表面的源区1216朝布置在衬底1202的背面上的漏极D的垂直方向上流动，所以衬底1202形成实际垂直MOS晶体管1200的整体部分。换句话说，衬底1202可以作为垂直沟槽MOS晶体管1200的漏区。因此，可以看到的是，作为通道元件的垂直MOS晶体管1200至少部分地形成在衬底中。另一方面，在图10中所示出的基准电压发生器1000中和在图11中所示出的电压调节电路1100中使用的其他晶体管可以为隔离晶体管，使得它们处于导通态的电流不会流动或者侵入衬底1202。那些晶体管的基本结构，即源区或发射极区、栅区或基区以及漏区或集极区，被提供在阱内的外延层区中并且因此被提供在衬底1202上或上面。然而，在可替换的实施例中可以在图10中所示出的基准电压发生器1000和图11中所示出的电压调节电路1100中使用垂直晶体管代替平面晶体管。
在图12B中示出了通过增强型PMOS晶体管1220的横截面视图。PMOS晶体管1220包括耦合到可以被p掺杂的源区1228的源电极S、耦合到可以被p掺杂的漏区1225的漏极D以及在源区1228与漏区1225之间的体的一部分上面提供的栅电极G。体电极B经由n掺杂体区1226被耦合到PMOS晶体管1220的主体/体1224。PMOS晶体管形成在其中的主体/体1224位于可以被p掺杂的阱1206 内。阱1206 细分成三个部分仅仅可以反应位于被用不同于形成阱1206的壁的两个部分的工艺中制造的PMOS晶体管的主体/体1224下面的阱1206的部分的情况。阱电极W被耦合到阱1206。靠近阱1206的侧面提供了沟槽，所述沟槽可以包括诸如被诸如介电材料之类的隔离材料1208围绕的多晶硅之类的导电材料1222。
增强型PMOS晶体管1220可以对应于在图10中所示出的电压基准电压发生器1000中提供的第一晶体管1004和第二晶体管1006，并且对应于在图11中所示出的电压调节电路1100中提供的第三晶体管1116和第四晶体管1120。为了实现对应结构阱电极W可以被连接到主体电极B和源电极S。
在图12C中示出了NPN双极晶体管1240的横截面视图。NPN双极晶体管1240包括耦合到可以被p掺杂的基区1244的基极B、耦合到可以被n掺杂的发射极区1246并且可以被布置在基区1244内的发射电极E以及耦合到可以被n掺杂的集电极区1242 的集电极C。和图12B中所示出的隔离PMOS晶体管1220的情况类似，该隔离NPN双极晶体管被提供在阱1206内，所述阱1206可以被p掺杂并且可以包括经由可以被p掺杂的耦合区1248耦合到其的阱电极W。接触区1248可以提供阱电极W与阱1206之间的低欧姆接触。
图12C中所示出的NPN双极晶体管1240可以对应于在图10中所示出的电压基准电压发生器1000中提供的第三晶体管1010、第四晶体管1012以及第五晶体管1008。为了实现对应结构阱电极W可以被连接到基准电位，例如接地电位。
在图12D中示出了NMOS晶体管1260的横截面视图。NMOS晶体管1240包括耦合到可以被n掺杂的源区1228的源电极S、耦合到可以被n掺杂的漏区1225的漏极D以及可以被耦合到栅极1262的栅电极G。栅极1262可以被布置在阱1206内的外延层1204的表面上提供的隔离层1264上，并且它可以通过p掺杂阱1206与其余外延层1204隔离。体电极B被提供耦合到可以被p掺杂并且被提供在阱1206的一部分中的体区1226。换句话说，在这个示例性实施例中阱1206的一部分同时地用作NMOS晶体管1260的体区。
取决于施加到栅电极G的电压的种类和源区1228与漏区1225之间的区的掺杂的种类，图12D中所示出的NMOS晶体管1260可以被配置为增强型或耗尽型晶体管。配置为增强型晶体管的NMOS晶体管1260可以对应于在图11中所示出的电压调节电路1100中提供的第五晶体管1124、第六晶体管1126、第七晶体管1128以及第八晶体管1130。为了实现对应结构在这种情况下还对应于阱电极的体电极B可以被耦合到基准电位，例如接地电位。配置为耗尽型晶体管的NMOS晶体管1260可以对应于在图11中所示出的电压调节电路1100中提供的第九晶体管1132和第十晶体管1134。为了实现对应结构，在这种情况下对应于阱电极的体电极B可以被耦合到第一电流源和第二电流源与电压调节电路1100的输出端子垫1140之间的电通路。
依照各种实施例的电压调节电路的通用实施方式在图13中被示出。根据各种实施例的电压调节电路1300可以包括至少部分地形成在n型衬底1302中的控制晶体管和包括耦合到控制晶体管1304的控制区的调节输出端的调节电路1306，其中，调节电路1306包括形成在n型衬底1302上和在n型衬底1302中的至少一个的至少一个晶体管1308。
依照各种实施例，所述电压调节电路可以包括至少部分地形成在n型衬底中的控制晶体管和包括耦合到所述控制晶体管的控制区的调节输出端的调节电路，其中，所述调节电路可以包括形成在n型衬底上和在n型衬底中的至少一个的至少一个晶体管。
根据另外的实施例，所述电压调节电路可以进一步包括耦合到控制晶体管的第一受控端子的输入端子。
根据另外的实施例，所述电压调节电路可以进一步包括耦合到控制晶体管的第二受控端子的输出端子。
根据所述电压调节电路的另外的实施例，控制晶体管的第一受控端子可以被提供在n型衬底的第一面之上。
根据另外的实施例，所述电压调节电路可以进一步包括在n型衬底的第一面上提供的层，其中，控制晶体管的第一受控端子可以被形成在所述层的表面处。
根据所述电压调节电路的另外的实施例，所述层可以包括外延层。
根据所述电压调节电路的另外的实施例，所述层可以掺杂有至少一个n型掺杂物。
根据所述电压调节电路的另外的实施例，所述层的掺杂浓度可以小于衬底的掺杂浓度。
根据所述电压调节电路的另外的实施例控制，晶体管的第二受控端子可以被提供在与n型衬底的第一面相反的n型衬底的第二面处。
根据所述电压调节电路的另外的实施例，n型衬底可以包括第二受控端子。
根据所述电压调节电路的另外的实施例，控制晶体管可以被配置成许可电流在可以基本上正交于由n型衬底所定义的平面的其受控端子之间流动。
根据所述电压调节电路的另外的实施例，控制晶体管可以被配置为垂直晶体管。
根据所述电压调节电路的另外的实施例，控制晶体管可以被配置为垂直场效应晶体管。
根据所述电压调节电路的另外的实施例，控制晶体管可以被配置为垂直金属氧化物半导体场效应晶体管。
根据所述电压调节电路的另外的实施例，控制晶体管可以被配置为双扩散型金属氧化物半导体场效应晶体管。
根据所述电压调节电路的另外的实施例，调节电路可以被配置为电压控制电流源。
根据所述电压调节电路的另外的实施例，调节电路可以被配置为运算跨导放大器。
根据所述电压调节电路的另外的实施例，至少一个晶体管包括第一受控端子和第二受控端子，其中其所述第一受控端子被形成在所述层的表面处。
根据所述电压调节电路的另外的实施例，至少一个晶体管的第二受控端子可以被形成在所述层的表面处。
根据所述电压调节电路的另外的实施例，至少一个晶体管可以被配置成许可电流在可以基本上平行于由n型衬底所定义的平面的其受控端子之间流动。
根据另外的实施例，所述电压调节电路可以进一步包括在层中形成的阱，其中至少一个晶体管可以被布置在所述阱内。
根据所述电压调节电路的另外的实施例，所述阱可以掺杂有至少一个p型掺杂物。
根据所述电压调节电路的另外的实施，例所述阱的掺杂浓度可以小于衬底的掺杂浓度。
根据所述电压调节电路的另外的实施例，所述阱可以具有耦合到其的阱端子。
根据所述电压调节电路的另外的实施例，阱端子可以被耦合到基准电位。
根据所述电压调节电路的另外的实施例，阱端子可以被耦合到具有较低电压电位的至少一个晶体管的两个受控端子的该受控端子。
根据所述电压调节电路的另外的实施例，阱端子可以被耦合到低于在具有至少一个晶体管的两个受控端子的较低电压电位的该受控端子处的电位的电位。
根据所述电压调节电路的另外的实施例，所述层可以包括被耦合到晶体管的受控端子中的一个的层端子并且阱端子可以被耦合到该层端子。
根据所述电压调节电路的另外的实施例，所述阱可以被配置成使至少一个晶体管与围绕阱的层隔离。
根据所述电压调节电路的另外的实施例，至少一个晶体管可以被配置为平面场效应晶体管。
根据所述电压调节电路的另外的实施例，至少一个晶体管可以被配置为平面金属氧化物半导体场效应晶体管。
根据所述电压调节电路的另外的实施例，至少一个晶体管可以被配置为平面双极晶体管。
根据所述电压调节电路的另外的实施例，至少一个晶体管可以被配置为垂直双极晶体管。
根据所述电压调节电路的另外的实施例，至少一个晶体管的第二受控端子可以被提供在与n型衬底的第一面相反的n型衬底的第二面处。
根据所述电压调节电路的另外的实施例，至少一个晶体管的第二受控端子和控制晶体管的第二受控端子可以被提供在n型衬底的相同面处。
根据所述电压调节电路的另外的实施例，调节电路可以包括被配置成接收得自在输出端子处的输出电压的反馈信号的输入端。
根据所述电压调节电路的另外的实施例，调节电路可以被配置成将反馈信号与基准信号进行比较并且基于比较的结果将调节信号提供给控制晶体管的控制区。
根据所述电压调节电路的另外的实施例，调节电路可以进一步包括被配置成从带隙基准电压得到基准信号的带隙基准电压电路。
根据所述电压调节电路的另外的实施例，n型衬底可以包括至少一个晶体管的第二受控端子。
根据所述电压调节电路的另外的实施例，至少一个晶体管可以被配置成许可电流在基本上正交于由n型衬底所定义的平面的其受控端子之间流动。
根据所述电压调节电路的另外的实施例，控制晶体管可以被配置为垂直场效应晶体管。
根据所述电压调节电路的另外的实施例，控制晶体管可以被配置为垂直金属氧化物半导体场效应晶体管。
依照另外的实施例提供了电压调节器，其可以包括至少部分地形成在衬底中的调节开关和包括可以被形成在衬底上和在衬底中的至少一个的至少一个开关的控制器，其中所述衬底可以包括n型衬底。
虽然已经参考特定实施例示出并且描述了本发明，但是本领域的技术人员应该理解，在不背离如由所附权利要求所限定的本发明的精神和范围的情况下，可以在本文中进行形式和细节上的各种改变。本发明的范围因此由所附权利要求来指示，并且落入权利要求的同等意义和范围内的所有改变因此旨在被包含。

Claims (20)

1.一种电压调节电路，其包括：
至少部分地形成在n型衬底中的控制晶体管；
调节电路，其包括耦合到所述控制晶体管的控制区的调节输出端，其中所述调节电路包括形成在所述n型衬底上和在所述n型衬底中的至少一个的至少一个晶体管；
输入端子，其被耦合到所述控制晶体管的第一受控端子；
输出端子，其被耦合到所述控制晶体管的第二受控端子；
其中，所述控制晶体管的所述第一受控端子被提供在所述n型衬底的第一面上方；
在所述n型衬底的所述第一面上提供层，其中，所述控制晶体管的所述第一受控端子被形成在所述层的表面处；
其中，所述层包括外延层。
2.根据权利要求1所述的电路，
其中，所述层掺杂有至少一个n型掺杂物。
3.根据权利要求2所述的电路，
其中，所述层的掺杂浓度小于所述衬底的掺杂浓度。
4.根据权利要求1所述的电路，
其中，所述控制晶体管的所述第二受控端子被提供在与所述n型衬底的所述第一面相反的所述n型衬底的第二面处。
5.根据权利要求4所述的电路，
其中，所述n型衬底包括所述第二受控端子。
6.根据权利要求4所述的电路，
其中，所述控制晶体管被配置成许可电流在基本上正交于由所述n型衬底所定义的平面的其受控端子之间流动。
7.根据权利要求1所述的电路，
其中，所述控制晶体管被配置为垂直晶体管。
8.根据权利要求1所述的电路，
其中，所述至少一个晶体管包括第一受控端子和第二受控端子，其中，其所述第一受控端子被形成在所述层的所述表面处。
9.根据权利要求8所述的电路，
其中，所述至少一个晶体管的所述第二受控端子被形成在所述层的所述表面处。
10.根据权利要求8所述的电路，
其中，所述至少一个晶体管被配置成许可电流在基本上平行于由所述n型衬底所定义的平面的其受控端子之间流动。
11.根据权利要求8所述的电路，进一步包括：
形成在所述层中的阱，其中所述至少一个晶体管被布置在所述阱内。
12.根据权利要求11所述的电路，
其中，所述阱掺杂有至少一个p型掺杂物。
13.根据权利要求12所述的电路，
其中，所述阱的掺杂浓度小于所述衬底的所述掺杂浓度。
14.根据权利要求11所述的电路，
其中，所述阱被耦合到基准电位。
15.根据权利要求11所述的电路，
其中，所述阱被配置成使所述至少一个晶体管与围绕所述阱的所述层隔离。
16.根据权利要求1所述的电路，
其中，所述至少一个晶体管被配置为平面场效应晶体管。
17.根据权利要求1所述的电路，
其中，所述调节电路包括被配置成接收得自在所述输出端子处的输出电压的反馈信号的输入端。
18.根据权利要求17所述的电路，
其中，所述调节电路被配置成将所述反馈信号与基准信号进行比较并且基于所述比较的结果将调节信号提供给所述控制晶体管的控制区。
19.根据权利要求18所述的电路，
其中，所述调节电路进一步包括被配置成从带隙基准电压得到所述基准信号的带隙基准电压电路。
20.一种电压调节器，其包括：
调节开关，其被至少部分地形成在衬底中；以及
控制器，其包括被形成在所述衬底上和在所述衬底中的至少一个的至少一个开关，
其中，所述衬底包括n型衬底。
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