KR101065045B1 - 실리콘 혼입에 의해 일 함수를 조정하여 금속 게이트구조를 형성하는 방법 - Google Patents

실리콘 혼입에 의해 일 함수를 조정하여 금속 게이트구조를 형성하는 방법 Download PDF

Info

Publication number
KR101065045B1
KR101065045B1 KR1020057019481A KR20057019481A KR101065045B1 KR 101065045 B1 KR101065045 B1 KR 101065045B1 KR 1020057019481 A KR1020057019481 A KR 1020057019481A KR 20057019481 A KR20057019481 A KR 20057019481A KR 101065045 B1 KR101065045 B1 KR 101065045B1
Authority
KR
South Korea
Prior art keywords
metal layer
silicon
metal
gate
deposition
Prior art date
Application number
KR1020057019481A
Other languages
English (en)
Other versions
KR20060030018A (ko
Inventor
크리스티 우
폴 알. 베세르
밍 반 엔지오
제인즈 엔. 팬
진송 이인
Original Assignee
글로벌파운드리즈 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 글로벌파운드리즈 인크. filed Critical 글로벌파운드리즈 인크.
Publication of KR20060030018A publication Critical patent/KR20060030018A/ko
Application granted granted Critical
Publication of KR101065045B1 publication Critical patent/KR101065045B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

제어된 일 함수를 갖는 금속 게이트(30)를 구비하는 반도체 구조를 형성하는 방법은 채널에 의해 분리되는 활성 영역들(12)과 상기 채널 위 및 유전층(20) 내의 일시적 게이트(16)를 갖는 기판(10)을 구비하는 전구체를 형성하는 단계를 포함한다. 상기 일시적 게이트(16)는 제어되어 상기 유전층(2)의 바닥 및 측벽들로 리세스(22)를 형성한다. 비실리콘 함유 금속층(26)은 상기 리세스(22)에서 증착된다. 실리콘은 상기 금속층(26)에 혼입되며 금속(28)은 상기 금속층(26) 상에 증착된다. 상기 실리콘의 혼입은 상기 금속층(26)의 증착 전에, 상기 증착 후에, 또는 증착 전 및 증착 후에 행해진다. 상기 금속층(26)에 혼입되는 실리콘량은 형성되는 금속 게이트(30)의 일 함수를 제어한다.

Description

실리콘 혼입에 의해 일 함수를 조정하여 금속 게이트 구조를 형성하는 방법{A METHOD OF FORMING A METAL GATE STRUCTURE WITH TUNING OF WORK FUNCTION BY SILICON INCORPORATION}
본 발명은 반도체 공정 분야에 관한 것으로, 특히 대체 게이트 공정 기술을 이용하여 금속 게이트 전극들을 형성하는 것에 관한 것이다.
집적 회로(IC) 산업에서, 금속-산화물-반도체(MOS) 트랜지스터들은 전형적으로 폴리실리콘 게이트 전극들을 이용하여 형성되어 왔다. 폴리실리콘 재료는 그의 열저항 특성들(즉, 폴리실리콘은 후속하는 고온 공정에 더 잘 견딜 수 있음)로 인하여 MOS 게이트 전극으로서 선호되어 사용되어 왔다. 고온 공정 동안의 폴리실리콘의 견고성(robustness)에 의해, 폴리실리콘은 소스 및 드레인 영역들과 함께 고온에서 어닐링될 수 있다. 또한, 도핑된 원자들의 채널 영역으로의 이온 주입을 차단하는 폴리실리콘의 능력은 유용하다. 폴리실리콘의 이온 주입 차단 잠재력으로 인하여, 폴리실리콘은 게이트 패터닝이 완료된 후에 자기-정렬된 소스 및 드레인 구조들을 용이하게 형성할 수 있게 한다. 그러나, 폴리실리콘 게이트 전극들은 일부 단점들을 갖는다. 예를 들어, 폴리실리콘 게이트 전극들은 대부분의 금속 재료들보다 높은 고유저항을 겪는 반도체 재료들로부터 형성된다. 따라서, 폴리실리콘 게이트 전극들은 금속 재료들로 이루어진 게이트들보다 훨씬 느린 속도로 동작할 수 있다. 이와 같은 높은 고유저항을 부분적으로 보상하기 위해, 폴리실리콘 재료들은 그들의 동작 속도를 허용가능한 범위까지 증가시키기 위해 광범위하고도 값비싼 실리사이드 공정을 종종 필요로 한다.
산업 분야에서는 폴리실리콘 게이트 디바이스를 대체할 수 있는 금속 게이트 디바이스를 요구하고 있다. 그러나, 금속 게이트들은 종래의 폴리실리콘 게이트 전극들이 견뎌낼 수 있는 것보다 더 높은 온도들 및 산화 환경들을 견뎌낼 수 없다. 폴리실리콘 게이트 전극들과 관련된 이들 문제들 중 일부를 피하기 위해, 대체 다마신(damascene) 금속 게이트 공정을 수행하였다. 다마신 게이트 공정은 일회성(disposable) 게이트를 이용하며, 상기 게이트는 종래의 공정에서와 같이 소스, 드레인, 스페이서, 에칭 스톱들 및 반사 방지 코팅들로 형성된다. 상기 일회성 게이트 및 유전체들은 에칭 제거되어 원래의 게이트 산화물을 노출시킨다. 그 후에, 상기 일회성 폴리실리콘 게이트는 금속 게이트로 교체되며 이 금속 재료에 의해 고유저항이 보다 낮아지게 된다.
반도체 기술에서의 설계상의 고려사항은 임계값에 걸쳐 전자들을 여기시키는데 필요한 에너지량인 일 함수이다. 실리콘 기판들 상의 폴리실리콘 게이트들은 게이트들을 적절하게 제어할 수 있게 하는 일 함수를 제공한다. 그러나, 실리콘 기판 상의 게이트 재료로서 금속을 사용하면 폴리실리콘 게이트들에 비해 일 함수를 변화시키는바 이는 바람직하지 못하다. 이에 의해, 상기 게이트의 제어성이 감소된다.
게이트를 금속으로 하면서도 일 함수는 고도로 제어가능한 방식으로 원하는 값으로 조정가능한 반도체 구조를 제조하는 방법 및 반도체 구조가 요구된다.
상기 및 다른 요구들은 채널에 의해 분리되는 활성 영역들 및 상기 채널 위에 그리고 유전층 내의 일시적 게이트를 갖는 기판을 구비하는 전구체(precursor)를 형성하는 단계를 포함하는 반도체 구조를 형성하는 방법을 제공하는 본 발명의 실시예들에 의해 충족된다. 상기 일시적 게이트는 제거되어 상기 유전층의 바닥 및 측벽들로 리세스(recess)를 형성한다. 그 후에, 비-실리콘 함유 금속층은 상기 리세스에 증착된다. 상기 금속층 상에 금속이 증착되고 실리콘은 상기 금속층으로 혼입(incorporate)된다. 본 발명의 어떤 실시예들에서, 상기 실리콘의 혼입은 열적 실란(thermal silane) 처리를 포함한다. 상기 열적 실란 처리는 프리-소크(pre-soak)(즉, 전 침투), 포스트-소크(post-soak)(즉, 후 침투) 또는 프리-소크와 포스트-소크의 조합을 포함할 수 있다. 본 발명의 다른 실시예들에서, 열적 실란 처리는 상기 증착된 비-실리콘 함유 금속층의 플라즈마 처리를 포함한다. 상기 플라즈마 처리는 열적 소크 처리와 조합될 수 있다.
예를 들어, Ta, W, Mo, Ru, Ti 및 Co로 이루어질 수 있는 금속층으로의 실리콘의 혼입은 리세스에서의 금속층의 일 함수를 통해 고도의 제어를 제공한다. 상기 금속층으로 혼입된 실리콘량은 실란 처리들의 수를 제어하는 것을 포함하여, 다수의 다른 방법들로 제어될 수 있다. 실리콘 혼입량을 제어하는 다른 방법들은 실란 처리 시간을 제어하는 단계 및 상기 실란 처리 온도를 제어하는 단계를 포함한다. 상기 실리콘 혼입량을 제어하는 또 다른 방법은 비-실리콘 함유 금속층의 두께를 제어하는 것이다. 상기 층의 두께가 얇을수록, 상기 금속층에 혼입되는 실리콘의 퍼센티지도 더 커진다.
이전에 설명된 요구들은 또한 전구체 상에 금속 게이트를 형성하는 단계 및 상기 금속 게이트를 실란으로 열 처리하여 상기 금속 게이트의 일 함수를 제어가능하게 조정하는 단계를 포함하는, 금속 게이트 반도체 디바이스를 형성하는 방법을 제공하는 본 발명의 다른 실시예들에 의해 충족된다.
본 발명의 전술한 그리고 다른 피쳐들, 양상들 및 장점들은 첨부한 도면들을 참조하여 본 발명의 이하의 상세한 설명으로부터 더욱 명백해질 것이다.
도 1은 본 발명의 실시예들에 따른 반도체 구조 전구체의 단면의 개략도이다.
도 2는 더미(dummy) 게이트 및 게이트 유전체가 제거된 후의 도 1의 구조를 도시한다.
도 3a는 본 발명의 소정 실시예들에 따른 실란 처리가 행해지는 도 2의 구조를 도시한다.
도 3b는 본 발명의 소정의 다른 실시예들에 따른 금속층의 증착 후의 도 2의 구조를 도시한다.
도 4a는 본 발명의 소정의 실시예들에 따른 금속층의 증착 후의 도 3a의 구조를 도시한다.
도 4b는 본 발명의 소정의 다른 실시예들에 따른 증착된 금속층의 실란 처리 동안의 도 3b의 구조를 도시한다.
도 5는 본 발명의 실시예들에 따른 금속층 상부에의 금속의 증착 후에 도 4a 또는 도 4b 어느 하나의 구조를 도시한다.
도 6은 금속 게이트를 형성하기 위한 평탄화 후의 도 5의 구조를 도시한다.
도 7은 본 발명의 대안적인 실시예에서의 공정 단계를 도시한다.
본 발명은 반도체 구조들에서 금속 게이트들을 사용하는 것과 관련된 문제점들에 대처하여 해결한다. 대체 금속 게이트들을 이용하는 종래의 반도체 구조에서, 실리콘 기판 상에 금속층을 사용함으로 인하여 폴리실리콘 게이트로부터 일 함수가 변경된다. 본 발명은 조정가능한 일 함수를 제공함으로써 원하는 값으로 정밀하게 조정되는 일 함수를 갖는 금속 게이트를 형성한다. 이는 다마신 게이트 구조 내에 증착된 탄탈륨 등의 금속층에 실리콘을 혼입시키도록 제어하는 방식으로 실란 처리를 수행함으로써 달성된다. 따라서, 본 발명의 금속 게이트 기술은 추가의 조정 주입을 수행하지 않고도 매우 작은 CMOS 디바이스들의 임계 전압을 수정할 수 있는 특징을 제공한다. 이는 채널 주입들에 대한 자유도의 정도가 CMOS 채널 길이의 적극적인 스케일링에 따라 극적으로 감소하기 때문에 유용하다.
도 1은 본 발명의 실시예들에 따라 구성되는 반도체 구조에 대한 전구체의 단면이다. 다음의 설명에서, 피쳐들 및 도면들은 상대적인 크기들 및 형상들에 있어 반드시 정확하게 표현할 것은 아니며, 예시의 목적을 위해 나타낸 것이다.
도 1에서, 실리콘 기판(10)이 종래의 도핑 기술들에 의해 형성된 활성 영역들(12)을 갖는다. 게이트 산화물(14)이 상기 기판(10)의 표면 상에 제공된다. 실리사이드 영역들(15)이 상기 활성 영역들(12) 상에 형성된다. 일시적(또는 "더미") 게이트로서 이용되는 폴리실리콘 게이트(16)가 상기 게이트 산화물(14)의 상부에 제공된다.
스페이서(18)가 상기 게이트(16)의 측벽들 상에 제공된다. 스페이서들(18)은 실리콘 질화물, 실리콘 산화물, 실리콘 옥시나이트라이드(oxynitride) 또는 그의 다른 층들과 같은 임의의 적절한 재료로 이루어질 수 있다. 유전층(20)이 상기 기판(10)의 상부에 제공된다. 도 1의 반도체 구조는, 예를 들어 화학 기계적 연마(CMP)에 의해 평탄화됨으로써, 평탄화된 상면을 제공한다.
도 1의 구조는 활성 영역들 및 폴리실리콘 게이트를 갖는 종래의 반도체 구조이다. 그러나, 게이트에 감소된 고유저항을 제공하기 위해, 폴리실리콘 게이트(16)는 본 발명에서 제공된 바와 같이 제거되어 금속 게이트로 교체될 수 있다. 그러나, 이전에 나타난 바와 같이, 금속 게이트 구조의 사용은 상기 게이트의 일 함수를 바람직하지 않게 변경시킬 수 있다. 이러한 바람직하지 못한 변경은 본 발명에서 일 함수를 원하는 값으로 조정하는 금속 게이트의 실란 처리에 의해 회피된다.
도 2에서, 폴리실리콘 게이트(16)는 스페이서들(18) 사이의 영역으로부터 제거되었다. 상기 게이트 산화물(14)은 상기 기판(10)의 상부 및 상기 스페이서들(18)에 의해 형성된 측벽들에 의해 형성되는 리세스(22) 내에 남아있는 것으로 도 2에 도시되어 있다. 본 발명의 소정 실시예들에서, 상기 게이트 산화물(14)은 제거되고 하이(high)-k 게이트 유전 재료로 교체된다. 상기 하이-k 게이트 유전 재료로 사용될 수 있는 특정 재료들은 예를 들어, Zr02, HfO2, InO2, LaO2, TaO2를 포함한다. 종래의 게이트 산화물 대신에 다른 다수의 금속 산화물들 또는 페로브스카이트(perovskite)들이 사용될 수 있다. 그러나, 다음의 설명에서, 게이트 산화물(14)은 제거되지 않은 것으로 가정된다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 공정의 다음 단계에서의 도 2의 구조를 도시한다. 도 3a에서, 제 1 실란 처리가 행해진다. 이는 도 3a의 화살표들 24에 의해 표시된다. 상기 실란 처리는 프리-소크로 간주되며 다음의 파라미터들, 즉 약 3 ~ 6 torr의 압력 및 약 250 ~ 550℃의 온도에 따라 수행될 수 있다.
SiH4의 유량은 약 400 ~ 약 1000 sccm 사이이고 처리 시간은 약 10 ~ 약 60초 사이이다.
도 3a의 프리-소크 실란 처리 후에, 금속층(26)은 상기 리세스(22) 내에, 그리고 상기 유전층(20)의 상부에 형성된다. 종래의 공정, 즉 물리 기상 증착(PVD)에 의한 스퍼터 증착과 같은 공정이 사용되어 금속층(26)을 증착할 수 있다. 상기 금속층(26)은 예를 들어, Ta, W, Mo, Ru, Ti, TiN, TaN 또는 Co와 같은 적절한 재료로 이루어진다. 예를 들어 약 10Å ~ 약 100Å 사이의 비교적 얇은 층이 증착될 수 있다.
도 3a에서 형성된 프리-소크는 도 4a의 금속층(26)이 상기 증착동안 실리콘(Si)을 혼입시키도록 야기하여, 실제로 형성되는 금속층(26)은 실리콘을 포함한다. 예를 들어, 도 3a의 프리-소크를 수반하는 형성 후에 금속층(26)은 예를 들어, TaSi, WSi, MoSi, RuSi, TiSi, TiNSi, TaNSi 또는 CoSi일 수 있다. 실리콘의 혼입은 설계자에 의해 설정된 원하는 값으로 일 함수를 변경시킨다. 이것은 형성되는 금속 게이트의 일 함수의 미세 조정을 제공한다.
본 발명의 대안적인 실시예들에서, 도 3b 및 도 4b에 도시된 바와 같이, 상기 금속층(26)은 임의의 실란 처리들 전에 증착된다. 상기 금속층(26)은 도 4a의 금속층(26)에 사용되는 것과 동일한 재료일 수 있고, 따라서 상기 층에 대해 동일한 참조 번호가 지정된다. 그러나, 금속층(26)은 도 3b의 임의의 혼입된 실리콘을 갖지 않는다.
도 4b에서, 포스트-소크 또는 플라즈마 실란 처리는 실리콘을 상기 금속층(26)에 혼입시키기 위해 제공된다. 따라서, 상기 최종 금속층(26)은 도 4a의 금속층(26)과 동일한 재료로 이루어진다. 상기 프리-소크 실란 처리에 대한 동일한 파라미터들은 상기 포스트-소크 실란 처리에 대해 사용될 수 있다. PECVD 챔버의 실란 플라즈마 처리를 위한 파라미터들은 다음과 같다: 압력은 약 2 ~ 약 4 torr이고; 온도는 약 350℃ ~ 약 450℃이고; RF 전력은 약 100 ~ 약 250W이고; SiH4의 유량은 약 60 ~ 약 110 sccm이며, 처리 시간은 약 5 ~ 약 30초 사이이다. 그러나, 이들 파라미터들은 단지 예시적인 것이며, 본 발명의 범위를 벗어나지 않고 다른 파라미터들이 사용될 수 있다.
도 3a 및 도 4b의 실시예들은 소정의 실시예들로 조합되며, 상기 공정은 프 리-소크뿐 아니라 포스트-소크 또는 포스트-플라즈마 처리를 포함한다. 금속층(26)의 실란 처리의 총 수를 변경하면, 상기 금속층(26)에 혼입되는 실리콘량이 변한다. 이는 일 함수값을 선택하는데 있어서 설계자 유연성을 제공하면서, 상기 금속층(26)의 일 함수의 제어를 제공하는 효과를 갖는다.
도 5는 혼입된 실리콘을 갖는 상기 금속층(26) 상에 또 다른 금속층(28)을 증착한 후의 도 4a 또는 도 4b의 구조를 도시한다. 상기 금속층(28)은 상기 금속층(26)에 적합한 재료를 포함한다. 예를 들어, 금속층(28)은 탄탈륨 또는 구리 또는 구리합금으로 이루어질 수 있다. 종래의 증착 기술은 물리 기상 증착, 화학 기상 증착 또는 무전해 증착(구리에 대해) 등으로 금속층(28)을 증착하도록 사용될 수 있다. 상기 금속층(28)에 대한 또 다른 적절한 재료는 텅스텐(W)이고 CVD에 의해 증착될 수 있다.
금속층(28)의 증착 후에, 혼입된 실리콘을 갖는 금속층(26)과 금속층(28)을 포함하는 금속 게이트(30)를 형성하도록 화학 기계적 연마(CMP) 등의 평탄화 공정이 수행된다.
본 발명에 의해, 설계자는 상기 금속층(26)에 부가되는 실리콘량을 제어함으로써 상기 금속 게이트(30)의 일 함수를 조정할 수 있다. 예를 들어, 실란 처리들의 수는 변화할 수 있다. 사전-처리가 사용될 수 있고, 사후-처리가 사용될 수 있거나, 또는 사전 및 사후 처리들이 모두 사용될 수 있다. 처리들의 수는 상기 금속층(26)에 혼입된 실리콘량에 영향을 미치며, 따라서 금속 게이트의 일 함수에 영향을 미친다.
또한, 실란 처리 시간은 실리콘 혼입량에 영향을 미친다. 더 많은 실리콘량이 더 긴 실란 처리 시간으로 상기 금속층(26)에 혼입된다. 유사하게, 상기 실란 처리들의 처리 온도는 실리콘 혼입량에 영향을 미친다. 온도가 높아질수록, 더 많은 실리콘량이 혼입된다. 당업자는 원하는 일 함수를 얻기 위해 사용되는 금속층(26)에 따라 온도들을 변화시킬 수 있다.
또 다른 인자는 금속층(26)의 두께이다. 금속층(26)이 얇을수록 금속층(26)에 더 많은 실리콘이 혼입될 수 있다. 이는 일 함수가 제어될 수 있는 또 다른 파라미터를 제공한다.
본 발명의 대안적인 실시예들에서, 도 7에 도시된 바와 같이, 실리콘이 혼입된 층을 형성하는 대안적인 방법이 제공된다. 상기 방법에서, 도 3b에 후속하는 도 7에 도시된 바와 같이, 실리콘층(27)은 예를 들어, 물리 기상 증착을 이용하여 웨이퍼 상에 증착된다. 상기 단계는 상업적으로 이용가능한 현재 사용되는 표준 UHV 다중-챔버 스퍼터 시스템들에서 행해진다. 짧은 어닐링 단계는 예를 들어, 급속 열 어닐(RTA)에 의해 수행된다. 상기 온도는 이와 같은 짧은 어닐 동안 약 300℃ ~ 약 500℃ 사이에서 유지된다. 상기 층(27)의 실리콘은 상기 금속층(26)과 반응하지만, 상기 온도는 실리사이드화에 필요한 온도 아래로 유지되므로, 실리사이드는 형성되지 않는다. 상기 어닐링 후, 이러한 어닐링에 의해 상기 층(27)의 실리콘이 상기 금속층(26)에 혼입됨으로써, 상기 제조 공정은 계속되어 도 5에서 금속층(28)이 증착되고, 그 후에 도 6에서 평탄화된다.
본 발명은 상세하게 설명되고 도시되었지만, 이해되는 바와 같이 이는 도시 및 예시만을 위한 것일뿐 본 발명을 제한하는 것이 아닌 바, 본 발명의 범위는 첨 부되는 청구범위에 의해서만 제한된다.

Claims (13)

  1. 반도체 구조를 형성하는 방법에 있어서,
    채널에 의해 분리되는 활성 영역들(12) 및 상기 채널 위 및 유전층(20) 내에 일시적 게이트(16)를 갖는 기판(10)을 구비하는 전구체를 형성하는 단계;
    상기 일시적 게이트(16)를 제거하여 상기 유전층(20)의 바닥 및 측벽들로 리세스(22)를 형성하는 단계;
    상기 리세스(22)에 비실리콘 금속 함유 금속층(26)을 증착하는 단계;
    상기 금속층(26) 상에 금속(28)을 증착하는 단계; 및
    상기 금속층(26)에 실리콘을 제어가능하게 혼입시키는 단계를 포함하며, 상기 금속층(26)에 혼입되는 실리콘량은 상기 반도체 구조의 일 함수를 제어가능하게 조정하는 것을 특징으로 하는 반도체 구조 형성 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 혼입 단계는 상기 비실리콘 금속 함유 금속층(26)의 증착 전에 실란(SiH4)으로의 프리-소크(pre-soak) 단계를 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
  3. 제 2 항에 있어서,
    상기 실리콘 혼입 단계는 상기 비실리콘 금속 함유 금속층(26)의 증착 후에 SiH4로의 포스트-소크(post-soak) 단계를 더 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
  4. 제 2 항에 있어서,
    상기 실리콘 혼입 단계는 상기 비실리콘 금속 함유 금속층(26)의 증착 후의 플라즈마 처리 단계를 더 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
  5. 제 1 항에 있어서,
    상기 실리콘 혼입 단계는 상기 비실리콘 금속 함유 금속층(26)의 증착 후의 플라즈마 처리 단계를 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
  6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 금속층(26)에 혼입되는 실리콘량은 상기 금속층(26)의 증착 단계 전 또는 후에 프리-소크, 포스트-소크 및 플라즈마 처리 중 어느 하나 또는 이들 모두에 의존하는 것을 특징으로 하는 반도체 구조 형성 방법.
  7. 제 1 항에 있어서,
    상기 비실리콘 금속 함유 금속층(26)은 Ta, W, Mo, Ru, Ti, TiN, TaN 및 Co 중 하나를 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
  8. 금속 게이트 반도체 디바이스를 형성하는 방법에 있어서,
    전구체 상에 금속층(26)을 형성하는 단계와;
    상기 금속층(26)을 실란으로 열처리하는 단계와;
    상기 금속층(26)을 포함하여 이루어지는 금속 게이트(30)를 형성하는 단계를 포함하며,
    여기서, 상기 금속층(26)에 혼입되는 실리콘량은 상기 금속 게이트(30)의 일 함수를 제어가능하게 조정하도록 변화되는 것을 특징으로 하는 금속 게이트 반도체 디바이스 형성 방법.
  9. 제 8 항에 있어서,
    상기 열처리 단계는 열적 소킹 단계를 포함하는 것을 특징으로 하는 금속 게이트 반도체 디바이스 형성 방법.
  10. 제 9 항에 있어서,
    상기 열적 소킹 단계는 상기 금속층(26)에 혼입되는 실리콘량을 제어하기 위해 열적 소킹 처리 시간을 제어하는 것을 특징으로 하는 금속 게이트 반도체 디바이스 형성 방법.
  11. 제 10 항에 있어서,
    상기 열적 소킹 단계는 상기 금속층(26)에 혼입되는 실리콘량을 제어하기 위해 상기 열적 소킹 동안 온도를 제어하는 것을 특징으로 하는 금속 게이트 반도체 디바이스 형성 방법.
  12. 제 8 항에 있어서,
    상기 열처리 단계는 상기 금속층(26)을 플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 금속 게이트 반도체 디바이스 형성 방법.
  13. 제 12 항에 있어서,
    상기 금속층(26)은 Ta, W, Mo, Ru, Ti, TiN, TaN 및 Co 중 하나로 이루어지는 것을 특징으로 하는 금속 게이트 반도체 디바이스 형성 방법.
KR1020057019481A 2003-04-23 2004-04-19 실리콘 혼입에 의해 일 함수를 조정하여 금속 게이트구조를 형성하는 방법 KR101065045B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/420,721 2003-04-23
US10/420,721 US7071086B2 (en) 2003-04-23 2003-04-23 Method of forming a metal gate structure with tuning of work function by silicon incorporation

Publications (2)

Publication Number Publication Date
KR20060030018A KR20060030018A (ko) 2006-04-07
KR101065045B1 true KR101065045B1 (ko) 2011-09-19

Family

ID=33298548

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057019481A KR101065045B1 (ko) 2003-04-23 2004-04-19 실리콘 혼입에 의해 일 함수를 조정하여 금속 게이트구조를 형성하는 방법

Country Status (8)

Country Link
US (1) US7071086B2 (ko)
JP (1) JP2006524438A (ko)
KR (1) KR101065045B1 (ko)
CN (1) CN1777976B (ko)
DE (1) DE112004000699B4 (ko)
GB (1) GB2417137B (ko)
TW (1) TWI339898B (ko)
WO (1) WO2004095556A1 (ko)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7332421B2 (en) * 2003-12-31 2008-02-19 Dongbu Electronics Co., Ltd. Method of fabricating gate electrode of semiconductor device
US6921691B1 (en) 2004-03-18 2005-07-26 Infineon Technologies Ag Transistor with dopant-bearing metal in source and drain
US7226826B2 (en) * 2004-04-16 2007-06-05 Texas Instruments Incorporated Semiconductor device having multiple work functions and method of manufacture therefor
US8178902B2 (en) 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
US8399934B2 (en) 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US7592678B2 (en) 2004-06-17 2009-09-22 Infineon Technologies Ag CMOS transistors with dual high-k gate dielectric and methods of manufacture thereof
US7344934B2 (en) 2004-12-06 2008-03-18 Infineon Technologies Ag CMOS transistor and method of manufacture thereof
US7253050B2 (en) 2004-12-20 2007-08-07 Infineon Technologies Ag Transistor device and method of manufacture thereof
US7160781B2 (en) 2005-03-21 2007-01-09 Infineon Technologies Ag Transistor device and methods of manufacture thereof
US7361538B2 (en) 2005-04-14 2008-04-22 Infineon Technologies Ag Transistors and methods of manufacture thereof
US8188551B2 (en) 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7462538B2 (en) 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
US7495290B2 (en) 2005-12-14 2009-02-24 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7510943B2 (en) 2005-12-16 2009-03-31 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
TW200818271A (en) * 2006-06-21 2008-04-16 Tokyo Electron Ltd Method of forming TaSiN film
US8796084B2 (en) * 2007-09-28 2014-08-05 Taiwan Semiconductor Manufacturing Company Ltd. Method for removing hard masks on gates in semiconductor manufacturing process
US7781321B2 (en) 2008-05-09 2010-08-24 International Business Machines Corporation Electroless metal deposition for dual work function
US8324090B2 (en) * 2008-08-28 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method to improve dielectric quality in high-k metal gate technology
US8012817B2 (en) * 2008-09-26 2011-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor performance improving method with metal gate
US8124515B2 (en) 2009-05-20 2012-02-28 Globalfoundries Inc. Gate etch optimization through silicon dopant profile change
US8232148B2 (en) 2010-03-04 2012-07-31 International Business Machines Corporation Structure and method to make replacement metal gate and contact metal
US8283734B2 (en) * 2010-04-09 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-threshold voltage device and method of making same
CN102339752A (zh) * 2010-07-14 2012-02-01 中国科学院微电子研究所 一种基于栅极替代工艺的制造半导体器件的方法
US8592266B2 (en) 2010-10-27 2013-11-26 International Business Machines Corporation Replacement gate MOSFET with a high performance gate electrode
US20120280288A1 (en) 2011-05-04 2012-11-08 International Business Machines Corporation Inversion thickness reduction in high-k gate stacks formed by replacement gate processes
CN103187448B (zh) * 2011-12-31 2016-03-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11043386B2 (en) 2012-10-26 2021-06-22 Applied Materials, Inc. Enhanced spatial ALD of metals through controlled precursor mixing
US9230815B2 (en) 2012-10-26 2016-01-05 Appled Materials, Inc. Methods for depositing fluorine/carbon-free conformal tungsten
US9514983B2 (en) * 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US8846550B1 (en) * 2013-03-14 2014-09-30 Asm Ip Holding B.V. Silane or borane treatment of metal thin films
TWI582839B (zh) * 2013-04-17 2017-05-11 聯華電子股份有限公司 金屬閘極結構及其製作方法
EP2802003B1 (en) * 2013-05-07 2019-08-28 IMEC vzw Method for providing a gate metal layer of a transistor device
US9324710B2 (en) 2014-02-24 2016-04-26 International Business Machines Corporation Very planar gate cut post replacement gate process
KR102396085B1 (ko) 2015-10-28 2022-05-12 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
US9741577B2 (en) 2015-12-02 2017-08-22 International Business Machines Corporation Metal reflow for middle of line contacts
KR102553260B1 (ko) * 2016-08-03 2023-07-07 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9960078B1 (en) 2017-03-23 2018-05-01 International Business Machines Corporation Reflow interconnect using Ru
CN109087887B (zh) * 2017-06-14 2021-04-02 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US10672649B2 (en) 2017-11-08 2020-06-02 International Business Machines Corporation Advanced BEOL interconnect architecture
US10541199B2 (en) 2017-11-29 2020-01-21 International Business Machines Corporation BEOL integration with advanced interconnects
KR102495082B1 (ko) 2018-06-12 2023-02-01 삼성전자주식회사 반도체 장치
US11342225B2 (en) 2019-07-31 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier-free approach for forming contact plugs
FR3104173B1 (fr) 2019-12-06 2023-07-21 Centre Nat Rech Scient : Procédé de production de nanoclusters de silicium et/ou germanium présentant un moment dipolaire électrique et/ou magnétique permanent
US11640983B2 (en) 2020-08-14 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077355A (ja) 1999-08-13 2001-03-23 Texas Instr Inc <Ti> トランジスタを形成する方法
US6420236B1 (en) * 1999-08-24 2002-07-16 Texas Instruments Incorporated Hydrogen treatment for threshold voltage shift of metal gate MOSFET devices
US6423619B1 (en) * 2001-11-30 2002-07-23 Motorola, Inc. Transistor metal gate structure that minimizes non-planarity effects and method of formation
US20060017818A1 (en) * 2004-07-26 2006-01-26 Pentax Corporation Stage apparatus and camera shake correction apparatus using the stage apparatus

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6933021B2 (en) 1995-07-06 2005-08-23 Applied Materials, Inc. Method of TiSiN deposition using a chemical vapor deposition (CVD) process
US6017818A (en) 1996-01-22 2000-01-25 Texas Instruments Incorporated Process for fabricating conformal Ti-Si-N and Ti-B-N based barrier films with low defect density
JP3592451B2 (ja) * 1996-08-13 2004-11-24 富士通株式会社 半導体装置の製造方法
US6297152B1 (en) * 1996-12-12 2001-10-02 Applied Materials, Inc. CVD process for DCS-based tungsten silicide
US6528426B1 (en) 1998-10-16 2003-03-04 Texas Instruments Incorporated Integrated circuit interconnect and method
US6436825B1 (en) 2000-04-03 2002-08-20 Taiwan Semiconductor Manufacturing Company Method of copper barrier layer formation
US6271136B1 (en) 2000-04-04 2001-08-07 Taiwan Semiconductor Manufacturing Company Multi-step plasma process for forming TiSiN barrier
JP2002118175A (ja) * 2000-10-05 2002-04-19 Toshiba Corp 半導体装置及びその製造方法
KR100372647B1 (ko) * 2000-10-13 2003-02-19 주식회사 하이닉스반도체 다마신 금속게이트 형성방법
US6436840B1 (en) * 2000-10-19 2002-08-20 Advanced Micro Devices, Inc. Metal gate with CVD amorphous silicon layer and a barrier layer for CMOS devices and method of making with a replacement gate process
US6518113B1 (en) * 2001-02-06 2003-02-11 Advanced Micro Devices, Inc. Doping of thin amorphous silicon work function control layers of MOS gate electrodes
US6518106B2 (en) * 2001-05-26 2003-02-11 Motorola, Inc. Semiconductor device and a method therefor
US6475908B1 (en) * 2001-10-18 2002-11-05 Chartered Semiconductor Manufacturing Ltd. Dual metal gate process: metals and their silicides
US6727560B1 (en) * 2003-02-10 2004-04-27 Advanced Micro Devices, Inc. Engineered metal gate electrode

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077355A (ja) 1999-08-13 2001-03-23 Texas Instr Inc <Ti> トランジスタを形成する方法
US6420236B1 (en) * 1999-08-24 2002-07-16 Texas Instruments Incorporated Hydrogen treatment for threshold voltage shift of metal gate MOSFET devices
US6423619B1 (en) * 2001-11-30 2002-07-23 Motorola, Inc. Transistor metal gate structure that minimizes non-planarity effects and method of formation
US20060017818A1 (en) * 2004-07-26 2006-01-26 Pentax Corporation Stage apparatus and camera shake correction apparatus using the stage apparatus

Also Published As

Publication number Publication date
CN1777976A (zh) 2006-05-24
CN1777976B (zh) 2010-06-09
JP2006524438A (ja) 2006-10-26
US7071086B2 (en) 2006-07-04
US20040214416A1 (en) 2004-10-28
TW200503264A (en) 2005-01-16
KR20060030018A (ko) 2006-04-07
GB0519796D0 (en) 2005-11-09
TWI339898B (en) 2011-04-01
DE112004000699B4 (de) 2008-10-02
GB2417137A (en) 2006-02-15
DE112004000699T5 (de) 2006-04-06
WO2004095556A1 (en) 2004-11-04
GB2417137B (en) 2006-11-15

Similar Documents

Publication Publication Date Title
KR101065045B1 (ko) 실리콘 혼입에 의해 일 함수를 조정하여 금속 게이트구조를 형성하는 방법
US7737015B2 (en) Formation of fully silicided gate with oxide barrier on the source/drain silicide regions
US6514808B1 (en) Transistor having a high K dielectric and short gate length and method therefor
US8404594B2 (en) Reverse ALD
US7135361B2 (en) Method for fabricating transistor gate structures and gate dielectrics thereof
US6696332B2 (en) Bilayer deposition to avoid unwanted interfacial reactions during high K gate dielectric processing
US6476454B2 (en) Semiconductor device and method of manufacturing the same
KR100644114B1 (ko) 금속 게이트 스택 제어에 의한 ｍｏｓｆｅｔ 임계 전압 동조
US7879666B2 (en) Semiconductor resistor formed in metal gate stack
US20040106261A1 (en) Method of forming an electrode with adjusted work function
US6392280B1 (en) Metal gate with PVD amorphous silicon layer for CMOS devices and method of making with a replacement gate process
US7091118B1 (en) Replacement metal gate transistor with metal-rich silicon layer and method for making the same
EP1958263A1 (en) Multi-operational mode transistor with multiple-channel device structure
US6436775B2 (en) MOSFET device fabrication method capable of allowing application of self-aligned contact process while maintaining metal gate to have uniform thickness
US6436840B1 (en) Metal gate with CVD amorphous silicon layer and a barrier layer for CMOS devices and method of making with a replacement gate process
US6440868B1 (en) Metal gate with CVD amorphous silicon layer and silicide for CMOS devices and method of making with a replacement gate process
JP2006522481A (ja) Ｍｏｓトランジスタのためのゲート電極
US6589866B1 (en) Metal gate with PVD amorphous silicon layer having implanted dopants for CMOS devices and method of making with a replacement gate process
KR101423752B1 (ko) 게이트 스택 형성 동안 고-유전상수 게이트 유전층에서의 포인트 결함을 패시베이팅하는 방법
JPH08274334A (ja) Ｍｏｓトランジスタ及びその製造方法
US6642590B1 (en) Metal gate with PVD amorphous silicon layer and barrier layer for CMOS devices and method of making with a replacement gate process
US6440867B1 (en) Metal gate with PVD amorphous silicon and silicide for CMOS devices and method of making the same with a replacement gate process
TWI794274B (zh) 藉由氮化鈦與鋁膜的整合沉積用於摻雜工程與臨界電壓調整之方法與設備
US20090101984A1 (en) Semiconductor device having gate electrode including metal layer and method of manufacturing the same
US9412861B2 (en) Semiconductor device having structure capable of suppressing oxygen diffusion and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140825

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150819

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160818

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170818

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee