JPH08274334A - Ｍｏｓトランジスタ及びその製造方法 - Google Patents
Ｍｏｓトランジスタ及びその製造方法Info
- Publication number
- JPH08274334A JPH08274334A JP8076547A JP7654796A JPH08274334A JP H08274334 A JPH08274334 A JP H08274334A JP 8076547 A JP8076547 A JP 8076547A JP 7654796 A JP7654796 A JP 7654796A JP H08274334 A JPH08274334 A JP H08274334A
- Authority
- JP
- Japan
- Prior art keywords
- film
- ticn
- gate electrode
- mos transistor
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 claims abstract description 25
- 239000007789 gas Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 14
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims abstract description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052786 argon Inorganic materials 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000005546 reactive sputtering Methods 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 239000007769 metal material Substances 0.000 claims description 5
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 14
- 229910052710 silicon Inorganic materials 0.000 abstract description 14
- 239000010703 silicon Substances 0.000 abstract description 14
- 229910001873 dinitrogen Inorganic materials 0.000 abstract description 5
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 230000009191 jumping Effects 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 abstract 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical group [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- CYKMNKXPYXUVPR-UHFFFAOYSA-N [C].[Ti] Chemical compound [C].[Ti] CYKMNKXPYXUVPR-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Composite Materials (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Materials Engineering (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Physical Vapour Deposition (AREA)
Abstract
(57)【要約】
【課題】チタンカーボンナイトライドのゲート電極を有
するMOSトランジスタ及びその製造方法を提供する。 【解決手段】半導体基板にゲート絶縁膜と、ゲート電極
と、ソース及びドレイン領域とを形成して構成されるMO
Sトランジスタにおいて、前記ゲート電極はTiCN膜より
なる単一膜、またはTiCN膜とその上に形成された低抵抗
金属膜よりなる二重膜とする。本発明により形成された
TiCNゲート電極は、約８０〜１００μΩcmの低い抵抗を
有し、従来のTiNゲート電極で問題となるフェルミエネ
ルギーレベルのずれを調節し得る。
するMOSトランジスタ及びその製造方法を提供する。 【解決手段】半導体基板にゲート絶縁膜と、ゲート電極
と、ソース及びドレイン領域とを形成して構成されるMO
Sトランジスタにおいて、前記ゲート電極はTiCN膜より
なる単一膜、またはTiCN膜とその上に形成された低抵抗
金属膜よりなる二重膜とする。本発明により形成された
TiCNゲート電極は、約８０〜１００μΩcmの低い抵抗を
有し、従来のTiNゲート電極で問題となるフェルミエネ
ルギーレベルのずれを調節し得る。
Description
【０００１】
【発明の属する技術分野】本発明は、MOSトランジスタ
及びその製造方法に係り、特にチタンカーボンナイトラ
イド（以下、TiCNと称する）のゲート電極を有するMOS
トランジスタ及びその製造方法に関する。
及びその製造方法に係り、特にチタンカーボンナイトラ
イド（以下、TiCNと称する）のゲート電極を有するMOS
トランジスタ及びその製造方法に関する。
【従来の技術】MOS（Metal Oxide Semiconductor）トラ
ンジスタは、半導体基板と、前記半導体基板に反対導電
型の不純物イオンを注入して形成されたソース及びドレ
イン領域と、前記ソース領域とドレイン領域との間に形
成されるチャンネル領域と、前記チャンネル領域上にゲ
ート絶縁膜を介して形成されたゲート電極とで構成され
る。一般的に、MOSトランジスタのゲート電極は、N形の
不純物がドーピングされたポリシリコンで構成される。
このようにポリシリコンでゲート電極を構成する場合
は、プロセスが非常に安定的であるという利点を有する
一方で、シート抵抗が高いという短所がある。一方、PM
OSトランジスタの場合には、埋没チャンネル型素子とし
て動作をするのでスレショルド電圧を低くしにくい。こ
れはスレッショルド電圧を低くすると、短チャンネル効
果によりトランジスタの特性が悪化するからである。
ンジスタは、半導体基板と、前記半導体基板に反対導電
型の不純物イオンを注入して形成されたソース及びドレ
イン領域と、前記ソース領域とドレイン領域との間に形
成されるチャンネル領域と、前記チャンネル領域上にゲ
ート絶縁膜を介して形成されたゲート電極とで構成され
る。一般的に、MOSトランジスタのゲート電極は、N形の
不純物がドーピングされたポリシリコンで構成される。
このようにポリシリコンでゲート電極を構成する場合
は、プロセスが非常に安定的であるという利点を有する
一方で、シート抵抗が高いという短所がある。一方、PM
OSトランジスタの場合には、埋没チャンネル型素子とし
て動作をするのでスレショルド電圧を低くしにくい。こ
れはスレッショルド電圧を低くすると、短チャンネル効
果によりトランジスタの特性が悪化するからである。
【０００２】このような問題点を解決するため、ポリシ
リコンに比べて比抵抗の低い金属物質のゲート電極が研
究されており、その１つとして、チタンナイトライド
（以下、TiNと称する）をゲート電極として使用する方
法が提案されている。TiNゲート電極は、５０μΩcm以
下の低い比抵抗を有するため、RC遅延時間を低減するこ
とができる。また、TiNゲート電極は、シリコンのミド
ギャップエネルギーレベル（Ef）を有するので、Nチャ
ンネルMOSトランジスタとPチャンネルMOSトランジスタ
の両方を表面チャンネル型素子として作動させ得る長所
を有する。従って、短チャンネル効果によるトランジス
タの特性の低下を回避でき、工程を単純化させ得る。し
かし、実際に形成されたTiNゲート電極のフェルミエネ
ルギーレベルは、TiN膜の構造及び化学的構成により、
シリコンのミドギャップエネルギーレベルとある程度ず
れることになる。これを図１及び図２に基づいて説明す
る。図１は、TiNゲート電極を使用した場合と、とポリ
シリコンゲート電極を使用した場合の従来のMOSキャパ
シタのC-V（容量ー電圧）曲線を比較したグラフであ
る。図１において、符号ａ及びｂは、夫々ポリシリコン
ゲート電極、TiNゲート電極を有するMOSキャパシタのC-
V曲線を示す。図１に示すように、TiNゲート電極とポリ
シリコンゲート電極との間の仕事関数の差は、０．６〜
０．７eVになる。従って、TiNゲート電極のフェルミエ
ネルギーレベルは、シリコンのミドギャップエネルギー
レベルから価電子バンドの方に移動されていることがわ
かる。図２及び図３は、夫々TiNゲート電極を有する従
来のPMOSトランジスタ及びNMOSトランジスタのゲート長
（L）の変化に伴うスレッショルド電圧（V）の変化を示
したグラフである。図２及び図３において、X軸はゲー
ト長を示し、Y軸はスレッショルド電圧を示す。TiNゲー
ト電極のフェルミエネルギーレベルは、シリコンのミド
ギャップエネルギーレベルから価電子バンドの方に移動
することによりビルトインポテンシャルが増加する。こ
れにより、図２及び図３に示されたように、PMOSトラン
ジスタの臨界電圧の減少及びNMOSトランジスタの臨界電
圧の増加がわかる。前述のように、TiNゲート電極のフ
ェルミエネルギーレベルは、シリコンのミドギャップエ
ネルギーレベルからずれることになる。このようなTiN
ゲート電極のフェルミエネルギーレベルの変化は短チャ
ンネルを形成することによりトランジスタの特性が悪化
される問題点をもたらす。
リコンに比べて比抵抗の低い金属物質のゲート電極が研
究されており、その１つとして、チタンナイトライド
（以下、TiNと称する）をゲート電極として使用する方
法が提案されている。TiNゲート電極は、５０μΩcm以
下の低い比抵抗を有するため、RC遅延時間を低減するこ
とができる。また、TiNゲート電極は、シリコンのミド
ギャップエネルギーレベル（Ef）を有するので、Nチャ
ンネルMOSトランジスタとPチャンネルMOSトランジスタ
の両方を表面チャンネル型素子として作動させ得る長所
を有する。従って、短チャンネル効果によるトランジス
タの特性の低下を回避でき、工程を単純化させ得る。し
かし、実際に形成されたTiNゲート電極のフェルミエネ
ルギーレベルは、TiN膜の構造及び化学的構成により、
シリコンのミドギャップエネルギーレベルとある程度ず
れることになる。これを図１及び図２に基づいて説明す
る。図１は、TiNゲート電極を使用した場合と、とポリ
シリコンゲート電極を使用した場合の従来のMOSキャパ
シタのC-V（容量ー電圧）曲線を比較したグラフであ
る。図１において、符号ａ及びｂは、夫々ポリシリコン
ゲート電極、TiNゲート電極を有するMOSキャパシタのC-
V曲線を示す。図１に示すように、TiNゲート電極とポリ
シリコンゲート電極との間の仕事関数の差は、０．６〜
０．７eVになる。従って、TiNゲート電極のフェルミエ
ネルギーレベルは、シリコンのミドギャップエネルギー
レベルから価電子バンドの方に移動されていることがわ
かる。図２及び図３は、夫々TiNゲート電極を有する従
来のPMOSトランジスタ及びNMOSトランジスタのゲート長
（L）の変化に伴うスレッショルド電圧（V）の変化を示
したグラフである。図２及び図３において、X軸はゲー
ト長を示し、Y軸はスレッショルド電圧を示す。TiNゲー
ト電極のフェルミエネルギーレベルは、シリコンのミド
ギャップエネルギーレベルから価電子バンドの方に移動
することによりビルトインポテンシャルが増加する。こ
れにより、図２及び図３に示されたように、PMOSトラン
ジスタの臨界電圧の減少及びNMOSトランジスタの臨界電
圧の増加がわかる。前述のように、TiNゲート電極のフ
ェルミエネルギーレベルは、シリコンのミドギャップエ
ネルギーレベルからずれることになる。このようなTiN
ゲート電極のフェルミエネルギーレベルの変化は短チャ
ンネルを形成することによりトランジスタの特性が悪化
される問題点をもたらす。
【発明が解決しょうとする課題】本発明の目的は、上記
の問題点を解決するために仕事関数の変化を調節し得る
MOSトランジスタを提供することにある。また、本発明
の他の目的は、仕事関数の変化を調節し得るMOSトラン
ジスタを製造するのに好適なMOSトランジスタの製造方
法を提供することにある。
の問題点を解決するために仕事関数の変化を調節し得る
MOSトランジスタを提供することにある。また、本発明
の他の目的は、仕事関数の変化を調節し得るMOSトラン
ジスタを製造するのに好適なMOSトランジスタの製造方
法を提供することにある。
【課題を解決するための手段】上記目的を達成するた
め、本発明のMOSトランジスタは、半導体基板にゲート
絶縁膜と、ゲート電極と、ソース及びドレイン領域とを
形成して構成されるMOSトランジスタにおいて、前記ゲ
ート電極はTiCN膜よりなる単一膜、またはTiCN膜とその
膜上に形成された低抵抗金属膜よりなる二重膜であるこ
とを特徴とする。前記低抵抗金属膜を構成する物質は、
タングステン、タングステンシリサイド、チタンシリサ
イド及び銅よりなるグループから選択される何れか１つ
で構成することが好ましい。前記他の目的を達成するた
め、本発明のMOSトランジスタの製造方法は、半導体基
板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜上にゲート電極用のTiCN膜を形成する工程とを具備す
ることを特徴とする。前記TiCN膜は、反応性スパッタリ
ング法により形成し、前記TiCN膜は６００℃の温度でア
ルゴンガス雰囲気中で窒素とメタンガスを利用して形成
することが好ましい。また、前記TiCN膜を形成する工程
後に、前記TiCN膜上に低抵抗の金属物質を形成する工程
をさらに具備し、前記TiCN膜と低抵抗の金属物質よりな
るゲート電極を形成しても良い。
め、本発明のMOSトランジスタは、半導体基板にゲート
絶縁膜と、ゲート電極と、ソース及びドレイン領域とを
形成して構成されるMOSトランジスタにおいて、前記ゲ
ート電極はTiCN膜よりなる単一膜、またはTiCN膜とその
膜上に形成された低抵抗金属膜よりなる二重膜であるこ
とを特徴とする。前記低抵抗金属膜を構成する物質は、
タングステン、タングステンシリサイド、チタンシリサ
イド及び銅よりなるグループから選択される何れか１つ
で構成することが好ましい。前記他の目的を達成するた
め、本発明のMOSトランジスタの製造方法は、半導体基
板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜上にゲート電極用のTiCN膜を形成する工程とを具備す
ることを特徴とする。前記TiCN膜は、反応性スパッタリ
ング法により形成し、前記TiCN膜は６００℃の温度でア
ルゴンガス雰囲気中で窒素とメタンガスを利用して形成
することが好ましい。また、前記TiCN膜を形成する工程
後に、前記TiCN膜上に低抵抗の金属物質を形成する工程
をさらに具備し、前記TiCN膜と低抵抗の金属物質よりな
るゲート電極を形成しても良い。
【０００３】前記低抵抗の金属物質は、タングステン、
タングステンシリサイド、チタンシリサイド及び銅より
なるグループから選択された何れか１つで形成すること
が好ましい。
タングステンシリサイド、チタンシリサイド及び銅より
なるグループから選択された何れか１つで形成すること
が好ましい。
【発明の実施の形態】図４は、TiCNゲート電極を有する
本発明のMOSトランジスタの形成に適用された反応性ス
パッタリング装置の概略図である。図４に示すように、
チャンバ１の上部にはTiターゲット３が配置され、これ
に対向してヒータとして作用し、ウェーハ（シリコン基
板）４を載置する支持台１２が備えられている。また、
チャンバ１の上下には窒素とメタンガスを注入するノズ
ル５と、アルゴンガスが注入される７が配置され、チャ
ンバ１の下部には真空雰囲気を保てる排気口１１が備え
られている。また、上下のノズル５及び７の間にシール
ド６が備えられている。次いで、図４に示した反応性ス
パッタリング装置を用いて本発明のTiCN膜の形成方法を
説明する。
本発明のMOSトランジスタの形成に適用された反応性ス
パッタリング装置の概略図である。図４に示すように、
チャンバ１の上部にはTiターゲット３が配置され、これ
に対向してヒータとして作用し、ウェーハ（シリコン基
板）４を載置する支持台１２が備えられている。また、
チャンバ１の上下には窒素とメタンガスを注入するノズ
ル５と、アルゴンガスが注入される７が配置され、チャ
ンバ１の下部には真空雰囲気を保てる排気口１１が備え
られている。また、上下のノズル５及び７の間にシール
ド６が備えられている。次いで、図４に示した反応性ス
パッタリング装置を用いて本発明のTiCN膜の形成方法を
説明する。
【０００４】イオン化されたアルゴンをＴｉターゲット
３に衝突、エッチングさせ、気相中に飛び出したＴｉ原
子をウェーハ４上のノズル５から供給される窒素ガス及
びメタンガスと反応させ、予めゲート絶縁膜が形成され
たシリコン基板上にTiCN膜を形成する。この際、窒素ガ
スとメタンガス（CH4）は、各々シリコン基板を取囲ん
でいる輪形の側面ノズル５を通して導入される。これは
シリコン基板上でさらに多くの反応を起こらせるためで
ある。
３に衝突、エッチングさせ、気相中に飛び出したＴｉ原
子をウェーハ４上のノズル５から供給される窒素ガス及
びメタンガスと反応させ、予めゲート絶縁膜が形成され
たシリコン基板上にTiCN膜を形成する。この際、窒素ガ
スとメタンガス（CH4）は、各々シリコン基板を取囲ん
でいる輪形の側面ノズル５を通して導入される。これは
シリコン基板上でさらに多くの反応を起こらせるためで
ある。
【０００５】TiCN蒸着時圧力は２mTorr、パワーは４Kw
に固定し、蒸着温度は、常温、２００℃、４００℃及び
６００℃にし、CH4ガス量は０〜２０SCCMにして、厚さ
９００ÅのTiCNを蒸着する。この際、窒素ガスは１６SC
CM、アルゴンガスは１０SCCMに固定した。このように形
成したTiCN膜の抵抗は、従来のポリシリコン膜の比抵抗
６００〜２０００μΩcmに比べて非常に低い８０〜１０
０μΩcmを示す。このC-V特性を図５に示している。
に固定し、蒸着温度は、常温、２００℃、４００℃及び
６００℃にし、CH4ガス量は０〜２０SCCMにして、厚さ
９００ÅのTiCNを蒸着する。この際、窒素ガスは１６SC
CM、アルゴンガスは１０SCCMに固定した。このように形
成したTiCN膜の抵抗は、従来のポリシリコン膜の比抵抗
６００〜２０００μΩcmに比べて非常に低い８０〜１０
０μΩcmを示す。このC-V特性を図５に示している。
【０００６】図５は、TiCNゲート電極を有する本発明の
MOSキャパシタのC-V曲線を説明するためのグラフであ
る。図５において、符号ｃは、TiNゲート電極を有する
従来のMOSキャパシタのC-V曲線であり、符号ｄ、ｅ、ｆ
は、夫々窒素ガスを１６sccmとして、メタンガス量を１
sccm、３sccm、４sccmとした時のTiCNゲート電極を有す
るMOSキャパシタのC-V曲線であり、符号ｇは、ポリシリ
コンゲート電極を有する従来のMOSキャパシタのC-V曲線
である。メタンガス量を増加させることにより、C-V曲
線がポリシリコンゲート電極の曲線の方に移動すること
がわかる。以上の結果に基づいてシリコンと比較する
と、TiCNゲート電極のフェルミエネルギーレベルは、シ
リコンのミドギャップエネルギーレベルの方に移動した
ことがわかる。表１は、ポリシリコンゲート電極を有す
るMOSキャパシタの曲線を基準として、メタンガス量の
調整によるフラットバンド電圧の移動量を示している。
MOSキャパシタのC-V曲線を説明するためのグラフであ
る。図５において、符号ｃは、TiNゲート電極を有する
従来のMOSキャパシタのC-V曲線であり、符号ｄ、ｅ、ｆ
は、夫々窒素ガスを１６sccmとして、メタンガス量を１
sccm、３sccm、４sccmとした時のTiCNゲート電極を有す
るMOSキャパシタのC-V曲線であり、符号ｇは、ポリシリ
コンゲート電極を有する従来のMOSキャパシタのC-V曲線
である。メタンガス量を増加させることにより、C-V曲
線がポリシリコンゲート電極の曲線の方に移動すること
がわかる。以上の結果に基づいてシリコンと比較する
と、TiCNゲート電極のフェルミエネルギーレベルは、シ
リコンのミドギャップエネルギーレベルの方に移動した
ことがわかる。表１は、ポリシリコンゲート電極を有す
るMOSキャパシタの曲線を基準として、メタンガス量の
調整によるフラットバンド電圧の移動量を示している。
【表１】 前記図５及び表１に示すように、メタンガスの注入量を
変化させることにより、TiCN膜のフェルミエネルギーレ
ベルを調節することができる。
変化させることにより、TiCN膜のフェルミエネルギーレ
ベルを調節することができる。
【０００７】上記の説明は、ゲート電極をTiCNの単一膜
で構成した一例であるが、本発明は、TiCN膜上に低抵抗
金属膜を蒸着してなる二重膜をゲート酸化膜とした場合
にも適用できる。ゲート酸化膜とTiCN膜とが接触する構
成とすれば、上記の説明と同様の効果を奏するからであ
る。この低抵抗金属膜の材質としては、例えば、タング
ステン、タングステンシリサイド、チタンシリサイドま
たは銅などが好適である。本発明は、上記の実施の形態
に限定されるものではなく、本発明の技術的思想内で当
分野の通常の知識を有する者により様々な変更が可能で
あるであること明白である。
で構成した一例であるが、本発明は、TiCN膜上に低抵抗
金属膜を蒸着してなる二重膜をゲート酸化膜とした場合
にも適用できる。ゲート酸化膜とTiCN膜とが接触する構
成とすれば、上記の説明と同様の効果を奏するからであ
る。この低抵抗金属膜の材質としては、例えば、タング
ステン、タングステンシリサイド、チタンシリサイドま
たは銅などが好適である。本発明は、上記の実施の形態
に限定されるものではなく、本発明の技術的思想内で当
分野の通常の知識を有する者により様々な変更が可能で
あるであること明白である。
【発明の効果】本発明によれば、仕事関数の変化を調節
し得るMOSトランジスタを提供することができる。ま
た、本発明によれば、仕事関数の変化を調節し得るMOS
トランジスタを製造するのに好適なMOSトランジスタの
製造方法を提供できる。
し得るMOSトランジスタを提供することができる。ま
た、本発明によれば、仕事関数の変化を調節し得るMOS
トランジスタを製造するのに好適なMOSトランジスタの
製造方法を提供できる。
【０００８】すなわち、反応性スパッタリングにより形
成されたTiCNゲート電極は、約８０〜１００μΩcmの低
い比抵抗を有する。また、TiNゲートのフェルミエネル
ギーレベルのずれの問題は、TiCNゲート電極を形成して
調節することにより解決し得る。
成されたTiCNゲート電極は、約８０〜１００μΩcmの低
い比抵抗を有する。また、TiNゲートのフェルミエネル
ギーレベルのずれの問題は、TiCNゲート電極を形成して
調節することにより解決し得る。
【０００９】
【図１】TiNゲート電極を使用した場合と、ポリシリコ
ンゲート電極を使用した場合の従来のMOSキャパシタのC
-V曲線を示した図である。
ンゲート電極を使用した場合の従来のMOSキャパシタのC
-V曲線を示した図である。
【図２】TiNゲート電極を有する従来のPMOSトランジス
タのゲート長（L）の変化に伴うスレッショルド電圧
（V）の変化を示した図である。
タのゲート長（L）の変化に伴うスレッショルド電圧
（V）の変化を示した図である。
【図３】TiNゲート電極を有する従来のNMOSトランジス
タのゲート長（L）の変化に伴うスレッショルド電圧
（V）の変化を示した図である。
タのゲート長（L）の変化に伴うスレッショルド電圧
（V）の変化を示した図である。
【図４】TiCNゲート電極を有する本発明のMOSトランジ
スタの形成に適用された反応性スパッタリング装置の概
略図である。
スタの形成に適用された反応性スパッタリング装置の概
略図である。
【図５】TiCNゲート電極を有する本発明のMOSキャパシ
タのC-V曲線を説明するための図である。
タのC-V曲線を説明するための図である。
Claims (7)
- 【請求項１】 半導体基板にゲート絶縁膜と、ゲート電
極と、ソース及びドレイン領域とを形成して構成される
MOSトランジスタにおいて、 前記ゲート電極は、TiCN膜よりなる単一膜、またはTiCN
膜とその膜上に形成された低抵抗金属膜よりなる二重膜
であることを特徴とするMOSトランジスタ。 - 【請求項２】 前記低抵抗金属膜を構成する物質は、タ
ングステン、タングステンシリサイド、チタンシリサイ
ド及び銅よりなるグループから選択される何れか１つで
あることを特徴とする請求項１に記載のMOSトランジス
タ。 - 【請求項３】 MOSトランジスタの製造方法において、 半導体基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極用のTiCN膜を形成する
工程と、 を具備することを特徴とするMOSトランジスタの製造方
法。 - 【請求項４】 前記TiCN膜は、反応性スパッタリング法
により形成することを特徴とする請求項３に記載のMOS
トランジスタの製造方法。 - 【請求項５】 前記TiCN膜は、約６００℃の温度でアル
ゴンガス雰囲気中で窒素とメタンガスを利用して形成す
ることを特徴とする請求項４に記載のMOSトランジスタ
の製造方法。 - 【請求項６】 前記TiCN膜を形成する工程の後に、前記T
iCN膜上に低抵抗の金属物質を形成する工程をさらに具
備し、前記TiCN膜と低抵抗の金属物質よりなるゲート電
極を形成することを特徴とする請求項３に記載のMOSト
ランジスタの製造方法。 - 【請求項７】 前記低抵抗の金属物質は、タングステ
ン、タングステンシリサイド、チタンシリサイド及び銅
よりなるグループから選択される何れか１つで形成され
ることを特徴とする請求項６に記載のMOSトランジスタ
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-7050 | 1995-03-30 | ||
| KR1019950007050A KR0147626B1 (ko) | 1995-03-30 | 1995-03-30 | 타이타늄 카본 나이트라이드 게이트전극 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274334A true JPH08274334A (ja) | 1996-10-18 |
| JP3553725B2 JP3553725B2 (ja) | 2004-08-11 |
Family
ID=19410919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07654796A Expired - Fee Related JP3553725B2 (ja) | 1995-03-30 | 1996-03-29 | Ｍｏｓトランジスタ及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5795817A (ja) |
| JP (1) | JP3553725B2 (ja) |
| KR (1) | KR0147626B1 (ja) |
| DE (1) | DE19612120A1 (ja) |
| GB (1) | GB2299452B (ja) |
| TW (1) | TW284915B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015068264A1 (ja) * | 2013-11-08 | 2015-05-14 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| KR20200012804A (ko) * | 2018-07-26 | 2020-02-05 | 도쿄엘렉트론가부시키가이샤 | (200) 결정질 조직을 갖는 질화티탄막의 형성 방법 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3906020B2 (ja) * | 2000-09-27 | 2007-04-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3408527B2 (ja) * | 2000-10-26 | 2003-05-19 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US6300177B1 (en) | 2001-01-25 | 2001-10-09 | Chartered Semiconductor Manufacturing Inc. | Method to form transistors with multiple threshold voltages (VT) using a combination of different work function gate materials |
| TWI222742B (en) * | 2003-05-05 | 2004-10-21 | Ind Tech Res Inst | Fabrication and structure of carbon nanotube-gate transistor |
| US7030430B2 (en) * | 2003-08-15 | 2006-04-18 | Intel Corporation | Transition metal alloys for use as a gate electrode and devices incorporating these alloys |
| US20050095763A1 (en) * | 2003-10-29 | 2005-05-05 | Samavedam Srikanth B. | Method of forming an NMOS transistor and structure thereof |
| US7064050B2 (en) * | 2003-11-28 | 2006-06-20 | International Business Machines Corporation | Metal carbide gate structure and method of fabrication |
| US7667277B2 (en) * | 2005-01-13 | 2010-02-23 | International Business Machines Corporation | TiC as a thermally stable p-metal carbide on high k SiO2 gate stacks |
| US7851915B2 (en) * | 2007-04-30 | 2010-12-14 | Stmicroelectronics S.A. | Electronic component comprising a titanium carbonitride (TiCN) barrier layer and process of making the same |
| JP5375497B2 (ja) * | 2009-10-01 | 2013-12-25 | トヨタ自動車株式会社 | 半導体装置、及び、半導体装置の製造方法 |
| KR101094386B1 (ko) * | 2009-11-30 | 2011-12-15 | 주식회사 하이닉스반도체 | 반도체 장치의 전극 및 캐패시터 제조 방법 |
| KR101094375B1 (ko) * | 2009-11-30 | 2011-12-15 | 주식회사 하이닉스반도체 | 탄소함유 전극을 갖는 반도체 장치 및 그 제조 방법 |
| CN107680938B (zh) * | 2016-08-01 | 2021-05-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置的制造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920009916B1 (ko) * | 1984-08-27 | 1992-11-06 | 아메리칸 텔리폰 앤드 텔레그라프 캄파니 | 직접 회로 소자용 확산 장벽층 및 그 형성 방법 |
| JPH081950B2 (ja) * | 1986-11-21 | 1996-01-10 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2624736B2 (ja) * | 1988-01-14 | 1997-06-25 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH02296141A (ja) * | 1989-05-10 | 1990-12-06 | Terumo Corp | 機能性素子及びそれを備えたｆｅｔセンサ |
| KR0126457B1 (ko) * | 1992-01-08 | 1997-12-26 | 기타오카 다카시 | 집적회로, 그 제조방법 및 그 박막형성장치 |
| US5246881A (en) * | 1993-04-14 | 1993-09-21 | Micron Semiconductor, Inc. | Low-pressure chemical vapor deposition process for depositing high-density, highly-conformal, titanium nitride films of low bulk resistivity |
| US5364803A (en) * | 1993-06-24 | 1994-11-15 | United Microelectronics Corporation | Method of preventing fluorine-induced gate oxide degradation in WSix polycide structure |
| US5496762A (en) * | 1994-06-02 | 1996-03-05 | Micron Semiconductor, Inc. | Highly resistive structures for integrated circuits and method of manufacturing the same |
| US5604140A (en) * | 1995-05-22 | 1997-02-18 | Lg Semicon, Co. Ltd. | Method for forming fine titanium nitride film and method for fabricating semiconductor element using the same |
-
1995
- 1995-03-30 KR KR1019950007050A patent/KR0147626B1/ko not_active IP Right Cessation
-
1996
- 1996-03-21 TW TW085103399A patent/TW284915B/zh active
- 1996-03-21 US US08/619,361 patent/US5795817A/en not_active Expired - Fee Related
- 1996-03-27 DE DE19612120A patent/DE19612120A1/de not_active Withdrawn
- 1996-03-29 GB GB9606719A patent/GB2299452B/en not_active Expired - Fee Related
- 1996-03-29 JP JP07654796A patent/JP3553725B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-29 US US08/960,290 patent/US5965911A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015068264A1 (ja) * | 2013-11-08 | 2015-05-14 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| KR20200012804A (ko) * | 2018-07-26 | 2020-02-05 | 도쿄엘렉트론가부시키가이샤 | (200) 결정질 조직을 갖는 질화티탄막의 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9606719D0 (en) | 1996-06-05 |
| US5795817A (en) | 1998-08-18 |
| KR0147626B1 (ko) | 1998-11-02 |
| US5965911A (en) | 1999-10-12 |
| JP3553725B2 (ja) | 2004-08-11 |
| KR960035824A (ko) | 1996-10-28 |
| TW284915B (ja) | 1996-09-01 |
| DE19612120A1 (de) | 1996-10-02 |
| GB2299452A (en) | 1996-10-02 |
| GB2299452B (en) | 1999-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6506676B2 (en) | Method of manufacturing semiconductor devices with titanium aluminum nitride work function | |
| KR101065045B1 (ko) | 실리콘 혼입에 의해 일 함수를 조정하여 금속 게이트구조를 형성하는 방법 | |
| US6952040B2 (en) | Transistor structure and method of fabrication | |
| US7045406B2 (en) | Method of forming an electrode with adjusted work function | |
| CN101345260B (zh) | 半导体结构 | |
| US20100052079A1 (en) | Semiconductor devices and fabrication process thereof | |
| US7037816B2 (en) | System and method for integration of HfO2 and RTCVD poly-silicon | |
| JP3553725B2 (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| US6392280B1 (en) | Metal gate with PVD amorphous silicon layer for CMOS devices and method of making with a replacement gate process | |
| US6100188A (en) | Stable and low resistance metal/barrier/silicon stack structure and related process for manufacturing | |
| US6436840B1 (en) | Metal gate with CVD amorphous silicon layer and a barrier layer for CMOS devices and method of making with a replacement gate process | |
| US6440868B1 (en) | Metal gate with CVD amorphous silicon layer and silicide for CMOS devices and method of making with a replacement gate process | |
| US6589866B1 (en) | Metal gate with PVD amorphous silicon layer having implanted dopants for CMOS devices and method of making with a replacement gate process | |
| KR100632613B1 (ko) | 모스형 전계 효과 트랜지스터 장치 제조 방법 | |
| US6642590B1 (en) | Metal gate with PVD amorphous silicon layer and barrier layer for CMOS devices and method of making with a replacement gate process | |
| US6528362B1 (en) | Metal gate with CVD amorphous silicon layer for CMOS devices and method of making with a replacement gate process | |
| US6440867B1 (en) | Metal gate with PVD amorphous silicon and silicide for CMOS devices and method of making the same with a replacement gate process | |
| EP1258033B1 (en) | Tungsten gate electrode method | |
| US6800553B2 (en) | Method for manufacturing a silicide layer of semiconductor device | |
| KR100764341B1 (ko) | 반도체소자의 제조방법 | |
| KR100387261B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100482745B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100593131B1 (ko) | 반도체 소자의 제조 방법 | |
| US20040135218A1 (en) | MOS transistor with high k gate dielectric | |
| KR20010008583A (ko) | 반도체소자의 금속 게이트전극 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040409 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040416 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040430 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |