JP2002057301A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002057301A JP2002057301A JP2000245714A JP2000245714A JP2002057301A JP 2002057301 A JP2002057301 A JP 2002057301A JP 2000245714 A JP2000245714 A JP 2000245714A JP 2000245714 A JP2000245714 A JP 2000245714A JP 2002057301 A JP2002057301 A JP 2002057301A
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Abstract
(57)【要約】
【課題】 下地の状態によらずに誘電体膜、強誘電体膜
が結晶化された構造を有する半導体装置及び半導体装置
の製造方法を提供する。 【解決手段】 強誘電体膜を用いたキャパシタを具備す
る半導体装置において、フラッシュランプ１０７を用い
て半導体基板１０８に形成された強誘電体膜を結晶化す
る。半導体基板はハロゲンランプで予め加熱しておくこ
とができる。キャパシタの下部の構造に影響を与えるこ
となく結晶化が可能になる。またフラッシュランプを用
いてゲート酸化膜などのＳｉＯ2 絶縁膜あるいはシリコ
ン上に界面反応を抑制した状態でＰＺＴ膜などの強誘電
体膜を結晶化した１トランジスタタイプの半導体メモリ
が得られる。さらにフラッシュランプを使用する際にマ
スクを使用することにより光の照射された部分のみ結晶
化が可能である。マスク材はランプ光を遮光するメタル
マスク、ガラスマスクなどを使用できる。
が結晶化された構造を有する半導体装置及び半導体装置
の製造方法を提供する。 【解決手段】 強誘電体膜を用いたキャパシタを具備す
る半導体装置において、フラッシュランプ１０７を用い
て半導体基板１０８に形成された強誘電体膜を結晶化す
る。半導体基板はハロゲンランプで予め加熱しておくこ
とができる。キャパシタの下部の構造に影響を与えるこ
となく結晶化が可能になる。またフラッシュランプを用
いてゲート酸化膜などのＳｉＯ2 絶縁膜あるいはシリコ
ン上に界面反応を抑制した状態でＰＺＴ膜などの強誘電
体膜を結晶化した１トランジスタタイプの半導体メモリ
が得られる。さらにフラッシュランプを使用する際にマ
スクを使用することにより光の照射された部分のみ結晶
化が可能である。マスク材はランプ光を遮光するメタル
マスク、ガラスマスクなどを使用できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリなど
に形成された強誘電体膜を誘電体とするキャパシタ及び
キャパシタ形成用フラッシュランプを用いた半導体装置
の製造方法に関するものである。
に形成された強誘電体膜を誘電体とするキャパシタ及び
キャパシタ形成用フラッシュランプを用いた半導体装置
の製造方法に関するものである。
【０００２】
【従来の技術】通信技術の発達により、近年、携帯電話
やインターネットに代表される電子機器のポータブル
化、ネットワーク化、低コスト化が進んでいる。画像情
報、動画情報などのこれらの機器で扱う情報量も拡大し
ており、電子機器に使用されるメモリ容量の拡大が以前
にも増して要求されている。半導体メモリの高集積化の
ためにはその中で電荷を蓄積する役割を果たすキャパシ
タの微細化が必要である。例えば、揮発性メモリである
ＤＲＡＭ(Dynamic Random Access Memory)の高集積化に
おいては、メモリ容量が３年で４倍のスピードで高密度
化しており、ギガビットの容量のものが開発されてきて
いる。メモリの高集積化のため、キャパシタを微細化す
るにはいくつか手段がある。例えば、材料そのものに
高誘電率のものを使用する、キャパシタの厚さを低減
する、キャパシタ面積を増加させる、の３方式があげ
られる。に対しては、これまでキャパシタ材料に用い
られてきたシリコン酸化膜から、酸化タンタル（Ｔａ2
０5 ）、チタン酸バリウム・ストロンチウム（Ｂａ、Ｓ
ｒ）（ＴｉＯ3 ）などの薄膜が開発されている。これら
の材料は、酸化シリコンと比較して誘電率が１０−１０
０倍程度高い特徴を持っている。の誘電体膜の薄膜化
については、これまでシリコン酸化膜の薄膜化を進めて
きたが、厚さが３ｎｍ以下の領域となってくるとトンネ
ル電流によりリーク電流が増加してしまう。したがっ
て、このキャパシタの薄膜化についても限界が近くなっ
ている。のキャパシタの面積の増加では、従来の平面
キャパシタ構造から、シリコン基板に深いあなを形成し
たトレンチタイプあるいは立体形状を形作ったスタック
型キャパシタなどの方法がとられている。メガビットか
らギガビット級の容量のメモリに対して、例えば、ＤＲ
ＡＭでは１セルあたり３０ｆＣの電荷量が必要とされて
いる。この量は、キャパシタに貯えられた電荷を検出す
るセンスアンプの特性、ビット線の容量などに依存す
る。しかし、キャパシタ面積の増加についても、キャパ
シタ構造を複雑化する必要があり、キャパシタ形成プロ
セスへの負担が増加しているのが現状である。
やインターネットに代表される電子機器のポータブル
化、ネットワーク化、低コスト化が進んでいる。画像情
報、動画情報などのこれらの機器で扱う情報量も拡大し
ており、電子機器に使用されるメモリ容量の拡大が以前
にも増して要求されている。半導体メモリの高集積化の
ためにはその中で電荷を蓄積する役割を果たすキャパシ
タの微細化が必要である。例えば、揮発性メモリである
ＤＲＡＭ(Dynamic Random Access Memory)の高集積化に
おいては、メモリ容量が３年で４倍のスピードで高密度
化しており、ギガビットの容量のものが開発されてきて
いる。メモリの高集積化のため、キャパシタを微細化す
るにはいくつか手段がある。例えば、材料そのものに
高誘電率のものを使用する、キャパシタの厚さを低減
する、キャパシタ面積を増加させる、の３方式があげ
られる。に対しては、これまでキャパシタ材料に用い
られてきたシリコン酸化膜から、酸化タンタル（Ｔａ2
０5 ）、チタン酸バリウム・ストロンチウム（Ｂａ、Ｓ
ｒ）（ＴｉＯ3 ）などの薄膜が開発されている。これら
の材料は、酸化シリコンと比較して誘電率が１０−１０
０倍程度高い特徴を持っている。の誘電体膜の薄膜化
については、これまでシリコン酸化膜の薄膜化を進めて
きたが、厚さが３ｎｍ以下の領域となってくるとトンネ
ル電流によりリーク電流が増加してしまう。したがっ
て、このキャパシタの薄膜化についても限界が近くなっ
ている。のキャパシタの面積の増加では、従来の平面
キャパシタ構造から、シリコン基板に深いあなを形成し
たトレンチタイプあるいは立体形状を形作ったスタック
型キャパシタなどの方法がとられている。メガビットか
らギガビット級の容量のメモリに対して、例えば、ＤＲ
ＡＭでは１セルあたり３０ｆＣの電荷量が必要とされて
いる。この量は、キャパシタに貯えられた電荷を検出す
るセンスアンプの特性、ビット線の容量などに依存す
る。しかし、キャパシタ面積の増加についても、キャパ
シタ構造を複雑化する必要があり、キャパシタ形成プロ
セスへの負担が増加しているのが現状である。
【０００３】近年、強誘電体薄膜を利用した不揮発性メ
モリである強誘電体メモリ（以下、Ferroelectric ＲＡ
Ｍ：Ferroelectric Random Access Memory) の開発が進
んでいる。Ferroelectric ＲＡＭは、ＤＲＡＭのキャパ
シタ部分を強誘電体膜で置き換えたもので、以下のよう
な特徴を有しており、次世代メモリとして期待されてい
る。書き込み、消去が高速であり、セルを小型化する
ことによりＤＲＡＭ並みの１００ｎｓ以下の書き込み時
間が可能である、不揮発性メモリであり、ＳＲＡＭと
異なって電源が不必要である、書き替え可能回数が多
く、強誘電体材料（ＳＢＴなど）、電極材料（ＩｒＯ
ｘ、ＲｕＯｘ、ＳｒＲｕＯ3 など）を工夫することによ
り１０12回以上が可能である、高密度高集積化が可能
であり、ＤＲＡＭと同等の集積度が得られる、内部の
書き込み電圧を２Ｖ程度とすることができるので低消費
電力である、フラッシュメモリと異なりビット書き換
え、ランダムアクセスが可能であるなどの特徴を有して
いる。
モリである強誘電体メモリ（以下、Ferroelectric ＲＡ
Ｍ：Ferroelectric Random Access Memory) の開発が進
んでいる。Ferroelectric ＲＡＭは、ＤＲＡＭのキャパ
シタ部分を強誘電体膜で置き換えたもので、以下のよう
な特徴を有しており、次世代メモリとして期待されてい
る。書き込み、消去が高速であり、セルを小型化する
ことによりＤＲＡＭ並みの１００ｎｓ以下の書き込み時
間が可能である、不揮発性メモリであり、ＳＲＡＭと
異なって電源が不必要である、書き替え可能回数が多
く、強誘電体材料（ＳＢＴなど）、電極材料（ＩｒＯ
ｘ、ＲｕＯｘ、ＳｒＲｕＯ3 など）を工夫することによ
り１０12回以上が可能である、高密度高集積化が可能
であり、ＤＲＡＭと同等の集積度が得られる、内部の
書き込み電圧を２Ｖ程度とすることができるので低消費
電力である、フラッシュメモリと異なりビット書き換
え、ランダムアクセスが可能であるなどの特徴を有して
いる。
【０００４】これらの利点を利用して、エアコンの湿温
度センサ、各種電子機器の製造プロセスのモニタ用ＴＡ
Ｇ、ＴＶゲームのリジューム機能、アーケードゲームの
記憶装置、ＴＶやビデオの設定記憶、コピー、ＦＡＸ、
プリンタの感光ドラムの使用状況モニタ、衛星放送、ケ
ーブルＴＶのセットトップボックス、自動車のエンジン
コントロール、ラジオの周波数プリセット、ＲＦ−ＩＤ
を用いた電子キー、ノイズの多い工業用製品などのライ
ンの製造プロセスモニタ、電力積算計、工業用液体、気
体流量計センサ、大型タンクの液面計、ＡＶパソコン、
ＰＣカード、ファイルメモリ、携帯端末機器など、多分
野、多方面に渡っての応用が実用化あるいは検討されて
いる。Ferroelectric ＲＡＭは、キャパシタ部分にＰＺ
Ｔ（Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 ）、ＢＩＴ（Ｂｉ4 Ｔ
ｉ3 Ｏ12）、ＳＢＴ（ＳｒＢｉ2Ｔａ2 Ｏ9 ）などの強
誘電体薄膜を使用する。いずれも酸素八面体を基本構造
とするペロブスカイト構造を基本とした結晶構造を持っ
ている。現在ＤＲＡＭ用キャパシタ材料として検討され
ている常誘電体ＢＳＴも同様である。これらの材料は従
来のシリコン酸化膜と異なり、アモルファスで使用する
ことができない。したがって結晶化のための工程、例え
ば、高温での結晶化熱処理、高温でのＩｎ−ｓｉｔｕ結
晶化プロセスなどが必要となる。材料にもよるが、一般
的に４００〜７００℃の温度が結晶化で必要となる。成
膜方法としてはレーザアブレーション法、真空蒸着法、
ＭＢＥ法など各種の方法が研究されているが、実用化さ
れているものでは、ＭＯＣＶＤ(Metal Organic Chemica
l Vapour Deposition)法、スパッタ法、溶液法（ＣＳ
Ｄ：Chemical Solution Deposition）がある。ＭＯＣＶ
Ｄ法、スパッタ法は成膜温度により、Ｉｎ−ｓｉｔｕ結
晶化とＥｘ−ｓｉｔｕ結晶化プロセスの両方がある。
度センサ、各種電子機器の製造プロセスのモニタ用ＴＡ
Ｇ、ＴＶゲームのリジューム機能、アーケードゲームの
記憶装置、ＴＶやビデオの設定記憶、コピー、ＦＡＸ、
プリンタの感光ドラムの使用状況モニタ、衛星放送、ケ
ーブルＴＶのセットトップボックス、自動車のエンジン
コントロール、ラジオの周波数プリセット、ＲＦ−ＩＤ
を用いた電子キー、ノイズの多い工業用製品などのライ
ンの製造プロセスモニタ、電力積算計、工業用液体、気
体流量計センサ、大型タンクの液面計、ＡＶパソコン、
ＰＣカード、ファイルメモリ、携帯端末機器など、多分
野、多方面に渡っての応用が実用化あるいは検討されて
いる。Ferroelectric ＲＡＭは、キャパシタ部分にＰＺ
Ｔ（Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 ）、ＢＩＴ（Ｂｉ4 Ｔ
ｉ3 Ｏ12）、ＳＢＴ（ＳｒＢｉ2Ｔａ2 Ｏ9 ）などの強
誘電体薄膜を使用する。いずれも酸素八面体を基本構造
とするペロブスカイト構造を基本とした結晶構造を持っ
ている。現在ＤＲＡＭ用キャパシタ材料として検討され
ている常誘電体ＢＳＴも同様である。これらの材料は従
来のシリコン酸化膜と異なり、アモルファスで使用する
ことができない。したがって結晶化のための工程、例え
ば、高温での結晶化熱処理、高温でのＩｎ−ｓｉｔｕ結
晶化プロセスなどが必要となる。材料にもよるが、一般
的に４００〜７００℃の温度が結晶化で必要となる。成
膜方法としてはレーザアブレーション法、真空蒸着法、
ＭＢＥ法など各種の方法が研究されているが、実用化さ
れているものでは、ＭＯＣＶＤ(Metal Organic Chemica
l Vapour Deposition)法、スパッタ法、溶液法（ＣＳ
Ｄ：Chemical Solution Deposition）がある。ＭＯＣＶ
Ｄ法、スパッタ法は成膜温度により、Ｉｎ−ｓｉｔｕ結
晶化とＥｘ−ｓｉｔｕ結晶化プロセスの両方がある。
【０００５】以下は、とくに強誘電体薄膜キャパシタの
構造及びその作成方法を例にとって説明する。強誘電体
は、自発分極を持ち、その自発分極が電界により向きを
反転することが可能であるという特徴を有している。自
発分極は、電界を印加しない状態でも分極値を持ち（残
留分極）、その値（分極の向き）が電界を０とする前の
状態に依存する。ヒステリシス曲線において分極０とな
る時の電界値を抗電界と呼ぶ。印加する電界の向きで
＋、−の電荷を結晶表面に誘起することができ、この状
態をメモリ素子の０、１に対応させる。ＤＲＡＭと同じ
１Ｔ／１Ｃ（１トランジスタ／１キャパシタ）の構造を
とることができるが、現状では信頼性を向上させるため
に２Ｔ／２Ｃ構造のものが多く採用されている。強誘電
体材料には次にあげるような特性、仕様が要求される。
反転分極量（スイッチング電荷）が大きいこと。これ
はデバイスの構造、センシングする際の設定電圧値、分
極値の安定性などにもよるが、一般に１０μＣ／ｃｍ2
以上が必要とされている。比誘電率が小さいこと。ス
イッチング電流に対して、比スイッチング電流値が小さ
く、Ｓ／Ｎ比を抑えることができる。分極値の書き換
えサイクルによる減少（疲労特性）が少ないこと。疲労
特性では強誘電体の材料そのものを変え、あるいは電極
材料を酸化物系のものとすることにより１０12回以上の
特性が得られている。分極反転速度が速いこと。キャ
パシタの小型化によりスイッチング特性が正味のドメイ
ン反転速度ではなく、電極配線抵抗、浮遊容量などに主
として左右されることが示されている。
構造及びその作成方法を例にとって説明する。強誘電体
は、自発分極を持ち、その自発分極が電界により向きを
反転することが可能であるという特徴を有している。自
発分極は、電界を印加しない状態でも分極値を持ち（残
留分極）、その値（分極の向き）が電界を０とする前の
状態に依存する。ヒステリシス曲線において分極０とな
る時の電界値を抗電界と呼ぶ。印加する電界の向きで
＋、−の電荷を結晶表面に誘起することができ、この状
態をメモリ素子の０、１に対応させる。ＤＲＡＭと同じ
１Ｔ／１Ｃ（１トランジスタ／１キャパシタ）の構造を
とることができるが、現状では信頼性を向上させるため
に２Ｔ／２Ｃ構造のものが多く採用されている。強誘電
体材料には次にあげるような特性、仕様が要求される。
反転分極量（スイッチング電荷）が大きいこと。これ
はデバイスの構造、センシングする際の設定電圧値、分
極値の安定性などにもよるが、一般に１０μＣ／ｃｍ2
以上が必要とされている。比誘電率が小さいこと。ス
イッチング電流に対して、比スイッチング電流値が小さ
く、Ｓ／Ｎ比を抑えることができる。分極値の書き換
えサイクルによる減少（疲労特性）が少ないこと。疲労
特性では強誘電体の材料そのものを変え、あるいは電極
材料を酸化物系のものとすることにより１０12回以上の
特性が得られている。分極反転速度が速いこと。キャ
パシタの小型化によりスイッチング特性が正味のドメイ
ン反転速度ではなく、電極配線抵抗、浮遊容量などに主
として左右されることが示されている。
【０００６】リーク電流が１０-6Ａ／ｃｍ2 以下であ
ること。キャパシタに蓄積した電荷の有無を利用するＤ
ＲＡＭと比較すると、Ferroelectric ＲＡＭでは残留分
極値を利用するため、基準となるリーク電流値はＤＲＡ
Ｍの場合よりも高くて問題ない。データ保持特性が１
０年以上であること。実際に使用されている強誘電体材
料は、ＰＺＴ（Ｐｂ（ＺｒＴx Ｔｉ1-x Ｏ3 ）薄膜、Ｓ
ＢＴ（ＳｒＢｉ2 Ｔａ 2 Ｏ9 ）薄膜である。前者のＰＺ
Ｔは結晶化温度が６００℃程度であること、分極値が大
きく残留分極値で２０μＣ／ｃｍ2 程度であること、抗
電界が比較的小さく低電圧で分極反転が可能なこと、Ｚ
ｒ／Ｔｉ組成比により結晶化温度の他に、グレインサイ
ズ、グレイン形状などの構造特性、分極量、抗電界、疲
労特性、リーク電流などの強誘電体特性が制御可能なこ
と、ペブロスカイト構造の持つ元素許容性からＡサイト
元素と呼ばれるＰｂをＳｒ，Ｂａ，Ｃａ，Ｌａなどの元
素で、Ｂサイト元素と呼ばれるＺｒ，ＴｉをＮｂ，Ｗ，
Ｍｇ，Ｃｏ，Ｆｅ，Ｎｉ，Ｍｎなどの元素で置換するこ
とが可能であり、それが結晶構造、構造特性、強誘電特
性に大きく影響することなどが利点としてあげられる。
ること。キャパシタに蓄積した電荷の有無を利用するＤ
ＲＡＭと比較すると、Ferroelectric ＲＡＭでは残留分
極値を利用するため、基準となるリーク電流値はＤＲＡ
Ｍの場合よりも高くて問題ない。データ保持特性が１
０年以上であること。実際に使用されている強誘電体材
料は、ＰＺＴ（Ｐｂ（ＺｒＴx Ｔｉ1-x Ｏ3 ）薄膜、Ｓ
ＢＴ（ＳｒＢｉ2 Ｔａ 2 Ｏ9 ）薄膜である。前者のＰＺ
Ｔは結晶化温度が６００℃程度であること、分極値が大
きく残留分極値で２０μＣ／ｃｍ2 程度であること、抗
電界が比較的小さく低電圧で分極反転が可能なこと、Ｚ
ｒ／Ｔｉ組成比により結晶化温度の他に、グレインサイ
ズ、グレイン形状などの構造特性、分極量、抗電界、疲
労特性、リーク電流などの強誘電体特性が制御可能なこ
と、ペブロスカイト構造の持つ元素許容性からＡサイト
元素と呼ばれるＰｂをＳｒ，Ｂａ，Ｃａ，Ｌａなどの元
素で、Ｂサイト元素と呼ばれるＺｒ，ＴｉをＮｂ，Ｗ，
Ｍｇ，Ｃｏ，Ｆｅ，Ｎｉ，Ｍｎなどの元素で置換するこ
とが可能であり、それが結晶構造、構造特性、強誘電特
性に大きく影響することなどが利点としてあげられる。
【０００７】もともとＰＺＴは、アクチュエータ、超音
波振動子、超音波モータ、ハイドロフォン、圧電トラン
スなどのトランスデューサへの応用、積層セラミックコ
ンデンサなど受動部品への応用、赤外線センサなどセン
サへの応用、さらに構造相転移、ドメイン挙動、圧電、
焦電、強誘電体としての基本特性、ミクロな挙動など多
くの研究がこれまでになされており、ＰＺＴの材料設
計、特性改善、構造・電気特性の解明などのデータベー
スとして豊富であることも一つの利点といえる。またＰ
ＺＴは、その圧電、焦電、強誘電特性にすぐれることか
ら早くから薄膜化の検討がなされてきており、スパッタ
法、ゾルゲル法などの手法で成膜した研究例も多い。こ
れらの背景からＰＺＴは、最初にFerroelectric ＲＡＭ
として実用化された材料である。欠点である書き込み回
数の増加にともなう分極量の減少（疲労特性）は、疲労
特性そのものが電界により加速される特徴をもつため、
最近の動作電圧の低電圧化、当初使用されていたＰｔ電
極からＩｒＯx など酸化物電極の採用による疲労特性の
改善もなされている。
波振動子、超音波モータ、ハイドロフォン、圧電トラン
スなどのトランスデューサへの応用、積層セラミックコ
ンデンサなど受動部品への応用、赤外線センサなどセン
サへの応用、さらに構造相転移、ドメイン挙動、圧電、
焦電、強誘電体としての基本特性、ミクロな挙動など多
くの研究がこれまでになされており、ＰＺＴの材料設
計、特性改善、構造・電気特性の解明などのデータベー
スとして豊富であることも一つの利点といえる。またＰ
ＺＴは、その圧電、焦電、強誘電特性にすぐれることか
ら早くから薄膜化の検討がなされてきており、スパッタ
法、ゾルゲル法などの手法で成膜した研究例も多い。こ
れらの背景からＰＺＴは、最初にFerroelectric ＲＡＭ
として実用化された材料である。欠点である書き込み回
数の増加にともなう分極量の減少（疲労特性）は、疲労
特性そのものが電界により加速される特徴をもつため、
最近の動作電圧の低電圧化、当初使用されていたＰｔ電
極からＩｒＯx など酸化物電極の採用による疲労特性の
改善もなされている。
【０００８】一方、後者のＳＢＴは、ＰＺＴのもつ疲労
特性の改善、膜の低電圧駆動を達成するため開発された
材料である。ＳＢＴは、Ｂｉ層状化合物（Ａｕｒｉｖｉ
ｌｌｉｕｓ Ｐｈａｓｅ）の一種で強誘電性の起源とな
る酸素八面体からなる擬似ペロブスカイト構造層をＢｉ
2 Ｏ2 層が挟む結晶構造を有している。この構造により
主たる分極軸はｃ軸と垂直な面内にありｃ軸方向の分極
は無いか、有ったとしても小さい値となる。擬似ペロブ
スカイト構造中の酸素八面体によってその分極が発現す
る。強い異方性によりこれまでセラミックとしては殆ど
研究がなされていなかった。しかしＭＯＤ(Metalorgani
c Decomposition)法で薄膜形成が可能となり、形成され
た多結晶のＳＢＴ膜が強誘電性を示す、疲労特性が良好
である、低電圧化が可能であることなどが確認されて以
来さらに開発が加速されている。ＰＺＴ膜の疲労は、Ｐ
ｔ電極界面に形成される酸素空孔が主たる原因とされて
いる。この酸素空孔の発生理由の一つがＰｂ元素の揮発
性、拡散容易性である。Ｐｂは、ペロブスカイト構造の
一部であるために酸素空乏が形成されると近傍の陽イオ
ンと双極子を形成し、スイッチング電荷の減少を引き起
こす。ＳＢＴは、揮発性元素であるＢｉがなくなっても
電荷を補償する酸素空乏自体はＢｉ酸化物層に形成され
るため直接ペロブスカイト構造での影響は少ない。ま
た、価数の変化し易いＴｉを持たないことも有効とされ
ている。ＳＢＴは、ＰＺＴと比較して分極量が小さい
が、Ｔａの一部をＮｂで置換することにより分極量を増
大させることも可能である。最近はＳＢＴをキャパシタ
として集積化したデバイスも試作されている。ＳＢＴ
は、ＭＯＤ法の他にゾルゲル法、スパッタ法、レーザア
ブレーション法などでも形成されている。
特性の改善、膜の低電圧駆動を達成するため開発された
材料である。ＳＢＴは、Ｂｉ層状化合物（Ａｕｒｉｖｉ
ｌｌｉｕｓ Ｐｈａｓｅ）の一種で強誘電性の起源とな
る酸素八面体からなる擬似ペロブスカイト構造層をＢｉ
2 Ｏ2 層が挟む結晶構造を有している。この構造により
主たる分極軸はｃ軸と垂直な面内にありｃ軸方向の分極
は無いか、有ったとしても小さい値となる。擬似ペロブ
スカイト構造中の酸素八面体によってその分極が発現す
る。強い異方性によりこれまでセラミックとしては殆ど
研究がなされていなかった。しかしＭＯＤ(Metalorgani
c Decomposition)法で薄膜形成が可能となり、形成され
た多結晶のＳＢＴ膜が強誘電性を示す、疲労特性が良好
である、低電圧化が可能であることなどが確認されて以
来さらに開発が加速されている。ＰＺＴ膜の疲労は、Ｐ
ｔ電極界面に形成される酸素空孔が主たる原因とされて
いる。この酸素空孔の発生理由の一つがＰｂ元素の揮発
性、拡散容易性である。Ｐｂは、ペロブスカイト構造の
一部であるために酸素空乏が形成されると近傍の陽イオ
ンと双極子を形成し、スイッチング電荷の減少を引き起
こす。ＳＢＴは、揮発性元素であるＢｉがなくなっても
電荷を補償する酸素空乏自体はＢｉ酸化物層に形成され
るため直接ペロブスカイト構造での影響は少ない。ま
た、価数の変化し易いＴｉを持たないことも有効とされ
ている。ＳＢＴは、ＰＺＴと比較して分極量が小さい
が、Ｔａの一部をＮｂで置換することにより分極量を増
大させることも可能である。最近はＳＢＴをキャパシタ
として集積化したデバイスも試作されている。ＳＢＴ
は、ＭＯＤ法の他にゾルゲル法、スパッタ法、レーザア
ブレーション法などでも形成されている。
【０００９】ＰＺＴ膜もＭＯＤ法、レーザアブレーショ
ン法、イオンビームスパッタ法、熱ＣＶＤ法、ＭＯＣＶ
Ｄ法、レーザＣＶＤ法などで形成されているが、Ferroe
lectric ＲＡＭ製品としてはゾルゲル法、スパッタ法が
中心である。スパッタ法では基板上に直接結晶化したペ
ロブスカイトＰＺＴ膜を形成するためには約５００℃以
上の高温が必要であるが、低融点元素のＰｂの蒸気圧が
高いこと、スパッタ率が高いことなどの理由から、高温
で容易に基板から蒸発、再スパッタする。結晶化温度で
ある５００℃以上ではＰｂはほとんど基板へとどまらず
組成制御が困難である。通常はＰｂあるいはＰｂＯのタ
ーゲットを別に用意し、同時にスパッタして過剰量のＰ
ｂを供給するなどの工夫がなされるが、面積の大きい基
板に均一に組成制御して膜形成することは難しい。室温
ではＰｂの蒸発、再スパッタの影響が小さいため、比較
的容易にターゲットに近い組成のＰＺＴ膜が形成可能で
ある。ただし室温においてもプラズマからのイオン、ス
パッタ粒子などによる運動量によって基板やシールド部
が高温となりやすく、蒸発、再スパッタの影響は注意す
る必要がある。各部の電位によってもＡｒイオンの衝撃
が異なるため組成が変化する。
ン法、イオンビームスパッタ法、熱ＣＶＤ法、ＭＯＣＶ
Ｄ法、レーザＣＶＤ法などで形成されているが、Ferroe
lectric ＲＡＭ製品としてはゾルゲル法、スパッタ法が
中心である。スパッタ法では基板上に直接結晶化したペ
ロブスカイトＰＺＴ膜を形成するためには約５００℃以
上の高温が必要であるが、低融点元素のＰｂの蒸気圧が
高いこと、スパッタ率が高いことなどの理由から、高温
で容易に基板から蒸発、再スパッタする。結晶化温度で
ある５００℃以上ではＰｂはほとんど基板へとどまらず
組成制御が困難である。通常はＰｂあるいはＰｂＯのタ
ーゲットを別に用意し、同時にスパッタして過剰量のＰ
ｂを供給するなどの工夫がなされるが、面積の大きい基
板に均一に組成制御して膜形成することは難しい。室温
ではＰｂの蒸発、再スパッタの影響が小さいため、比較
的容易にターゲットに近い組成のＰＺＴ膜が形成可能で
ある。ただし室温においてもプラズマからのイオン、ス
パッタ粒子などによる運動量によって基板やシールド部
が高温となりやすく、蒸発、再スパッタの影響は注意す
る必要がある。各部の電位によってもＡｒイオンの衝撃
が異なるため組成が変化する。
【００１０】電子部品に使用する強誘電体膜を形成する
プロセスをＰＺＴ強誘電体膜を用いたFerroelectric Ｒ
ＡＭの例で説明する。トランジスタを形成するプロセス
を経たシリコン半導体基板に絶縁膜を形成し、下地電極
として１５０ｎｍ厚のＰｔ電極をＤＣマグネトロンスパ
ッタにより形成する。Ｐｔは酸化膜と密着性が良好では
ないため、接合層としてＴｉ（２０ｎｍ）をＰｔ成膜前
に連続スパッタで形成する。次に、下地電極上にＰＺＴ
膜をＲＦマグネトロンスパッタにより形成する。上記の
理由から基板温度を上げず室温で成膜する。１２インチ
のセラミックＰＺＴターゲットに対して１．０〜１．５
ｋＷでスパッタを行う。スパッタガスはＡｒで０．５〜
２．０Ｐａの圧力範囲で成膜した。約５分間のスパッタ
時間で２５０〜３００ｎｍの膜厚のＰＺＴアモルファス
膜が得られる。ＰＺＴ成膜前に約１時間のプレスパッタ
を成膜するスパッタ条件で行う。アモルファス状態のＰ
ＺＴ膜は、ＲＴＡ(Rapid Thermal Anneal)プロセスによ
りペロブスカイト相に結晶化する。６００℃以上の温度
で数秒で結晶化が可能である。管状炉などでも結晶化は
可能であるが、ＲＴＡの方がサーマルバジェットが小さ
く下地電極、電極とＰＺＴ膜の拡散、反応を抑えること
ができ、界面の平滑化には適している。また、ＰＺＴの
結晶化には異相として非強誘電相のパイロクロア相があ
るが、この相は結晶化の昇温速度を小さくした場合やＺ
ｒ／Ｔｉ比が大きい場合に形成され易い。パイロクロア
相が第二相としてできた場合には分極量が小さくなるだ
けでなく、ＰＺＴ膜の信頼性にも影響を及ぼす可能性が
ある。結晶化したＰＺＴ膜に関して、さらに上部電極で
あるＰｔ膜をＤＣマグネトロンスパッタにより形成して
キャパシタ構造を形成する。キャパシタパターンは、Ｒ
ＩＥ(Reactive Ion Etching)装置を用いて、Ａｒと弗化
炭素系のガス中でエッチングを行い微細パターンを形成
する。電極との密着性を向上させるために６００℃で酸
素中１時間のアニール処理を行う。このようにして形成
したＰＺＴ膜は、Ｐｂ1.15-1.20 Ｌａ0.05（Ｚｒ0.4 Ｔ
ｉ0.6 ）Ｏ3 の膜組成を持ち、スパッタ時のスパッタ電
力とガス圧を変えることによりＰｂ量を１０％以内の範
囲で変化する。このＰｂ量により特性が変動する。形成
した１００−３００ｎｍ径の柱状組織のＰＺＴ膜の電気
特性は、ＰＺＴ膜組成、微細構造の変化により、リーク
電流が大きい、疲労特性が悪い、分極量の小さいものが
多い、抗電界が大きいなど問題も発生する。ＰＺＴ膜表
面の凹凸が大きい場合は、ＲＩＥ時に加工表面の凹凸が
大きくなる。ＰＺＴ、Ｐｔ膜のＲＩＥではイオンにより
物理的エッチング効果が大きいため膜表面の凹凸がエッ
チング後の形状に大きく影響する。
プロセスをＰＺＴ強誘電体膜を用いたFerroelectric Ｒ
ＡＭの例で説明する。トランジスタを形成するプロセス
を経たシリコン半導体基板に絶縁膜を形成し、下地電極
として１５０ｎｍ厚のＰｔ電極をＤＣマグネトロンスパ
ッタにより形成する。Ｐｔは酸化膜と密着性が良好では
ないため、接合層としてＴｉ（２０ｎｍ）をＰｔ成膜前
に連続スパッタで形成する。次に、下地電極上にＰＺＴ
膜をＲＦマグネトロンスパッタにより形成する。上記の
理由から基板温度を上げず室温で成膜する。１２インチ
のセラミックＰＺＴターゲットに対して１．０〜１．５
ｋＷでスパッタを行う。スパッタガスはＡｒで０．５〜
２．０Ｐａの圧力範囲で成膜した。約５分間のスパッタ
時間で２５０〜３００ｎｍの膜厚のＰＺＴアモルファス
膜が得られる。ＰＺＴ成膜前に約１時間のプレスパッタ
を成膜するスパッタ条件で行う。アモルファス状態のＰ
ＺＴ膜は、ＲＴＡ(Rapid Thermal Anneal)プロセスによ
りペロブスカイト相に結晶化する。６００℃以上の温度
で数秒で結晶化が可能である。管状炉などでも結晶化は
可能であるが、ＲＴＡの方がサーマルバジェットが小さ
く下地電極、電極とＰＺＴ膜の拡散、反応を抑えること
ができ、界面の平滑化には適している。また、ＰＺＴの
結晶化には異相として非強誘電相のパイロクロア相があ
るが、この相は結晶化の昇温速度を小さくした場合やＺ
ｒ／Ｔｉ比が大きい場合に形成され易い。パイロクロア
相が第二相としてできた場合には分極量が小さくなるだ
けでなく、ＰＺＴ膜の信頼性にも影響を及ぼす可能性が
ある。結晶化したＰＺＴ膜に関して、さらに上部電極で
あるＰｔ膜をＤＣマグネトロンスパッタにより形成して
キャパシタ構造を形成する。キャパシタパターンは、Ｒ
ＩＥ(Reactive Ion Etching)装置を用いて、Ａｒと弗化
炭素系のガス中でエッチングを行い微細パターンを形成
する。電極との密着性を向上させるために６００℃で酸
素中１時間のアニール処理を行う。このようにして形成
したＰＺＴ膜は、Ｐｂ1.15-1.20 Ｌａ0.05（Ｚｒ0.4 Ｔ
ｉ0.6 ）Ｏ3 の膜組成を持ち、スパッタ時のスパッタ電
力とガス圧を変えることによりＰｂ量を１０％以内の範
囲で変化する。このＰｂ量により特性が変動する。形成
した１００−３００ｎｍ径の柱状組織のＰＺＴ膜の電気
特性は、ＰＺＴ膜組成、微細構造の変化により、リーク
電流が大きい、疲労特性が悪い、分極量の小さいものが
多い、抗電界が大きいなど問題も発生する。ＰＺＴ膜表
面の凹凸が大きい場合は、ＲＩＥ時に加工表面の凹凸が
大きくなる。ＰＺＴ、Ｐｔ膜のＲＩＥではイオンにより
物理的エッチング効果が大きいため膜表面の凹凸がエッ
チング後の形状に大きく影響する。
【００１１】一方、ゾルゲル法やＭＯＤ法などの溶液法
（ＣＳＤ法）で形成するＰＺＴ成膜プロセスでは、原料
の性状、取り扱い容易性、安定性や他の物質と混合した
時の反応性からＰｂ、Ｔｉ、ＺｒなどのＰＺＴ膜構成元
素の原料をまず選択する。Ｐｂでは酢酸鉛３水和物、Ｚ
ｒにはジルコニウムテトラプロポキシド、Ｔｉにはチタ
ンテトライソプロポキシドを利用する場合が多く、溶剤
に２メトキシエタノールを使用して約０．２Ｍの溶液を
まず調製する。この溶液は水分を十分に取り除くことで
長期保存が可能である。一般に、酢酸鉛の水和物の水成
分を除去する。成膜する時はこの溶液に水を加えて縮重
合反応を起こさせるが、脱水反応及び脱アルコール反応
によってＭ−Ｏ−Ｍの架橋状態が変化する。この際に加
えた水の量、反応時間（保持時間）、ｐＨ、温度、濃度
などによりこの架橋状態が変化する。スパッタの場合と
同様に異なったアモルファス状態を形成することになる
ため、ＰＺＴペロブスカイト構造に結晶化した後に配向
性、結晶粒の性状、強誘電特性、リーク電流、疲労特性
などが変化する。ＭＯＤ法でも同様である。Ｐｂ、Ｚ
ｒ、Ｔｉの２エチルヘキサン酸などを使用し、有機溶剤
のキシレンを用いてＰＺＴのＭＯＤ用溶液を調製する。
ＭＯＤ法の場合は加水分解反応は起こさず、その状態
（混合状態）で半導体基板上に塗布する。半導体基板上
に成膜した後に２５０℃程度の低温で乾燥、脱溶剤を実
施して、アモルファス状態のＰＺＴ膜となる。ＭＯＤ法
では原料がＣ、Ｈ、Ｏを多く含む構造であるため結晶化
時の膜の収縮が大きく、数１００ｎｍの厚い膜を形成す
るには塗布と結晶化工程を繰り返すなどの方法で行う。
結晶化はスパッタと同様にＲＴＡを使用する場合が多
い。７５０℃、５分程度の熱処理でペロブスカイト単一
相が得られる。このような溶液法を用いたＰＺＴ膜は結
晶粒が１００〜数１００ｎｍと小さく、スパッタで成膜
された膜のような柱状組織を示さない粒状組織が見られ
る場合が多い。一方、ＭＯＣＶＤ法によりＰＺＴ、ＳＢ
Ｔ膜などを形成する場合には、条件を最適化することで
立体形状キャパシタを形成するためのステップカバレッ
ジ性が良好なものを得ることができる。しかしこれら強
誘電体、誘電体材料のＭＯＣＶＤ技術には困難な点が多
い。例えば、膜組成を制御することが難しい。複合酸化
物を構成する元素でＢｉ，Ｓｒ，Ｂａなどは蒸気圧の高
いソース原料がないために液体供給を利用した方法など
をとる必要がある。また、各元素のソースの特性が異な
ることから最適成膜条件を設定することが難しい。原料
の供給量と膜組成が必ずしも比例しない状況もある。ま
た、添加物を加える際にはさらにソースの選択をしなく
てはいけないため困難さが増加する。Ｉｎ−ｓｉｔｕで
結晶化した膜を得るプロセスでは半導体基板の表面（電
極表面）の状態、組成によりその上に形成される膜の特
性が変化する。
（ＣＳＤ法）で形成するＰＺＴ成膜プロセスでは、原料
の性状、取り扱い容易性、安定性や他の物質と混合した
時の反応性からＰｂ、Ｔｉ、ＺｒなどのＰＺＴ膜構成元
素の原料をまず選択する。Ｐｂでは酢酸鉛３水和物、Ｚ
ｒにはジルコニウムテトラプロポキシド、Ｔｉにはチタ
ンテトライソプロポキシドを利用する場合が多く、溶剤
に２メトキシエタノールを使用して約０．２Ｍの溶液を
まず調製する。この溶液は水分を十分に取り除くことで
長期保存が可能である。一般に、酢酸鉛の水和物の水成
分を除去する。成膜する時はこの溶液に水を加えて縮重
合反応を起こさせるが、脱水反応及び脱アルコール反応
によってＭ−Ｏ−Ｍの架橋状態が変化する。この際に加
えた水の量、反応時間（保持時間）、ｐＨ、温度、濃度
などによりこの架橋状態が変化する。スパッタの場合と
同様に異なったアモルファス状態を形成することになる
ため、ＰＺＴペロブスカイト構造に結晶化した後に配向
性、結晶粒の性状、強誘電特性、リーク電流、疲労特性
などが変化する。ＭＯＤ法でも同様である。Ｐｂ、Ｚ
ｒ、Ｔｉの２エチルヘキサン酸などを使用し、有機溶剤
のキシレンを用いてＰＺＴのＭＯＤ用溶液を調製する。
ＭＯＤ法の場合は加水分解反応は起こさず、その状態
（混合状態）で半導体基板上に塗布する。半導体基板上
に成膜した後に２５０℃程度の低温で乾燥、脱溶剤を実
施して、アモルファス状態のＰＺＴ膜となる。ＭＯＤ法
では原料がＣ、Ｈ、Ｏを多く含む構造であるため結晶化
時の膜の収縮が大きく、数１００ｎｍの厚い膜を形成す
るには塗布と結晶化工程を繰り返すなどの方法で行う。
結晶化はスパッタと同様にＲＴＡを使用する場合が多
い。７５０℃、５分程度の熱処理でペロブスカイト単一
相が得られる。このような溶液法を用いたＰＺＴ膜は結
晶粒が１００〜数１００ｎｍと小さく、スパッタで成膜
された膜のような柱状組織を示さない粒状組織が見られ
る場合が多い。一方、ＭＯＣＶＤ法によりＰＺＴ、ＳＢ
Ｔ膜などを形成する場合には、条件を最適化することで
立体形状キャパシタを形成するためのステップカバレッ
ジ性が良好なものを得ることができる。しかしこれら強
誘電体、誘電体材料のＭＯＣＶＤ技術には困難な点が多
い。例えば、膜組成を制御することが難しい。複合酸化
物を構成する元素でＢｉ，Ｓｒ，Ｂａなどは蒸気圧の高
いソース原料がないために液体供給を利用した方法など
をとる必要がある。また、各元素のソースの特性が異な
ることから最適成膜条件を設定することが難しい。原料
の供給量と膜組成が必ずしも比例しない状況もある。ま
た、添加物を加える際にはさらにソースの選択をしなく
てはいけないため困難さが増加する。Ｉｎ−ｓｉｔｕで
結晶化した膜を得るプロセスでは半導体基板の表面（電
極表面）の状態、組成によりその上に形成される膜の特
性が変化する。
【００１２】
【発明が解決しようとする課題】近年、以上で説明した
ような成膜方法を利用して高密度の強誘電体メモリを作
製すべくＣＯＰ (Capacitor On Plug)構造が考えられて
いる。これはトランジスタのアクティブエリアから接続
されてＷやＳｉからなるプラグ構造がキャパシタ直下に
あるものであり、セルサイズを小さくすることができ
る。平面キャパシタであれば前述したスパッタ法、塗布
法、ＭＯＣＶＤ法が利用でき、立体キャパシタ構造を用
いる場合にはＭＯＣＶＤ法などを利用すればよい。しか
しこの構造ではキャパシタの強誘電体膜を結晶化する時
もしくはキャパシタをインテグレーションした時のＲＩ
Ｅ加工、絶縁膜ＣＶＤなどのダメージを回復させるため
の熱処理の時に直下のプラグ材料の表面が酸化されてコ
ンタクト抵抗が高くなり、ひどい場合には剥離が生じる
などの問題がある。これを回避するために、ＴｉＡｌ
Ｎ、ＴｉＮ、ＴａＳｉＮなどのバリア層の形成、ＩｒＯ
2 、Ｉｒ、ＲｕＯ2 、Ｒｕなどの電極材料が試みられて
いる。また、前述したような立体キャパシタ形成の試み
もなされている。ＭＯＣＶＤでの膜形成においても組成
制御性、ステップガバレッジの良好な低温で成膜し、後
の熱処理において誘電体膜、強誘電体膜を結晶化する方
法が行われている。また、キャパシタのＲＩＥダメージ
の低減を目的としてダマシンプロセスを利用したキャパ
シタ作製プロセスなどが提案されているが、ＣＭＰを利
用するプロセスでは酸化膜と誘電体膜、強誘電体膜が接
した状態で熱処理することがあるためにそこの部分での
反応が問題となる。例えば、ＰＺＴとＳｉＯ2 とは熱に
より鉛ガラスを形成して接触部分を著しく劣化させる問
題がある。
ような成膜方法を利用して高密度の強誘電体メモリを作
製すべくＣＯＰ (Capacitor On Plug)構造が考えられて
いる。これはトランジスタのアクティブエリアから接続
されてＷやＳｉからなるプラグ構造がキャパシタ直下に
あるものであり、セルサイズを小さくすることができ
る。平面キャパシタであれば前述したスパッタ法、塗布
法、ＭＯＣＶＤ法が利用でき、立体キャパシタ構造を用
いる場合にはＭＯＣＶＤ法などを利用すればよい。しか
しこの構造ではキャパシタの強誘電体膜を結晶化する時
もしくはキャパシタをインテグレーションした時のＲＩ
Ｅ加工、絶縁膜ＣＶＤなどのダメージを回復させるため
の熱処理の時に直下のプラグ材料の表面が酸化されてコ
ンタクト抵抗が高くなり、ひどい場合には剥離が生じる
などの問題がある。これを回避するために、ＴｉＡｌ
Ｎ、ＴｉＮ、ＴａＳｉＮなどのバリア層の形成、ＩｒＯ
2 、Ｉｒ、ＲｕＯ2 、Ｒｕなどの電極材料が試みられて
いる。また、前述したような立体キャパシタ形成の試み
もなされている。ＭＯＣＶＤでの膜形成においても組成
制御性、ステップガバレッジの良好な低温で成膜し、後
の熱処理において誘電体膜、強誘電体膜を結晶化する方
法が行われている。また、キャパシタのＲＩＥダメージ
の低減を目的としてダマシンプロセスを利用したキャパ
シタ作製プロセスなどが提案されているが、ＣＭＰを利
用するプロセスでは酸化膜と誘電体膜、強誘電体膜が接
した状態で熱処理することがあるためにそこの部分での
反応が問題となる。例えば、ＰＺＴとＳｉＯ2 とは熱に
より鉛ガラスを形成して接触部分を著しく劣化させる問
題がある。
【００１３】一方、Ferroelectric ＲＡＭをさらに高密
度化するための１トランジスタタイプの強誘電体メモリ
も開発が進められている。古くはトランジスタのゲート
上に直接Ｂｉ4 Ｔｉ3 Ｏ12などの強誘電体を形成したも
のが研究開発されているが、Ｓｉとの界面に酸化物界面
層が形成されること、特定の材料のみしか結晶化できな
いこと、界面の反応を制御することができないこと、な
どの阻害要因があり界面に欠陥が多く特性面で実現でき
なかった。また、ＰＺＴなどの材料ではＳｉＯ 2 上で結
晶化することが困難である。これはＲＴＡなどの結晶化
熱処理方法を採用すると、基板側から結晶化が進行し易
いが、先にＰＺＴ中のＰｂとＳｉＯ2 とが反応すること
により劣化した界面が形成され、コイルにＰｂが消費さ
れることで組成ずれが生じ、したがって、その上にＰＺ
Ｔが結晶化しないためである。ＰＺＴ中のＴｉ量を増加
させて結晶化温度を低減し、膜上部あるいは膜内部から
結晶化を促進することも可能であるが、この場合は結晶
化の制御が困難である。また、下地との反応は避けられ
ず１ＴｒタイプのFerroelectric ＲＡＭ作製には満足で
きるものではなかった。このことは高誘電率膜をゲート
絶縁膜に採用した場合にも同様である。ＺｒＯ2 、Ｈｆ
Ｏ2 、その他ＺｒＳｉＯ3 などのシリケート膜をゲート
膜として使用する際には、Ｓｉとの界面の欠陥形成阻害
が重要である。この場合も高温での結晶化工程により界
面の相互拡散、反応が引き起こされ、界面劣化が生じて
しまう。
度化するための１トランジスタタイプの強誘電体メモリ
も開発が進められている。古くはトランジスタのゲート
上に直接Ｂｉ4 Ｔｉ3 Ｏ12などの強誘電体を形成したも
のが研究開発されているが、Ｓｉとの界面に酸化物界面
層が形成されること、特定の材料のみしか結晶化できな
いこと、界面の反応を制御することができないこと、な
どの阻害要因があり界面に欠陥が多く特性面で実現でき
なかった。また、ＰＺＴなどの材料ではＳｉＯ 2 上で結
晶化することが困難である。これはＲＴＡなどの結晶化
熱処理方法を採用すると、基板側から結晶化が進行し易
いが、先にＰＺＴ中のＰｂとＳｉＯ2 とが反応すること
により劣化した界面が形成され、コイルにＰｂが消費さ
れることで組成ずれが生じ、したがって、その上にＰＺ
Ｔが結晶化しないためである。ＰＺＴ中のＴｉ量を増加
させて結晶化温度を低減し、膜上部あるいは膜内部から
結晶化を促進することも可能であるが、この場合は結晶
化の制御が困難である。また、下地との反応は避けられ
ず１ＴｒタイプのFerroelectric ＲＡＭ作製には満足で
きるものではなかった。このことは高誘電率膜をゲート
絶縁膜に採用した場合にも同様である。ＺｒＯ2 、Ｈｆ
Ｏ2 、その他ＺｒＳｉＯ3 などのシリケート膜をゲート
膜として使用する際には、Ｓｉとの界面の欠陥形成阻害
が重要である。この場合も高温での結晶化工程により界
面の相互拡散、反応が引き起こされ、界面劣化が生じて
しまう。
【００１４】従来、シリコンウェーハ上のアモルファス
膜を結晶化するプロセスにおいて、ＲＴＡや炉などを使
用すると選択的に結晶化することが困難である。例え
ば、ＤＲＡＭのキャパシタ膜のように広い領域にわたっ
て膜を形成し結晶化する場合には、電極膜だけでなく絶
縁膜の上にも誘電体膜が存在するために、通常の結晶化
でこれらの部分も熱にさらされることになる。誘電体膜
と絶縁膜との間の反応が起こる可能性もあり、デバイス
を形成する上で好ましくない。また、同じ電極上で結晶
化させたい部分とさせたくない部分が存在する場合など
は従来の加熱方法では困難である。また、メモリ機能と
ロジック機能とを一つのチップに集積するＳＯＣ(Syste
mOn Chip)の開発が進められている。メモリとロジック
を共通のプロセスで作製するために各プロセスの整合性
が問われる。Ferroelectric ＲＡＭとロジックとの混載
の場合は通常のロジック作製プロセスにキャパシタ工程
を追加すれば可能であるが、Ferroelectric ＲＡＭ用の
キャパシタがその後の加工、絶縁膜形成プロセスでダメ
ージを受け易いこと、キャパシタに使用する材料がＳｉ
プロセスでは新規なものでクロスコンタミの問題がある
こと、Ferroelectric ＲＡＭ特有の低ダメージプロセス
を採用し難いこと、などの理由から多層配線の上にキャ
パシタを形成するプロセスが提案されている。この場合
は下地にＡｌやＣｕなどの多層配線、あるいは低誘電率
膜が存在することで、キャパシタ形成温度を４００℃程
度まで低温化する必要がある。しかしこのような低温で
強誘電特性が良好なキャパシタを作製することは困難で
あり、本構造を達成することは難しい。さらに、Ferroe
lectric ＲＡＭに使用するＰＺＴ、ＳＢＴに代表される
強誘電体膜は、Ｓｉプロセスに対して新しい材料であ
り、クロスコンタミの問題が生じる。誘電体、強誘電体
膜を結晶化して形成すると前述したようにＳｉＯ2 など
と反応が進行し、クロスコンタミの原因となるシリコン
ウェーハのベベル部のエッチングなどが困難である。本
発明は、このような事情によりなされたものであり、下
地の状態によらずに誘電体膜、強誘電体膜が結晶化され
た構造を有する半導体装置及び半導体装置の製造方法を
提供する。
膜を結晶化するプロセスにおいて、ＲＴＡや炉などを使
用すると選択的に結晶化することが困難である。例え
ば、ＤＲＡＭのキャパシタ膜のように広い領域にわたっ
て膜を形成し結晶化する場合には、電極膜だけでなく絶
縁膜の上にも誘電体膜が存在するために、通常の結晶化
でこれらの部分も熱にさらされることになる。誘電体膜
と絶縁膜との間の反応が起こる可能性もあり、デバイス
を形成する上で好ましくない。また、同じ電極上で結晶
化させたい部分とさせたくない部分が存在する場合など
は従来の加熱方法では困難である。また、メモリ機能と
ロジック機能とを一つのチップに集積するＳＯＣ(Syste
mOn Chip)の開発が進められている。メモリとロジック
を共通のプロセスで作製するために各プロセスの整合性
が問われる。Ferroelectric ＲＡＭとロジックとの混載
の場合は通常のロジック作製プロセスにキャパシタ工程
を追加すれば可能であるが、Ferroelectric ＲＡＭ用の
キャパシタがその後の加工、絶縁膜形成プロセスでダメ
ージを受け易いこと、キャパシタに使用する材料がＳｉ
プロセスでは新規なものでクロスコンタミの問題がある
こと、Ferroelectric ＲＡＭ特有の低ダメージプロセス
を採用し難いこと、などの理由から多層配線の上にキャ
パシタを形成するプロセスが提案されている。この場合
は下地にＡｌやＣｕなどの多層配線、あるいは低誘電率
膜が存在することで、キャパシタ形成温度を４００℃程
度まで低温化する必要がある。しかしこのような低温で
強誘電特性が良好なキャパシタを作製することは困難で
あり、本構造を達成することは難しい。さらに、Ferroe
lectric ＲＡＭに使用するＰＺＴ、ＳＢＴに代表される
強誘電体膜は、Ｓｉプロセスに対して新しい材料であ
り、クロスコンタミの問題が生じる。誘電体、強誘電体
膜を結晶化して形成すると前述したようにＳｉＯ2 など
と反応が進行し、クロスコンタミの原因となるシリコン
ウェーハのベベル部のエッチングなどが困難である。本
発明は、このような事情によりなされたものであり、下
地の状態によらずに誘電体膜、強誘電体膜が結晶化され
た構造を有する半導体装置及び半導体装置の製造方法を
提供する。
【００１５】
【課題を解決するための手段】本発明は、強誘電体膜を
用いたキャパシタを具備する半導体装置において、フラ
ッシュランプを用いて強誘電体膜を結晶化する工程を使
用することを特徴としている。またフラッシュランプを
用いてゲート酸化膜などのＳｉＯ2 絶縁膜あるいはシリ
コン上に界面反応を抑制した状態でＰＺＴ膜などの強誘
電体膜を結晶化した１トランジスタタイプの半導体メモ
リを形成することを特徴としている。本発明は、フラッ
シュランプを使用する際にマスクを使用することにより
光の照射された部分のみ結晶化させることも可能であ
る。マスク材は、ランプ光を遮光する別に設けたメタル
マスク、ガラスマスクのようなものあるいは半導体基板
上のアモルファスシリコン上に形成した金属膜を使用す
ることができる。本発明は、強誘電体膜を用いたキャパ
シタを具備する半導体メモリ装置において、フラッシュ
ランプを用いて強誘電体膜を結晶化するに際し、フラッ
シュランプの照射条件（投入電力、パルス時間、最大電
流値、アシスト加熱温度などを規定することを特徴とし
ている。すなわち、本発明の半導体装置は、半導体基板
と、前記半導体基板上に形成されたシリコン酸化膜から
なるゲート酸化膜と、前記ゲート酸化膜上に形成され、
且つ結晶化された強誘電体膜と、前記強誘電体膜上に形
成された電極とを具備し、前記ゲート酸化膜は、膜の厚
さが２０ｎｍ以下であることを特徴としている。また、
本発明の半導体装置は、半導体基板と、前記半導体基板
上に形成された第１の絶縁膜に埋め込まれた接続プラグ
と、前記接続プラグに電気的に接続された下部電極、こ
の下部電極上に形成され、且つ結晶化された強誘電体膜
及びこの強誘電体膜上に形成された上部電極から構成さ
れたキャパシタと、前記キャパシタを被覆するように、
前記第１の絶縁膜上に形成されたシリコン酸化膜からな
る第２の絶縁膜とを具備し、前記第１の絶縁膜と前記強
誘電体膜との接触部分に形成された前記強誘電体膜に含
まれる陽イオン元素とシリコンとの混合領域が３０ｎｍ
以下であることを特徴としている。前記接続プラグが埋
め込まれた第１の絶縁膜には前記半導体基板に形成され
た半導体素子と電気的に接続される少なくとも１層のア
ルミニウムを主成分とする金属配線もしくは銅を主成分
とする金属配線が形成されているようにしても良い。前
記接続プラグと前記下部電極との間にはバリア層が形成
され、前記下部電極と前記バリア層を合わせた膜厚は、
５０ｎｍ以上、１５０ｎｍ以下、さらに好ましくは、５
０ｎｍ〜１００ｎｍにしても良い。前記強誘電体膜は、
チタン酸ジルコン酸鉛からなるようにしても良い。
用いたキャパシタを具備する半導体装置において、フラ
ッシュランプを用いて強誘電体膜を結晶化する工程を使
用することを特徴としている。またフラッシュランプを
用いてゲート酸化膜などのＳｉＯ2 絶縁膜あるいはシリ
コン上に界面反応を抑制した状態でＰＺＴ膜などの強誘
電体膜を結晶化した１トランジスタタイプの半導体メモ
リを形成することを特徴としている。本発明は、フラッ
シュランプを使用する際にマスクを使用することにより
光の照射された部分のみ結晶化させることも可能であ
る。マスク材は、ランプ光を遮光する別に設けたメタル
マスク、ガラスマスクのようなものあるいは半導体基板
上のアモルファスシリコン上に形成した金属膜を使用す
ることができる。本発明は、強誘電体膜を用いたキャパ
シタを具備する半導体メモリ装置において、フラッシュ
ランプを用いて強誘電体膜を結晶化するに際し、フラッ
シュランプの照射条件（投入電力、パルス時間、最大電
流値、アシスト加熱温度などを規定することを特徴とし
ている。すなわち、本発明の半導体装置は、半導体基板
と、前記半導体基板上に形成されたシリコン酸化膜から
なるゲート酸化膜と、前記ゲート酸化膜上に形成され、
且つ結晶化された強誘電体膜と、前記強誘電体膜上に形
成された電極とを具備し、前記ゲート酸化膜は、膜の厚
さが２０ｎｍ以下であることを特徴としている。また、
本発明の半導体装置は、半導体基板と、前記半導体基板
上に形成された第１の絶縁膜に埋め込まれた接続プラグ
と、前記接続プラグに電気的に接続された下部電極、こ
の下部電極上に形成され、且つ結晶化された強誘電体膜
及びこの強誘電体膜上に形成された上部電極から構成さ
れたキャパシタと、前記キャパシタを被覆するように、
前記第１の絶縁膜上に形成されたシリコン酸化膜からな
る第２の絶縁膜とを具備し、前記第１の絶縁膜と前記強
誘電体膜との接触部分に形成された前記強誘電体膜に含
まれる陽イオン元素とシリコンとの混合領域が３０ｎｍ
以下であることを特徴としている。前記接続プラグが埋
め込まれた第１の絶縁膜には前記半導体基板に形成され
た半導体素子と電気的に接続される少なくとも１層のア
ルミニウムを主成分とする金属配線もしくは銅を主成分
とする金属配線が形成されているようにしても良い。前
記接続プラグと前記下部電極との間にはバリア層が形成
され、前記下部電極と前記バリア層を合わせた膜厚は、
５０ｎｍ以上、１５０ｎｍ以下、さらに好ましくは、５
０ｎｍ〜１００ｎｍにしても良い。前記強誘電体膜は、
チタン酸ジルコン酸鉛からなるようにしても良い。
【００１６】本発明の半導体装置の製造方法は、前記強
誘電体膜をフラッシュランプを用いて加熱することによ
り結晶化する工程を具備していることを特徴としてい
る。また、本発明の半導体装置の製造方法は、半導体基
板上もしくはこの半導体基板に被覆形成された電極ある
いはゲート酸化膜上にアモルファス状態の強誘電体膜を
形成する工程と、前記アモルファス状態の強誘電体膜上
に遮光マスクを直接もしくは所定の距離をおいて配置す
る工程と、前記遮光マスクを介してフラッシュランプを
前記アモルファス強誘電体膜に照射して前記強誘電体膜
を選択的に結晶化する工程とを具備したことを特徴とし
ている。また、本発明の半導体装置の製造方法は、半導
体ウェーハ上にアモルファス状態の強誘電体膜を形成す
る工程と、前記アモルファス状態の強誘電体膜が形成さ
れた前記半導体ウェーハ周辺のベベル部上に遮光マスク
を直接もしくは所定の距離をおいて配置する工程と、前
記遮光マスクを介してフラッシュランプを前記アモルフ
ァス状態の強誘電体膜に照射して前記強誘電体膜を選択
的に結晶化する工程とを具備したことを特徴としてい
る。前記強誘電体膜は、チタン酸ジルコン酸鉛からなる
ようにしても良い。本発明の半導体装置の製造方法は、
半導体基板上にシリケート誘電体、ペロブスカイト型誘
電体、ＺｒＯ2 、ＨｆＯ2 、Ｔａ2 Ｏ5 、ＴｉＯ2 から
選ばれた材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、前
記ゲート絶縁膜の前記ゲート電極が形成されたゲート領
域以外の部分に遮光マスクを直接もしくは所定の距離を
おいて配置する工程と、前記遮光マスクを介してフラッ
シュランプを前記ゲート絶縁膜に照射して前記ゲート領
域のゲート絶縁膜を選択的に結晶化する工程とを具備し
たことを特徴としている。前記遮光マスクには、露光光
学系と縮小投影露光とを併用するようにしても良い。前
記強誘電体膜もしくは前記ゲート絶縁膜を結晶化するた
めに行われるフラッシュランプ照射は、下記の式
（１）、（２）の条件に従って行われるようにしても良
い。 Ｅ≧−（Ｔ／１０）＋５５・・・（１） Ｉ＝α・Ｅ／τ＞１５００・・・（２） Ｅ（Ｊ／ｃｍ2 ）は、Ｘｅフラッシュランプの出力（コ
ンデンサへの総蓄積電荷量から求めたコンデンサの蓄積
エネルギー量を放射効率０．４、反射効率０．５とし
て、照射面積をランプ配置面積として計算したもの）を
表わし、Ｉ（Ａ）は、フラッシュランプ最大電流値を表
わし、τ（ｍｓｅｃ）は、パルス幅（パルス電流波形の
半値幅と定義）（照射時間）を表わし、Ｔ（℃）は、ア
シスト温度（結晶化時の半導体基板の温度）を表わし、
αは７０である。
誘電体膜をフラッシュランプを用いて加熱することによ
り結晶化する工程を具備していることを特徴としてい
る。また、本発明の半導体装置の製造方法は、半導体基
板上もしくはこの半導体基板に被覆形成された電極ある
いはゲート酸化膜上にアモルファス状態の強誘電体膜を
形成する工程と、前記アモルファス状態の強誘電体膜上
に遮光マスクを直接もしくは所定の距離をおいて配置す
る工程と、前記遮光マスクを介してフラッシュランプを
前記アモルファス強誘電体膜に照射して前記強誘電体膜
を選択的に結晶化する工程とを具備したことを特徴とし
ている。また、本発明の半導体装置の製造方法は、半導
体ウェーハ上にアモルファス状態の強誘電体膜を形成す
る工程と、前記アモルファス状態の強誘電体膜が形成さ
れた前記半導体ウェーハ周辺のベベル部上に遮光マスク
を直接もしくは所定の距離をおいて配置する工程と、前
記遮光マスクを介してフラッシュランプを前記アモルフ
ァス状態の強誘電体膜に照射して前記強誘電体膜を選択
的に結晶化する工程とを具備したことを特徴としてい
る。前記強誘電体膜は、チタン酸ジルコン酸鉛からなる
ようにしても良い。本発明の半導体装置の製造方法は、
半導体基板上にシリケート誘電体、ペロブスカイト型誘
電体、ＺｒＯ2 、ＨｆＯ2 、Ｔａ2 Ｏ5 、ＴｉＯ2 から
選ばれた材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、前
記ゲート絶縁膜の前記ゲート電極が形成されたゲート領
域以外の部分に遮光マスクを直接もしくは所定の距離を
おいて配置する工程と、前記遮光マスクを介してフラッ
シュランプを前記ゲート絶縁膜に照射して前記ゲート領
域のゲート絶縁膜を選択的に結晶化する工程とを具備し
たことを特徴としている。前記遮光マスクには、露光光
学系と縮小投影露光とを併用するようにしても良い。前
記強誘電体膜もしくは前記ゲート絶縁膜を結晶化するた
めに行われるフラッシュランプ照射は、下記の式
（１）、（２）の条件に従って行われるようにしても良
い。 Ｅ≧−（Ｔ／１０）＋５５・・・（１） Ｉ＝α・Ｅ／τ＞１５００・・・（２） Ｅ（Ｊ／ｃｍ2 ）は、Ｘｅフラッシュランプの出力（コ
ンデンサへの総蓄積電荷量から求めたコンデンサの蓄積
エネルギー量を放射効率０．４、反射効率０．５とし
て、照射面積をランプ配置面積として計算したもの）を
表わし、Ｉ（Ａ）は、フラッシュランプ最大電流値を表
わし、τ（ｍｓｅｃ）は、パルス幅（パルス電流波形の
半値幅と定義）（照射時間）を表わし、Ｔ（℃）は、ア
シスト温度（結晶化時の半導体基板の温度）を表わし、
αは７０である。
【００１７】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１及び図２を参照して第１
の実施例を説明する。この実施例ではＰＺＴ膜を用いた
強誘電体メモリ（Ferroelectric ＲＡＭ）を用いて説明
する。図１は、ＰＺＴ膜を誘電体膜として使用したキャ
パシタが形成されたシリコン半導体基板の断面図、図２
は、半導体装置を製造する工程フロー図である。まず、
シリコン半導体基板１のｎウエル、ｐウエルに通常プロ
セスによりトランジスタＴｒ１、Ｔｒ２を作り込みＣＭ
ＯＳ構造を形成する（）。次に、ＣＶＤ法によりトラ
ンジスタ領域をＰＳＧ(Phospho-Silicate Glass)、ＢＰ
ＳＧ(Born-doped Phospho Silicate Glass) 等の材料か
らなる絶縁膜２で被覆し、ＣＭＰ(Chemical Mechanical
Polishing) を用いて表面を平坦化する（）。その上
にＣＶＤ法により、シリコン窒化膜（ＳｉＮ）３を形成
し（）、これを下地基板とする。ここでキャパシタと
トランジスタのアクティブエリア（ソース及びドレイ
ン）１１との接続をタングステン（Ｗ）や多結晶シリコ
ンなどからなるプラグを利用して行うために、あらかじ
めプラグ４を埋め込むコンタクト孔を形成する。プラグ
材料は、ＴｉＮをＣＶＤにて埋め込んだものでも良い
（）。この実施例では、プラグの形成は、ブランケッ
トＣＶＤ法とＣＭＰとを併用する。次に、強誘電体の形
成プロセス又はその後のキャパシタ特性確保の為の酸素
中アニールプロセスにおいて、プラグ４の表面が酸化す
ることを防止する目的からバリア層５を形成する
（）。バリア層５にはＴｉＡｌＮ（Ｔｉ／Ａｌ＝０．
９／０．１（モル比））を用いる。厚さは略５０ｎｍで
ある。キャパシタの下部電極下全面にバリア層を形成す
る必要はなく、プラグをリセスした状態でプラグ上にの
みバリア層を形成しても良いし、下部電極下全面に下部
電極形成時に作製してもよい。どちらを選ぶかにより全
体のプロセスが若干異なってくる。この実施例ではＤＣ
マグネトロンスパッタ法を用いてプラグ４との接続面に
このバリア層５を成膜させる。その上に下部電極６のＲ
ｕをスパッタ法により形成する（）。Ｒｕは、ＰＺＴ
キャパシタ用電極として使用すると界面部分にＲｕＯ2
の導電性酸化物層が形成され、ＰＺＴの疲労特性（分極
反転を繰り返した時の分極量の劣化現象）が向上する。
Ｒｕは、この導電性酸化物ＲｕＯ2 を形成すること、酸
素を含むガスでのドライエッチングが良好なこと、Ｐｔ
やＩｒなどの貴金属と比較して材料費が安価なことなど
の特徴がある。仕様によってはＰｔ、Ｉｒ、ＩｒＯ2 な
どの電極を使用することも可能である。
の形態を説明する。まず、図１及び図２を参照して第１
の実施例を説明する。この実施例ではＰＺＴ膜を用いた
強誘電体メモリ（Ferroelectric ＲＡＭ）を用いて説明
する。図１は、ＰＺＴ膜を誘電体膜として使用したキャ
パシタが形成されたシリコン半導体基板の断面図、図２
は、半導体装置を製造する工程フロー図である。まず、
シリコン半導体基板１のｎウエル、ｐウエルに通常プロ
セスによりトランジスタＴｒ１、Ｔｒ２を作り込みＣＭ
ＯＳ構造を形成する（）。次に、ＣＶＤ法によりトラ
ンジスタ領域をＰＳＧ(Phospho-Silicate Glass)、ＢＰ
ＳＧ(Born-doped Phospho Silicate Glass) 等の材料か
らなる絶縁膜２で被覆し、ＣＭＰ(Chemical Mechanical
Polishing) を用いて表面を平坦化する（）。その上
にＣＶＤ法により、シリコン窒化膜（ＳｉＮ）３を形成
し（）、これを下地基板とする。ここでキャパシタと
トランジスタのアクティブエリア（ソース及びドレイ
ン）１１との接続をタングステン（Ｗ）や多結晶シリコ
ンなどからなるプラグを利用して行うために、あらかじ
めプラグ４を埋め込むコンタクト孔を形成する。プラグ
材料は、ＴｉＮをＣＶＤにて埋め込んだものでも良い
（）。この実施例では、プラグの形成は、ブランケッ
トＣＶＤ法とＣＭＰとを併用する。次に、強誘電体の形
成プロセス又はその後のキャパシタ特性確保の為の酸素
中アニールプロセスにおいて、プラグ４の表面が酸化す
ることを防止する目的からバリア層５を形成する
（）。バリア層５にはＴｉＡｌＮ（Ｔｉ／Ａｌ＝０．
９／０．１（モル比））を用いる。厚さは略５０ｎｍで
ある。キャパシタの下部電極下全面にバリア層を形成す
る必要はなく、プラグをリセスした状態でプラグ上にの
みバリア層を形成しても良いし、下部電極下全面に下部
電極形成時に作製してもよい。どちらを選ぶかにより全
体のプロセスが若干異なってくる。この実施例ではＤＣ
マグネトロンスパッタ法を用いてプラグ４との接続面に
このバリア層５を成膜させる。その上に下部電極６のＲ
ｕをスパッタ法により形成する（）。Ｒｕは、ＰＺＴ
キャパシタ用電極として使用すると界面部分にＲｕＯ2
の導電性酸化物層が形成され、ＰＺＴの疲労特性（分極
反転を繰り返した時の分極量の劣化現象）が向上する。
Ｒｕは、この導電性酸化物ＲｕＯ2 を形成すること、酸
素を含むガスでのドライエッチングが良好なこと、Ｐｔ
やＩｒなどの貴金属と比較して材料費が安価なことなど
の特徴がある。仕様によってはＰｔ、Ｉｒ、ＩｒＯ2 な
どの電極を使用することも可能である。
【００１８】次に、厚さ約５０ｎｍのＲｕを形成した後
にスパッタ法を用いてＰＺＴ膜７を形成する（）。こ
の場合ＲＦマグネトロンスパッタ法を採用する。ここで
はＰｂ量を１０モル％程度多くしたＰＺＴセラミックタ
ーゲットを使用する。ターゲットの組成比は、Ｐｂ1.10
Ｌａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミッ
クターゲットは、密度の高い方がスパッタ速度が大きく
水分などに対する耐環境性も良好であるため、理論密度
９８％のセラミック焼結体を使用する。スパッタ時には
プラズマにより基板温度の上昇や飛来粒子によるボンバ
ードメントがあるために、シリコン半導体基板１からの
Ｐｂの蒸発や再スパッタが起こり膜中のＰｂ量の欠損が
生じ易い。ターゲット中の過剰Ｐｂはそれを補償するた
めに加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲ
ット組成とほぼ同じ量で膜に取り込まれるため、望む組
成の量比のものを用いればよい。電気特性がＰＺＴ膜７
の組成などで不安定な場合にはアモルファスＰＺＴ膜７
の上部あるいは下部にシード層を形成する。例えば、結
晶化するＰＺＴ膜７の構造・電気特性を改良するために
酸素を導入したスパッタ法を利用する。Ａｒを導入した
雰囲気でスパッタ成膜したＰＺＴ膜と、酸素を添加した
Ａｒ中スパッタにより形成したＰＺＴシード層を用い
る。スパッタ条件として、ターゲット基板間距離が６０
ｎｍ、回転式マグネットを用いて１２インチのセラミッ
クＰＺＴターゲットに対し１．０〜１．５ｋＷでスパッ
タを行う。ガス圧が０．５〜２．０ＰａでＡｒに酸素を
２０％導入した条件で１５〜３０秒成膜させ、略２〜５
ｎｍ厚さのＰＺＴアモルファスシード層を形成する。下
地基板のＲｕ上にはＡｒガスのみを使用してガス圧０．
５〜２．０Ｐａ、１．０〜１．５ｋＷの電力で約５分間
ＲＦマグネトロンスパッタによるアモルファスＰＺＴ膜
７の形成を行う。膜厚は、１００〜１５０ｎｍである。
シード層にはＰＺＴ膜ではなく、膜厚２〜５ｎｍ程度の
薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用しても
良い。
にスパッタ法を用いてＰＺＴ膜７を形成する（）。こ
の場合ＲＦマグネトロンスパッタ法を採用する。ここで
はＰｂ量を１０モル％程度多くしたＰＺＴセラミックタ
ーゲットを使用する。ターゲットの組成比は、Ｐｂ1.10
Ｌａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミッ
クターゲットは、密度の高い方がスパッタ速度が大きく
水分などに対する耐環境性も良好であるため、理論密度
９８％のセラミック焼結体を使用する。スパッタ時には
プラズマにより基板温度の上昇や飛来粒子によるボンバ
ードメントがあるために、シリコン半導体基板１からの
Ｐｂの蒸発や再スパッタが起こり膜中のＰｂ量の欠損が
生じ易い。ターゲット中の過剰Ｐｂはそれを補償するた
めに加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲ
ット組成とほぼ同じ量で膜に取り込まれるため、望む組
成の量比のものを用いればよい。電気特性がＰＺＴ膜７
の組成などで不安定な場合にはアモルファスＰＺＴ膜７
の上部あるいは下部にシード層を形成する。例えば、結
晶化するＰＺＴ膜７の構造・電気特性を改良するために
酸素を導入したスパッタ法を利用する。Ａｒを導入した
雰囲気でスパッタ成膜したＰＺＴ膜と、酸素を添加した
Ａｒ中スパッタにより形成したＰＺＴシード層を用い
る。スパッタ条件として、ターゲット基板間距離が６０
ｎｍ、回転式マグネットを用いて１２インチのセラミッ
クＰＺＴターゲットに対し１．０〜１．５ｋＷでスパッ
タを行う。ガス圧が０．５〜２．０ＰａでＡｒに酸素を
２０％導入した条件で１５〜３０秒成膜させ、略２〜５
ｎｍ厚さのＰＺＴアモルファスシード層を形成する。下
地基板のＲｕ上にはＡｒガスのみを使用してガス圧０．
５〜２．０Ｐａ、１．０〜１．５ｋＷの電力で約５分間
ＲＦマグネトロンスパッタによるアモルファスＰＺＴ膜
７の形成を行う。膜厚は、１００〜１５０ｎｍである。
シード層にはＰＺＴ膜ではなく、膜厚２〜５ｎｍ程度の
薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用しても
良い。
【００１９】ＰＺＴ膜の形成前にターゲット表面の状
態、温度、チャンバー内環境を一定とするため約１時間
のプレスパッタを同じスパッタ条件で行う。Ｐｂ量及び
結晶化後の構造及び電気特性は、このプレスパッタによ
り大きく変化してしまう。バリア層を介してプラグ上に
形成されたＲｕ電極にアモルファスＰＺＴが成膜された
構造にフラッシュランプを使用してＰＺＴ膜７を結晶化
させる（）。フラッシュランプは、Ｘｅガスを封入し
たものを１ｍｓｅｃ程度かそれ以下の短時間放電させ
る。ＰＺＴ膜の結晶化を促進させる目的でシリコンウェ
ハ下部に用意したハロゲンランプにより基板温度を予め
３５０−４５０℃に保ってある。Ｘｅランプの放出エネ
ルギーは、２５Ｊ／ｃｍ2 である。このエネルギーは貯
えられた電荷量から求めたものであるが、実際は半分以
下のエネルギーが膜の結晶化に寄与しているものと考え
られる。この実施例では、ランプの照射と反対側には反
射板を設けることで外部への光エネルギーの拡散を防止
している。雰囲気は酸素気流中である。このような条件
で約１ｍｓｅｃの時間、上記エネルギーを照射すること
によりＰＺＴ膜７が結晶化する。得られた膜をＸ線回折
にて結晶構造をを調べたところ、ペロブスカイト相で
（１００）面からの非常に強い反射が得られた。微細構
造の観察結果では、０．５μｍ径以下のＰＺＴ粒子がＲ
ｕ上に形成されている。
態、温度、チャンバー内環境を一定とするため約１時間
のプレスパッタを同じスパッタ条件で行う。Ｐｂ量及び
結晶化後の構造及び電気特性は、このプレスパッタによ
り大きく変化してしまう。バリア層を介してプラグ上に
形成されたＲｕ電極にアモルファスＰＺＴが成膜された
構造にフラッシュランプを使用してＰＺＴ膜７を結晶化
させる（）。フラッシュランプは、Ｘｅガスを封入し
たものを１ｍｓｅｃ程度かそれ以下の短時間放電させ
る。ＰＺＴ膜の結晶化を促進させる目的でシリコンウェ
ハ下部に用意したハロゲンランプにより基板温度を予め
３５０−４５０℃に保ってある。Ｘｅランプの放出エネ
ルギーは、２５Ｊ／ｃｍ2 である。このエネルギーは貯
えられた電荷量から求めたものであるが、実際は半分以
下のエネルギーが膜の結晶化に寄与しているものと考え
られる。この実施例では、ランプの照射と反対側には反
射板を設けることで外部への光エネルギーの拡散を防止
している。雰囲気は酸素気流中である。このような条件
で約１ｍｓｅｃの時間、上記エネルギーを照射すること
によりＰＺＴ膜７が結晶化する。得られた膜をＸ線回折
にて結晶構造をを調べたところ、ペロブスカイト相で
（１００）面からの非常に強い反射が得られた。微細構
造の観察結果では、０．５μｍ径以下のＰＺＴ粒子がＲ
ｕ上に形成されている。
【００２０】次に、結晶化されたＰＺＴ膜７上に上部電
極８であるＲｕ膜をＤＣマグネトロンスパッタにより形
成してキャパシタ構造を形成する（）。上部電極パタ
ーンは、半導体基板１の全面に形成されたＲｕ膜をＲＩ
Ｅを用い、酸素及び塩素の混合ガス中でエッチングして
微細パターンを形成する。上部電極８との密着性、結晶
の整合性を向上させるために３５０℃、窒素中３０秒の
アニール処理を施して強誘電体特性を得る。強誘電性を
電荷量Ｑ−印加電圧Ｖのヒステリシス特性で調べた結
果、２．５Ｖ印加時に分極量２Ｐｒ（残留分極×２）で
約３０μＣ／ｃｍ 2 を示し、８インチ（約２０．３２ｃ
ｍ）シリコンウェハの全面に同程度の分極量と抗電界を
有するＰＺＴ膜であることが分かった。抗電圧も０．６
Ｖ程度と低い値が得られた。この試料の疲労特性を評価
すると、疲労特性評価は５０μｍ×５０μｍの面積に相
当するアレイで評価したところ、１０12サイクルまで分
極量の変化がなく、リーク電流も３Ｖ印加時で１０-8Ａ
／ｃｍ2 オーダーと低い値であった。キャパシタの上部
電極８からのコンタクトは、通常のＬＳＩ作製プロセス
を用いる。すなわち、シリコン酸化膜などからなる絶縁
膜９を半導体基板１上に形成してキャパシタ及びＳｉＮ
膜３を被覆する。絶縁膜９の表面を平坦化してその表面
から上部電極表面までのコンタクト孔を形成する。そし
て、その中にタングステン（Ｗ）などのプラグ１０を埋
め込み、上部電極８とその上に形成された金属配線１２
とを電気的に接続する。ＡｌやＣｕなどの金属配線１２
は、絶縁膜９の平坦化された表面に形成される。次に、
シリコン酸化膜などからなる絶縁膜１３を半導体基板１
上に形成して金属配線１２及び絶縁膜９を被覆する。以
下、絶縁膜とＲＩＥ、配線成膜工程を繰り返すことでキ
ャパシタからの配線の引き出しを行って強誘電体メモリ
を形成する。
極８であるＲｕ膜をＤＣマグネトロンスパッタにより形
成してキャパシタ構造を形成する（）。上部電極パタ
ーンは、半導体基板１の全面に形成されたＲｕ膜をＲＩ
Ｅを用い、酸素及び塩素の混合ガス中でエッチングして
微細パターンを形成する。上部電極８との密着性、結晶
の整合性を向上させるために３５０℃、窒素中３０秒の
アニール処理を施して強誘電体特性を得る。強誘電性を
電荷量Ｑ−印加電圧Ｖのヒステリシス特性で調べた結
果、２．５Ｖ印加時に分極量２Ｐｒ（残留分極×２）で
約３０μＣ／ｃｍ 2 を示し、８インチ（約２０．３２ｃ
ｍ）シリコンウェハの全面に同程度の分極量と抗電界を
有するＰＺＴ膜であることが分かった。抗電圧も０．６
Ｖ程度と低い値が得られた。この試料の疲労特性を評価
すると、疲労特性評価は５０μｍ×５０μｍの面積に相
当するアレイで評価したところ、１０12サイクルまで分
極量の変化がなく、リーク電流も３Ｖ印加時で１０-8Ａ
／ｃｍ2 オーダーと低い値であった。キャパシタの上部
電極８からのコンタクトは、通常のＬＳＩ作製プロセス
を用いる。すなわち、シリコン酸化膜などからなる絶縁
膜９を半導体基板１上に形成してキャパシタ及びＳｉＮ
膜３を被覆する。絶縁膜９の表面を平坦化してその表面
から上部電極表面までのコンタクト孔を形成する。そし
て、その中にタングステン（Ｗ）などのプラグ１０を埋
め込み、上部電極８とその上に形成された金属配線１２
とを電気的に接続する。ＡｌやＣｕなどの金属配線１２
は、絶縁膜９の平坦化された表面に形成される。次に、
シリコン酸化膜などからなる絶縁膜１３を半導体基板１
上に形成して金属配線１２及び絶縁膜９を被覆する。以
下、絶縁膜とＲＩＥ、配線成膜工程を繰り返すことでキ
ャパシタからの配線の引き出しを行って強誘電体メモリ
を形成する。
【００２１】この実施例のように、フラッシュランプに
よる結晶化プロセスではＷプラグとの接続部であるバリ
ア層部分に酸素が拡散、反応した様子がなく、したがっ
て、プラグも酸化されず安定した電気的特性を有する半
導体装置が得られる。結晶化プロセスにおいて、タング
ステンやポリシリコンを材料とするプラグの酸化を防ぐ
のはＰＺＴ膜７とプラグ４との間に介在するバリア層５
及び下部電極６の酸素の移動を阻止するバリア特性によ
るものである。バリア層には、ＴｉＮ、ＴｉＡｌＮ、Ｔ
ｉＳｉＮなどが用いられ、下部電極には、Ｒｕ、ＲｕＯ
2 、Ｉｒ、ＩｒＯ2 などが用いられ、いずれも酸素に対
するバリア特性の高い材料である。このバリア性が有効
に維持されるためには、バリア層と下部電極の合わせた
膜厚は、少なくとも５０ｎｍは必要であり、上限は１０
０ｎｍもしくは１５０ｎｍが好ましい。あまり厚くする
と、加工性が悪くなるし、キャパシタは通常半導体基板
上に台形状に積層形成されるので、サイズが小さくでき
ず半導体装置の微細化に資することがない。
よる結晶化プロセスではＷプラグとの接続部であるバリ
ア層部分に酸素が拡散、反応した様子がなく、したがっ
て、プラグも酸化されず安定した電気的特性を有する半
導体装置が得られる。結晶化プロセスにおいて、タング
ステンやポリシリコンを材料とするプラグの酸化を防ぐ
のはＰＺＴ膜７とプラグ４との間に介在するバリア層５
及び下部電極６の酸素の移動を阻止するバリア特性によ
るものである。バリア層には、ＴｉＮ、ＴｉＡｌＮ、Ｔ
ｉＳｉＮなどが用いられ、下部電極には、Ｒｕ、ＲｕＯ
2 、Ｉｒ、ＩｒＯ2 などが用いられ、いずれも酸素に対
するバリア特性の高い材料である。このバリア性が有効
に維持されるためには、バリア層と下部電極の合わせた
膜厚は、少なくとも５０ｎｍは必要であり、上限は１０
０ｎｍもしくは１５０ｎｍが好ましい。あまり厚くする
と、加工性が悪くなるし、キャパシタは通常半導体基板
上に台形状に積層形成されるので、サイズが小さくでき
ず半導体装置の微細化に資することがない。
【００２２】次に、図３及び図１０を参照して第２の実
施例を説明する。この実施例では多層配線上にＰＺＴ薄
膜を用いた強誘電体キャパシタを形成したFerroelectri
c ＲＡＭ混載ロジックを説明する。図３は、ＰＺＴ膜を
使用したキャパシタの構造を示す断面図である。まず、
ｐ型シリコン半導体基板２０に通常プロセスによりトラ
ンジスタＴｒ１、Ｔｒ２を作り込みＭＯＳ構造を形成す
る。ここでキャパシタとトランジスタのアクテイブエリ
ア（ソース、ドレイン）２１にはコバルト（Ｃｏ）シリ
サイド２２を形成し、これを接続用タングステン（Ｗ）
プラグ２３と接続させる。Ｗプラグ２３との接続はＴｉ
／ＴｉＮの積層膜２４を利用し、Ｗプラグ２３はブラン
ケットＣＶＤを用いて形成する。キャパシタとトランジ
スタとの間には多層の層間絶縁膜２６（２６ａ〜２６
ｅ）が形成されており、各層間絶縁膜にはアルミニウム
（Ａｌ）などの多層配線２５（２５ａ〜２５ｄ）が形成
されている。このＡｌ多層配線２５は、シングルダマシ
ン工程あるいはデイユアルダマシン工程を用いて形成す
ることができる。Ｃｕ配線と低誘電率膜とを組み合わせ
た多層配線工程により形成することも可能である。この
ような多層配線を形成した層間絶縁膜２６上に強誘電体
キャパシタを形成する。
施例を説明する。この実施例では多層配線上にＰＺＴ薄
膜を用いた強誘電体キャパシタを形成したFerroelectri
c ＲＡＭ混載ロジックを説明する。図３は、ＰＺＴ膜を
使用したキャパシタの構造を示す断面図である。まず、
ｐ型シリコン半導体基板２０に通常プロセスによりトラ
ンジスタＴｒ１、Ｔｒ２を作り込みＭＯＳ構造を形成す
る。ここでキャパシタとトランジスタのアクテイブエリ
ア（ソース、ドレイン）２１にはコバルト（Ｃｏ）シリ
サイド２２を形成し、これを接続用タングステン（Ｗ）
プラグ２３と接続させる。Ｗプラグ２３との接続はＴｉ
／ＴｉＮの積層膜２４を利用し、Ｗプラグ２３はブラン
ケットＣＶＤを用いて形成する。キャパシタとトランジ
スタとの間には多層の層間絶縁膜２６（２６ａ〜２６
ｅ）が形成されており、各層間絶縁膜にはアルミニウム
（Ａｌ）などの多層配線２５（２５ａ〜２５ｄ）が形成
されている。このＡｌ多層配線２５は、シングルダマシ
ン工程あるいはデイユアルダマシン工程を用いて形成す
ることができる。Ｃｕ配線と低誘電率膜とを組み合わせ
た多層配線工程により形成することも可能である。この
ような多層配線を形成した層間絶縁膜２６上に強誘電体
キャパシタを形成する。
【００２３】まず、Ｉｒ下部電極２７をスパッタ法によ
り形成する。Ｉｒは、ＰＺＴキャパシタ用電極として使
用すると界面部分にＩｒＯ2 からなる導電性酸化物層が
形成され、ＰＺＴの疲労特性（分極反転を繰り返した時
の分極量の劣化現象）が向上する。Ｉｒは、この導電性
酸化物ＩｒＯ2 を形成すること、ＰＺＴとの反応による
相互拡散が少ないこと、化学的に安定であることなどの
特徴がある。Ｐｔ、Ｒｕ、ＲｕＯ2 ，ＩｒＯ2 などの電
極を使用することも可能である。下部電極２７と電気的
に接続されるＷプラグ２３との間には、例えば、Ｔｉ／
ＴｉＮなどのバリア層３２を介在させる。下部電極２７
として厚さ１００ｎｍのＩｒ膜を形成した後にスパッタ
法を用いてアモルファスＰＺＴ膜２８をこの下部電極２
７を被覆するように形成する。ここでは基板加熱を行わ
ないＲＦマグネトロンスパッタ法を採用する。この方式
を実施するにあたり、Ｐｂ量を１０％程度多くしたＰＺ
Ｔセラミックターゲットを使用する。ターゲットの組成
は、Ｐｂ1.10Ｌａ0.05Ｚｒ 0.4 Ｔｉ0.6 Ｏ3 である。Ｐ
ＺＴセラミックターゲットは、密度の高いものがスパッ
タ速度が大きく水分などに対する耐環境性も良好である
ため、理論密度９８％のセラミック焼結体を使用する。
スパッタ時にはプラズマにより基板温度の上昇や飛来粒
子によるボンバードメントがあるために、シリコン半導
体基板からのＰｂの蒸発や再スパッタが起こり、膜中の
Ｐｂ量の欠損が生じ易い。ターゲット中の過剰Ｐｂは、
その欠損を補償するために加えてある。Ｚｒ、Ｔｉ、Ｌ
ａなどの元素はターゲット組成とほぼ同じ量で膜に取り
込まれるため、望む組成の量比のものを用いればよい。
電気特性がＰＺＴ膜の組成などで不安定な場合にはアモ
ルファスＰＺＴ膜の上部にシード層を形することができ
る。例えば、結晶化するＰＺＴ膜の構造・電気特性を改
造するために、酸素を導入したスパッタ法を利用する。
最初にＡｒを導入した雰囲気でスパッタ成膜して、後に
酸素を添加したＡｒ中のスパッタリングによりＰＺＴシ
ード層を形成する。スパッタ条件は、ターゲット−基板
間距離が６０ｍｍ、回転式のマグネットを用いて、１２
インチのセラミックＰＺＴターゲットに対し１．０〜
１．５ｋＷでスパッタを行う。ガス圧は、０．５〜２．
０ＰａでＡｒに酸素を２０％導入した条件で１５〜３０
秒間成膜して、２〜５ｎｍ厚さのＰＺＴアモルファスシ
ード層を形成する。下地のＲｕ上にはＡｒガスのみを使
用してガス圧０．５〜２．０Ｐａ、１．０〜１．５ｋＷ
の電力により約５分間ＲＦマグネトロンスパッタ法を用
いたアモルファスＰＺＴ膜を形成する。成膜された膜厚
は、１００〜１５０ｎｍである。シード層にはＰＺＴ膜
ではなく、２〜５ｎｍ程度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ
膜、Ｔａ膜などを使用ことが可能である。ＰＺＴ成膜前
にターゲット表面の状態、温度、チャンバー内環境を一
定とするために約１時間のプレスパッタを同じスパッタ
条件で行った。Ｐｂ量及び結晶化後の構造・電気特性
は、このプレスパッタにより大きく変化してしまう。
り形成する。Ｉｒは、ＰＺＴキャパシタ用電極として使
用すると界面部分にＩｒＯ2 からなる導電性酸化物層が
形成され、ＰＺＴの疲労特性（分極反転を繰り返した時
の分極量の劣化現象）が向上する。Ｉｒは、この導電性
酸化物ＩｒＯ2 を形成すること、ＰＺＴとの反応による
相互拡散が少ないこと、化学的に安定であることなどの
特徴がある。Ｐｔ、Ｒｕ、ＲｕＯ2 ，ＩｒＯ2 などの電
極を使用することも可能である。下部電極２７と電気的
に接続されるＷプラグ２３との間には、例えば、Ｔｉ／
ＴｉＮなどのバリア層３２を介在させる。下部電極２７
として厚さ１００ｎｍのＩｒ膜を形成した後にスパッタ
法を用いてアモルファスＰＺＴ膜２８をこの下部電極２
７を被覆するように形成する。ここでは基板加熱を行わ
ないＲＦマグネトロンスパッタ法を採用する。この方式
を実施するにあたり、Ｐｂ量を１０％程度多くしたＰＺ
Ｔセラミックターゲットを使用する。ターゲットの組成
は、Ｐｂ1.10Ｌａ0.05Ｚｒ 0.4 Ｔｉ0.6 Ｏ3 である。Ｐ
ＺＴセラミックターゲットは、密度の高いものがスパッ
タ速度が大きく水分などに対する耐環境性も良好である
ため、理論密度９８％のセラミック焼結体を使用する。
スパッタ時にはプラズマにより基板温度の上昇や飛来粒
子によるボンバードメントがあるために、シリコン半導
体基板からのＰｂの蒸発や再スパッタが起こり、膜中の
Ｐｂ量の欠損が生じ易い。ターゲット中の過剰Ｐｂは、
その欠損を補償するために加えてある。Ｚｒ、Ｔｉ、Ｌ
ａなどの元素はターゲット組成とほぼ同じ量で膜に取り
込まれるため、望む組成の量比のものを用いればよい。
電気特性がＰＺＴ膜の組成などで不安定な場合にはアモ
ルファスＰＺＴ膜の上部にシード層を形することができ
る。例えば、結晶化するＰＺＴ膜の構造・電気特性を改
造するために、酸素を導入したスパッタ法を利用する。
最初にＡｒを導入した雰囲気でスパッタ成膜して、後に
酸素を添加したＡｒ中のスパッタリングによりＰＺＴシ
ード層を形成する。スパッタ条件は、ターゲット−基板
間距離が６０ｍｍ、回転式のマグネットを用いて、１２
インチのセラミックＰＺＴターゲットに対し１．０〜
１．５ｋＷでスパッタを行う。ガス圧は、０．５〜２．
０ＰａでＡｒに酸素を２０％導入した条件で１５〜３０
秒間成膜して、２〜５ｎｍ厚さのＰＺＴアモルファスシ
ード層を形成する。下地のＲｕ上にはＡｒガスのみを使
用してガス圧０．５〜２．０Ｐａ、１．０〜１．５ｋＷ
の電力により約５分間ＲＦマグネトロンスパッタ法を用
いたアモルファスＰＺＴ膜を形成する。成膜された膜厚
は、１００〜１５０ｎｍである。シード層にはＰＺＴ膜
ではなく、２〜５ｎｍ程度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ
膜、Ｔａ膜などを使用ことが可能である。ＰＺＴ成膜前
にターゲット表面の状態、温度、チャンバー内環境を一
定とするために約１時間のプレスパッタを同じスパッタ
条件で行った。Ｐｂ量及び結晶化後の構造・電気特性
は、このプレスパッタにより大きく変化してしまう。
【００２４】次に、バリア層３２を介してＷプラグ２３
上に形成されたＩｒ電極２７にアモルファスＰＺＴ膜２
８が成膜されたものにフラッシュランプを使用してＰＺ
Ｔ膜２８の結晶化を行う。フラッシュランプは、Ｘｅガ
スを封入したものを１ｍｓｅｃ程度かそれ以下の短時間
に放電させるものである。ＰＺＴ膜の結晶化を促進させ
る目的でシリコンウェハ下部に用意したハロゲンランプ
により基板温度を３５０〜４００℃に保ってある。Ｘｅ
ランプの放出エネルギーは、２３Ｊ／ｃｍ2 である。こ
のエネルギーは貯えられた電荷量から求めたものである
が、ランプと基板との距離は２０ｍｍであるので、実際
は半分以下のエネルギーが膜の結晶化に寄与しているも
のと考えられる。ランプの照射と反対側には反射板を設
けることで外部への光エネルギーの拡散を防止するよう
に構成することが可能である。ランプ照射は、２秒間隔
で約５パルス印加した。雰囲気は、酸素気流中である。
フラッシュランプは、０．８ｍｓｅｃの時間、上記のエ
ネルギーを照射され、これによりＰＺＴ膜が結晶化す
る。得られた膜をＸ線回折にて結晶構造を調べたとこ
ろ、ペロブスカイト相の（１００）面からの非常に強い
反射が得られた。微細構造の観察結果では、０．５μｍ
径以下のＰＺＴ粒子がＩｒ上に形成されている。次に、
ＰＺＴ結晶膜２８上に上部電極２９であるＩｒ膜をＤＣ
マグネトロンスパッタにより形成してキャパシタ構造を
作製する。
上に形成されたＩｒ電極２７にアモルファスＰＺＴ膜２
８が成膜されたものにフラッシュランプを使用してＰＺ
Ｔ膜２８の結晶化を行う。フラッシュランプは、Ｘｅガ
スを封入したものを１ｍｓｅｃ程度かそれ以下の短時間
に放電させるものである。ＰＺＴ膜の結晶化を促進させ
る目的でシリコンウェハ下部に用意したハロゲンランプ
により基板温度を３５０〜４００℃に保ってある。Ｘｅ
ランプの放出エネルギーは、２３Ｊ／ｃｍ2 である。こ
のエネルギーは貯えられた電荷量から求めたものである
が、ランプと基板との距離は２０ｍｍであるので、実際
は半分以下のエネルギーが膜の結晶化に寄与しているも
のと考えられる。ランプの照射と反対側には反射板を設
けることで外部への光エネルギーの拡散を防止するよう
に構成することが可能である。ランプ照射は、２秒間隔
で約５パルス印加した。雰囲気は、酸素気流中である。
フラッシュランプは、０．８ｍｓｅｃの時間、上記のエ
ネルギーを照射され、これによりＰＺＴ膜が結晶化す
る。得られた膜をＸ線回折にて結晶構造を調べたとこ
ろ、ペロブスカイト相の（１００）面からの非常に強い
反射が得られた。微細構造の観察結果では、０．５μｍ
径以下のＰＺＴ粒子がＩｒ上に形成されている。次に、
ＰＺＴ結晶膜２８上に上部電極２９であるＩｒ膜をＤＣ
マグネトロンスパッタにより形成してキャパシタ構造を
作製する。
【００２５】上部電極２９は、基板全面に形成されたＩ
ｒ膜をＲＩＥを用いて酸素、塩素の混合ガス中でエッチ
ングし、微細パターン化して得られる。上部電極２９と
の密着性、結晶の整合性を向上させるために３５０℃、
窒素中、３０秒のアニール処理を施して強誘電体特性を
有するキャパシタＣを得た。強誘電性を電荷量Ｑ−印加
電圧Ｖのヒステリシス特性で調べたところ、２．５Ｖ印
加時に分極量２Ｐｒ（残留分極×２）で約３０μＣ／ｃ
ｍ2 を示し、８インチシリコンウェハの全面に同程度の
分極量と抗電界をもつＰＺＴ膜が得られたことがわかっ
た。抗電圧も０．６Ｖ程度と低い値が得られた。この試
料の疲労特性を評価すると、疲労特性評価は５０μｍ×
５０μｍの面積に相当するアレイで評価したところ、１
０12サイクルまで分極量の変化がなく、リーク電流も３
Ｖ印加時で１０-8Ａ／ｃｍ2 オーダーと低い値であっ
た。キャパシタ上部電極２９からのコンタクトは、通常
のＬＳＩ作製プロセスを用いる。すなわち、キャパシタ
Ｃを被覆するシリコン酸化膜などの絶縁膜３０にコンタ
クト孔を形成し、さらに配線成膜工程を行ってキャパシ
タＣからの配線３１の引き出しを行う。フラッシュラン
プによる結晶化プロセスではキャパシタ下部の多層配線
のＡｌ配線、Ｃｕ配線、層間絶縁膜の形状劣化は観察さ
れなかった。図１０は、結晶化プロセス後のキャパシタ
下部に配置されたＡｌ配線を示す写真断面図である。図
に示すように、フラッシュランプの照射後も強誘電体膜
（ＰＺＴ膜）及び下部電極（Ｐｔ膜）の下に配置され、
絶縁膜（ＳｉＯ2 ）に被覆されたＡｌ配線は、変形され
ていなかった。
ｒ膜をＲＩＥを用いて酸素、塩素の混合ガス中でエッチ
ングし、微細パターン化して得られる。上部電極２９と
の密着性、結晶の整合性を向上させるために３５０℃、
窒素中、３０秒のアニール処理を施して強誘電体特性を
有するキャパシタＣを得た。強誘電性を電荷量Ｑ−印加
電圧Ｖのヒステリシス特性で調べたところ、２．５Ｖ印
加時に分極量２Ｐｒ（残留分極×２）で約３０μＣ／ｃ
ｍ2 を示し、８インチシリコンウェハの全面に同程度の
分極量と抗電界をもつＰＺＴ膜が得られたことがわかっ
た。抗電圧も０．６Ｖ程度と低い値が得られた。この試
料の疲労特性を評価すると、疲労特性評価は５０μｍ×
５０μｍの面積に相当するアレイで評価したところ、１
０12サイクルまで分極量の変化がなく、リーク電流も３
Ｖ印加時で１０-8Ａ／ｃｍ2 オーダーと低い値であっ
た。キャパシタ上部電極２９からのコンタクトは、通常
のＬＳＩ作製プロセスを用いる。すなわち、キャパシタ
Ｃを被覆するシリコン酸化膜などの絶縁膜３０にコンタ
クト孔を形成し、さらに配線成膜工程を行ってキャパシ
タＣからの配線３１の引き出しを行う。フラッシュラン
プによる結晶化プロセスではキャパシタ下部の多層配線
のＡｌ配線、Ｃｕ配線、層間絶縁膜の形状劣化は観察さ
れなかった。図１０は、結晶化プロセス後のキャパシタ
下部に配置されたＡｌ配線を示す写真断面図である。図
に示すように、フラッシュランプの照射後も強誘電体膜
（ＰＺＴ膜）及び下部電極（Ｐｔ膜）の下に配置され、
絶縁膜（ＳｉＯ2 ）に被覆されたＡｌ配線は、変形され
ていなかった。
【００２６】次に、図４を参照して第３の実施例を説明
する。この実施例では、ＳｉＯ2 ゲート酸化膜上にＰＺ
Ｔ薄膜を形成した１Ｔｒ型のFerroelectric ＲＡＭを説
明する。図４にＰＺＴ膜を使用したキャパシタの構造
（ＭＦＩＳ：Metal-Ferroelectric-Insulater-Semicond
uctor ）の断面図を示す。まず、図４（ａ）に示すよう
に、ｐ型シリコン半導体基板４０に通常プロセスにより
ソース／ドレイン領域３２を有するトランジスタを作り
込みＭＯＳ構造を形成する。ここでゲート酸化膜３３に
は通常のＳｉＯ2 を用いる。このゲート酸化膜３３の上
にアモルファスＰＺＴ膜３４をゾルゲル法などの塗布法
あるいはスパッタ法により形成する。通常のＲＴＡによ
る結晶化ではゲート酸化膜とＰＺＴ膜とが相互拡散し膜
中にトラップを形成して良好な特性が得られない。ここ
ではフラッシュランプによる結晶化を行う。スパッタ法
によりＰＺＴ膜３４を形成する場合は以下のプロセスを
使用する。ここでは基板加熱を行わないＲＦマグネトロ
ンスパッタ法を採用する。そして、Ｐｂ量を１０％程度
多くしたＰＺＴセラミックターゲットを使用する。ター
ゲットの組成は、Ｐｂ1.10Ｌａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ
3 である。ＰＺＴセラミックターゲットは密度の高いも
のがスパッタ速度が大きく水分など対する耐環境性も良
好であるため、理論密度９８％のセラミック焼結体を使
用する。スパッタ時にはプラズマにより基板温度の上昇
や飛来粒子によるボンバードメントがあるために、シリ
コン半導体基板４０からのＰｂの蒸発や再スパッタが起
こり、膜中のＰｂ量の欠損が生じ易い。ターゲット中の
過剰Ｐｂはそれを補償するために加えてある。Ｚｒ、Ｔ
ｉ、Ｌａなどの元素は、ターゲット組成とほぼ同じ量で
膜に取り込まれるため、望む組成の量比のものを用いれ
ばよい。電気特性がＰＺＴ膜の組成などで不安定な場合
にはアモルファスＰＺＴ膜の上部にシード層を形する。
例えば、結晶化するＰＺＴ膜の構造・電気特性を改造す
るために、酸素を導入したスパッタ法を利用する。最初
にＡｒを導入した雰囲気でスパッタ成膜し、その後に酸
素を添加したＡｒ中スパッタによりＰＺＴシード層を形
成する。
する。この実施例では、ＳｉＯ2 ゲート酸化膜上にＰＺ
Ｔ薄膜を形成した１Ｔｒ型のFerroelectric ＲＡＭを説
明する。図４にＰＺＴ膜を使用したキャパシタの構造
（ＭＦＩＳ：Metal-Ferroelectric-Insulater-Semicond
uctor ）の断面図を示す。まず、図４（ａ）に示すよう
に、ｐ型シリコン半導体基板４０に通常プロセスにより
ソース／ドレイン領域３２を有するトランジスタを作り
込みＭＯＳ構造を形成する。ここでゲート酸化膜３３に
は通常のＳｉＯ2 を用いる。このゲート酸化膜３３の上
にアモルファスＰＺＴ膜３４をゾルゲル法などの塗布法
あるいはスパッタ法により形成する。通常のＲＴＡによ
る結晶化ではゲート酸化膜とＰＺＴ膜とが相互拡散し膜
中にトラップを形成して良好な特性が得られない。ここ
ではフラッシュランプによる結晶化を行う。スパッタ法
によりＰＺＴ膜３４を形成する場合は以下のプロセスを
使用する。ここでは基板加熱を行わないＲＦマグネトロ
ンスパッタ法を採用する。そして、Ｐｂ量を１０％程度
多くしたＰＺＴセラミックターゲットを使用する。ター
ゲットの組成は、Ｐｂ1.10Ｌａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ
3 である。ＰＺＴセラミックターゲットは密度の高いも
のがスパッタ速度が大きく水分など対する耐環境性も良
好であるため、理論密度９８％のセラミック焼結体を使
用する。スパッタ時にはプラズマにより基板温度の上昇
や飛来粒子によるボンバードメントがあるために、シリ
コン半導体基板４０からのＰｂの蒸発や再スパッタが起
こり、膜中のＰｂ量の欠損が生じ易い。ターゲット中の
過剰Ｐｂはそれを補償するために加えてある。Ｚｒ、Ｔ
ｉ、Ｌａなどの元素は、ターゲット組成とほぼ同じ量で
膜に取り込まれるため、望む組成の量比のものを用いれ
ばよい。電気特性がＰＺＴ膜の組成などで不安定な場合
にはアモルファスＰＺＴ膜の上部にシード層を形する。
例えば、結晶化するＰＺＴ膜の構造・電気特性を改造す
るために、酸素を導入したスパッタ法を利用する。最初
にＡｒを導入した雰囲気でスパッタ成膜し、その後に酸
素を添加したＡｒ中スパッタによりＰＺＴシード層を形
成する。
【００２７】スパッタ条件は、ターゲット−基板間距離
が６０ｍｍ、回転式のマグネットを用い、１２インチの
セラミックＰＺＴターゲットに対し１．０〜１．５ｋＷ
でスパッタを行う。ガス圧は０．５〜２．０ＰａでＡｒ
に酸素を２０％導入した条件で１５〜３０秒間成膜して
略２〜５ｎｍ厚さのＰＺＴアモルファスシード層を形成
する。下地のＲｕ上にはＡｒガスのみを使用してガス圧
０．５〜２．０Ｐａ、１．０〜１．５ｋＷの電力で約５
分間ＲＦマグネトロンスパッタによるアモルファスＰＺ
Ｔ膜形成を行う。その膜厚は１００〜１５０ｎｍであ
る。シード層にはＰＺＴ膜ではなく、膜厚２〜５ｎｍ程
度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用し
てもよい。ＰＺＴ成膜前にターゲット表面の状態、温
度、チャンバー内環境を一定とするため約１時間のプレ
スパッタを同じスパッタ条件で行った。Ｐｂ量及び結晶
化後の構造・電気特性は、このプレスパッタにより大き
く変化してしまう。フラッシュランプはＸｅガスを封入
したものを１ｍｓｅｃ程度かそれ以下の短時間に放電さ
せるものである。ＰＺＴ膜の結晶化を促進させる目的で
シリコンウェハ下部に用意したハロゲンランプにより基
板温度を３５０〜４００℃に保ってある。Ｘｅランプの
放出エネルギーは２３Ｊ／ｃｍ2 である。このエネルギ
ーは、貯えられた電荷量から求めたものであるが、実際
は半分以下のエネルギーが膜の結晶化に寄与しているも
のと考えられる。ランプの照射と反対側には反射板を設
けることで外部への光エネルギーの拡散を防止してい
る。照射は、２秒間隔で約２パルス印加した。雰囲気は
酸素気流中である。フラッシュランプは、１ｍｓｅｃの
時間、上記のエネルギーで照射するが、これによりＰＺ
Ｔ膜が結晶化する。得られた膜をＸ線回折にて結晶構造
を調べたところ、ペロブスカイト相の（１００）面から
の非常に強い反射が得られた。微細構造の観察結果では
０．５μｍ径以下のＰＺＴ粒子がＳｉＯ2 上に形成され
ている。
が６０ｍｍ、回転式のマグネットを用い、１２インチの
セラミックＰＺＴターゲットに対し１．０〜１．５ｋＷ
でスパッタを行う。ガス圧は０．５〜２．０ＰａでＡｒ
に酸素を２０％導入した条件で１５〜３０秒間成膜して
略２〜５ｎｍ厚さのＰＺＴアモルファスシード層を形成
する。下地のＲｕ上にはＡｒガスのみを使用してガス圧
０．５〜２．０Ｐａ、１．０〜１．５ｋＷの電力で約５
分間ＲＦマグネトロンスパッタによるアモルファスＰＺ
Ｔ膜形成を行う。その膜厚は１００〜１５０ｎｍであ
る。シード層にはＰＺＴ膜ではなく、膜厚２〜５ｎｍ程
度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用し
てもよい。ＰＺＴ成膜前にターゲット表面の状態、温
度、チャンバー内環境を一定とするため約１時間のプレ
スパッタを同じスパッタ条件で行った。Ｐｂ量及び結晶
化後の構造・電気特性は、このプレスパッタにより大き
く変化してしまう。フラッシュランプはＸｅガスを封入
したものを１ｍｓｅｃ程度かそれ以下の短時間に放電さ
せるものである。ＰＺＴ膜の結晶化を促進させる目的で
シリコンウェハ下部に用意したハロゲンランプにより基
板温度を３５０〜４００℃に保ってある。Ｘｅランプの
放出エネルギーは２３Ｊ／ｃｍ2 である。このエネルギ
ーは、貯えられた電荷量から求めたものであるが、実際
は半分以下のエネルギーが膜の結晶化に寄与しているも
のと考えられる。ランプの照射と反対側には反射板を設
けることで外部への光エネルギーの拡散を防止してい
る。照射は、２秒間隔で約２パルス印加した。雰囲気は
酸素気流中である。フラッシュランプは、１ｍｓｅｃの
時間、上記のエネルギーで照射するが、これによりＰＺ
Ｔ膜が結晶化する。得られた膜をＸ線回折にて結晶構造
を調べたところ、ペロブスカイト相の（１００）面から
の非常に強い反射が得られた。微細構造の観察結果では
０．５μｍ径以下のＰＺＴ粒子がＳｉＯ2 上に形成され
ている。
【００２８】次に、結晶化されたＰＺＴ膜３４上に上部
電極３５であるＰｔ膜をＤＣマグネトロンスパッタによ
り形成してキャパシタ構造を作製する。上部電極３４
は、基板全面に堆積されたＰｔ膜をＲＩＥを用い、Ａ
ｒ、塩素の混合ガス中でエッチングし、微細パターン化
して得られる。上部電極との密着性、結晶の整合性を向
上させるために４５０℃、窒素中、約３０秒のアニール
処理を施して強誘電体特性を有するメモリを得る。以
下、通常のＬＳＩ作製プロセスによりＡｌとＷプラグに
より配線（図示しない）を形成する。強誘電性を電荷量
Ｑ−印加電圧Ｖのヒステリシス特性にて調べたところ、
５Ｖ印加時に２Ｖのメモリウインドウが確認され、８イ
ンチシリコンウェハの全面に同程度の分極量と抗電界を
もつＰＺＴ膜であることが分かった。また、ゲート部分
を観察したところ、ＰＺＴ膜とＳｉＯ2との界面でゲー
ト酸化膜（ＳｉＯ2 ）の膜厚が２０ｎｍ以下と薄いにも
かかわらず、相互拡散が起こらずに良好なペロブスカイ
ト構造が形成されていることが確認できた。したがっ
て、２０ｎｍを越える厚さにする必要がない。例えば、
Ｐｂとの反応層が厚くなると凹凸が大きくなってゲート
酸化膜のＳｉＯ2 が絶縁破壊されることになる。
電極３５であるＰｔ膜をＤＣマグネトロンスパッタによ
り形成してキャパシタ構造を作製する。上部電極３４
は、基板全面に堆積されたＰｔ膜をＲＩＥを用い、Ａ
ｒ、塩素の混合ガス中でエッチングし、微細パターン化
して得られる。上部電極との密着性、結晶の整合性を向
上させるために４５０℃、窒素中、約３０秒のアニール
処理を施して強誘電体特性を有するメモリを得る。以
下、通常のＬＳＩ作製プロセスによりＡｌとＷプラグに
より配線（図示しない）を形成する。強誘電性を電荷量
Ｑ−印加電圧Ｖのヒステリシス特性にて調べたところ、
５Ｖ印加時に２Ｖのメモリウインドウが確認され、８イ
ンチシリコンウェハの全面に同程度の分極量と抗電界を
もつＰＺＴ膜であることが分かった。また、ゲート部分
を観察したところ、ＰＺＴ膜とＳｉＯ2との界面でゲー
ト酸化膜（ＳｉＯ2 ）の膜厚が２０ｎｍ以下と薄いにも
かかわらず、相互拡散が起こらずに良好なペロブスカイ
ト構造が形成されていることが確認できた。したがっ
て、２０ｎｍを越える厚さにする必要がない。例えば、
Ｐｂとの反応層が厚くなると凹凸が大きくなってゲート
酸化膜のＳｉＯ2 が絶縁破壊されることになる。
【００２９】この半導体メモリは、ゲートに高いプラス
電圧を印加すると強誘電体は分極しチャネルに電子が誘
起される（図４（ｂ））。逆に、ゲートにマイナスの高
い電圧を印加すると強誘電体は反対に分極しチャネルに
プラス電荷が誘起される（図４（ｃ））。この場合、電
子が可動電荷であるから図４（ｂ）の状態で電流が流
れ、図４（ｃ）の状態では電流が流れない。このように
して半導体メモリは動作が可能である。本方式は、ＭＦ
ＩＳ構造だけではなく、シリコン半導体基板上に直接強
誘電体膜を形成したＭＦＳ構造、シリコン半導体基板上
にＳｉＯ2 、ＣａＦ2 、ＭｇＡｌ2 Ｏ4 、Ｃｅ０2 など
の絶縁膜を介したＭＦＩＳ構造、ＳｉＯ2 ゲート酸化膜
上にＰｔなどの金属膜を形成した上に強誘電体膜を形成
するＭＦＭＩＳ構造などに適用できることは明らかであ
る。また、強誘電体材料もＰＺＴに制限されるものでな
く、ＳＢＴ、ＳＢＴＮ、Ｂｉ4 Ｔｉ3 Ｏ12、ＳＴＮなど
をすべて包含することになる。電極材料もＰｔ、Ｉｒ、
Ｒｕ及びそれらの酸化物、ペロブスカイト構造を持つ導
電性酸化物膜を含むことができる。
電圧を印加すると強誘電体は分極しチャネルに電子が誘
起される（図４（ｂ））。逆に、ゲートにマイナスの高
い電圧を印加すると強誘電体は反対に分極しチャネルに
プラス電荷が誘起される（図４（ｃ））。この場合、電
子が可動電荷であるから図４（ｂ）の状態で電流が流
れ、図４（ｃ）の状態では電流が流れない。このように
して半導体メモリは動作が可能である。本方式は、ＭＦ
ＩＳ構造だけではなく、シリコン半導体基板上に直接強
誘電体膜を形成したＭＦＳ構造、シリコン半導体基板上
にＳｉＯ2 、ＣａＦ2 、ＭｇＡｌ2 Ｏ4 、Ｃｅ０2 など
の絶縁膜を介したＭＦＩＳ構造、ＳｉＯ2 ゲート酸化膜
上にＰｔなどの金属膜を形成した上に強誘電体膜を形成
するＭＦＭＩＳ構造などに適用できることは明らかであ
る。また、強誘電体材料もＰＺＴに制限されるものでな
く、ＳＢＴ、ＳＢＴＮ、Ｂｉ4 Ｔｉ3 Ｏ12、ＳＴＮなど
をすべて包含することになる。電極材料もＰｔ、Ｉｒ、
Ｒｕ及びそれらの酸化物、ペロブスカイト構造を持つ導
電性酸化物膜を含むことができる。
【００３０】次に、図５乃至図７及び図１１を参照して
第４の実施例を説明する。この実施例では立体形状キャ
パシタを用い、ＰＺＴ薄膜を有する強誘電体メモリを説
明する。図５は、ＰＺＴ膜を使用した立体形状キャパシ
タの構造を示す断面図である。まず、図示はしないが、
シリコン半導体基板５０に通常プロセスによりトランジ
スタを作り込みＣＭＯＳ構造を形成する。トランジスタ
領域を被覆するように、ＰＳＧ、ＢＰＳＧなどの絶縁膜
４１をＣＶＤにより形成し、ＣＭＰを用いてその表面を
平坦化する。その上にＣＶＤ法にてシリコン窒化膜（Ｓ
ｉＮ）を形成し、これを下地基板とする。ここで、キャ
パシタの下部電極とトランジスタのアクティブエリア
（ソース／ドレイン領域）との接続をＷや多結晶シリコ
ンからなるプラグ４２を用いて行うため、予め絶縁膜４
１にコンタクト孔を形成しておく。プラグ材料は、Ｔｉ
ＮをＣＶＤで埋め込んだものでもよい。プラグ４２の形
成は、ブランケットＣＶＤ法とＣＭＰとを併用する。ま
ず強誘電体の形成あるいはその後のキャパシタ特性確保
のための酸素中アニールプロセスにおいて、プラグ表面
が酸化することを防止する目的からプラグ４２の表面に
バリア層４３を形成する。バリア層４３にはＴｉＡｌＮ
（Ｔｉ／Ａｌ＝０．９／０．１（モル比））を用いる。
バリア層４３の厚さは略５０ｎｍである。下部電極下の
全面にバリア層を形成する必要はなく、プラグをリセス
した状態でプラグ上にのみバリア層を形成してもよい
し、下部電極下の全面に下部電極形成時に作製してもよ
い。それにより全体のプロセスが若干異なってくる。こ
の実施例ではＤＣマグネトロンスパッタ法を用いてプラ
グ４２との接続面にこのバリア層４３を成膜する。バリ
ア層を個々のキャパシタ部分に分離し（プラグ上に埋め
込む場合はすでに分離されて状態になっている）、さら
にその上にＴＥＯＳなどの材料を用いたＣＶＤ法により
ＳｉＯ2 絶縁膜４８を形成する。酸化膜４８の厚さは立
体キャパシタの深さに相当するためキャパシタサイズに
あわせて厚さを調整する。キャパシタに必要とされる容
量としては３０ｆＣ程度である。したがって、ＰＺＴ膜
を使用した場合で仮に残留分極量を１０μＣ／ｃｍ2 と
すると０．５×０．５μｍの平面キャパシタで２５ｆＣ
ゆえこれより小さいサイズのキャパシタでは立体化が必
要となる。アスペクト比０．５とすると側面で約２倍の
面積がとれるために容量が３倍となる。但し実際は誘電
体膜の厚さのスケーリング効果が小さく、キャパシタサ
イズがそれに律速される。次に、絶縁膜４８に、凹型の
キャパシタを形成するために、ＳｉＯ2 絶縁膜４８をＲ
ＩＥによりエッチングして底面にバリア層４３が露出す
る凹部を形成する。ＲＩＥに用いるエッチングガスには
ＣＦ4 などのフロロカーボンガスを使用する。
第４の実施例を説明する。この実施例では立体形状キャ
パシタを用い、ＰＺＴ薄膜を有する強誘電体メモリを説
明する。図５は、ＰＺＴ膜を使用した立体形状キャパシ
タの構造を示す断面図である。まず、図示はしないが、
シリコン半導体基板５０に通常プロセスによりトランジ
スタを作り込みＣＭＯＳ構造を形成する。トランジスタ
領域を被覆するように、ＰＳＧ、ＢＰＳＧなどの絶縁膜
４１をＣＶＤにより形成し、ＣＭＰを用いてその表面を
平坦化する。その上にＣＶＤ法にてシリコン窒化膜（Ｓ
ｉＮ）を形成し、これを下地基板とする。ここで、キャ
パシタの下部電極とトランジスタのアクティブエリア
（ソース／ドレイン領域）との接続をＷや多結晶シリコ
ンからなるプラグ４２を用いて行うため、予め絶縁膜４
１にコンタクト孔を形成しておく。プラグ材料は、Ｔｉ
ＮをＣＶＤで埋め込んだものでもよい。プラグ４２の形
成は、ブランケットＣＶＤ法とＣＭＰとを併用する。ま
ず強誘電体の形成あるいはその後のキャパシタ特性確保
のための酸素中アニールプロセスにおいて、プラグ表面
が酸化することを防止する目的からプラグ４２の表面に
バリア層４３を形成する。バリア層４３にはＴｉＡｌＮ
（Ｔｉ／Ａｌ＝０．９／０．１（モル比））を用いる。
バリア層４３の厚さは略５０ｎｍである。下部電極下の
全面にバリア層を形成する必要はなく、プラグをリセス
した状態でプラグ上にのみバリア層を形成してもよい
し、下部電極下の全面に下部電極形成時に作製してもよ
い。それにより全体のプロセスが若干異なってくる。こ
の実施例ではＤＣマグネトロンスパッタ法を用いてプラ
グ４２との接続面にこのバリア層４３を成膜する。バリ
ア層を個々のキャパシタ部分に分離し（プラグ上に埋め
込む場合はすでに分離されて状態になっている）、さら
にその上にＴＥＯＳなどの材料を用いたＣＶＤ法により
ＳｉＯ2 絶縁膜４８を形成する。酸化膜４８の厚さは立
体キャパシタの深さに相当するためキャパシタサイズに
あわせて厚さを調整する。キャパシタに必要とされる容
量としては３０ｆＣ程度である。したがって、ＰＺＴ膜
を使用した場合で仮に残留分極量を１０μＣ／ｃｍ2 と
すると０．５×０．５μｍの平面キャパシタで２５ｆＣ
ゆえこれより小さいサイズのキャパシタでは立体化が必
要となる。アスペクト比０．５とすると側面で約２倍の
面積がとれるために容量が３倍となる。但し実際は誘電
体膜の厚さのスケーリング効果が小さく、キャパシタサ
イズがそれに律速される。次に、絶縁膜４８に、凹型の
キャパシタを形成するために、ＳｉＯ2 絶縁膜４８をＲ
ＩＥによりエッチングして底面にバリア層４３が露出す
る凹部を形成する。ＲＩＥに用いるエッチングガスには
ＣＦ4 などのフロロカーボンガスを使用する。
【００３１】次に、バリア層４３を形成した上の凹部に
スパッタ法により下部電極４５を成膜する。この際、ス
テップカバレッジをあげるためにロングスロースパッタ
などの方式を用いるとより効果的である。但しこの実施
例で形成されるキャパシタでは凹部のアスペクト比が１
以下程度が主体であるために、通常のスパッタでも可能
である。下部電極４５にはＲｕを使用する。Ｒｕは、Ｐ
ＺＴキャパシタ用電極として使用すると界面部分にＲｕ
Ｏ2 からなる導電性酸化物層が形成され、ＰＺＴの疲労
特性（分極反転を繰り返した時の分極量の劣化現象）が
向上する。Ｒｕは、この導電性酸化物ＲｕＯ2 を形成す
ること、酸素を含むガスでのドライエッチングが良好な
こと、ＰｔやＩｒなどの貴金属と比較して材料費が安価
なことなどの特徴がある。厚さ約５０ｎｍのＲｕ膜を形
成した後にキャパシタを形成するこの凹部にレジストを
いれ、ＣＭＰにより凹部内部のみに下部電極４５を残す
構造にＲｕ膜を加工する。このように、ＰＺＴ成膜後に
上部電極と下部電極がキャパシタのエッジ部分で短絡す
ることを防ぐためにＲｕ下部電極４５のエッジ部分をレ
ジストを利用してエッチングによりＣＭＰ平坦部より下
となるように加工する。キャパシタ以外の部分に形成さ
れたＲｕは下地の酸化膜をストッパーとしてＣＭＰされ
る。キャパシタ上面からレジストで覆われていないＲｕ
エッジ部分をドライあるいはウエットでエッチングす
る。
スパッタ法により下部電極４５を成膜する。この際、ス
テップカバレッジをあげるためにロングスロースパッタ
などの方式を用いるとより効果的である。但しこの実施
例で形成されるキャパシタでは凹部のアスペクト比が１
以下程度が主体であるために、通常のスパッタでも可能
である。下部電極４５にはＲｕを使用する。Ｒｕは、Ｐ
ＺＴキャパシタ用電極として使用すると界面部分にＲｕ
Ｏ2 からなる導電性酸化物層が形成され、ＰＺＴの疲労
特性（分極反転を繰り返した時の分極量の劣化現象）が
向上する。Ｒｕは、この導電性酸化物ＲｕＯ2 を形成す
ること、酸素を含むガスでのドライエッチングが良好な
こと、ＰｔやＩｒなどの貴金属と比較して材料費が安価
なことなどの特徴がある。厚さ約５０ｎｍのＲｕ膜を形
成した後にキャパシタを形成するこの凹部にレジストを
いれ、ＣＭＰにより凹部内部のみに下部電極４５を残す
構造にＲｕ膜を加工する。このように、ＰＺＴ成膜後に
上部電極と下部電極がキャパシタのエッジ部分で短絡す
ることを防ぐためにＲｕ下部電極４５のエッジ部分をレ
ジストを利用してエッチングによりＣＭＰ平坦部より下
となるように加工する。キャパシタ以外の部分に形成さ
れたＲｕは下地の酸化膜をストッパーとしてＣＭＰされ
る。キャパシタ上面からレジストで覆われていないＲｕ
エッジ部分をドライあるいはウエットでエッチングす
る。
【００３２】次に、下部電極４５を加工した上部にスパ
ッタ法を用いてＰＺＴ膜４６を形成する。その形成に
は、例えば、ＲＦマグネトロンスパッタ法を用いる。こ
こではＰｂ量を１０％程度多くしたＰＺＴセラミックタ
ーゲットを使用する。ターゲットの組成は、Ｐｂ1.10Ｌ
ａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミック
ターゲットは、密度の高いものがスパッタ速度が大きく
水分などに対する耐環境性も良好であるため理論密度９
８％のセラミック焼結体を使用する。スパッタ時にはプ
ラズマにより基板温度の上昇や飛来粒子によるボンバー
ドメントがあるためにシリコン半導体基板からのＰｂの
蒸発や再スパッタが起こり膜中のＰｂ量の欠損が生じ易
い。ターゲット中の過剰Ｐｂはそれを補償するために加
えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組
成とほぼ同じ量で膜に取り込まれるため望む組成の量比
のものを用いることができる。電気特性がＰＺＴ膜の組
成などで不安定な場合には膜の上部にシード層を形成
し、その上にＰＺＴ膜を成膜する。スパッタ条件はター
ゲット−基板間距離が６０ｍｍ、回転式のマグネットを
用いて、１２インチのセラミックＰＺＴターゲットに対
し１．０〜１．５ｋＷでスパッタを行う。ガス圧は、
０．５〜２．０ＰａでＡｒで約５分間ＲＦマグネトロン
スパッタを行う。膜厚は１００〜１５０ｎｍである。Ｐ
ＺＴ膜形成前にターゲット表面の状態、温度、チャンバ
ー内環境を一定とするため約１時間のプレスパッタを同
じスパッタ条件で行う。Ｐｂ量及び結晶化後の構造・電
気特性は、このプレスパッタにより大きく変化してしま
う。Ｘｅフラッシュランプを用いて酸素気流中でペロブ
スカイト相を結晶化させた。フラッシュランプはＸｅガ
スを封入したものを１ｍｓｅｃ程度かそれ以下の短時間
に放電させるものである。ＰＺＴ膜の結晶化を促進させ
る目的でシリコンウェハ下部に用意したハロゲンランプ
により基板温度を３５０〜４００℃に保ってある。Ｘｅ
ランプの放出エネルギーは２３Ｊ／ｃｍ2 である。この
エネルギーは貯えられた電荷量から求めたものである
が、実際は半分以下のエネルギーが膜の結晶化に寄与し
ているものと考えられる。ランプの照射と反対側には反
射板を設けることで外部への光エネルギーの拡散を防止
している。フラッシュランプは１ｍｓｅｃの時間、上記
のエネルギーで照射し、これによりＰＺＴ膜が結晶化す
る。得られた膜をＸ線回折にて結晶構造を調べたとこ
ろ、ペロブスカイト相の（１００）面からの非常に強い
反射が得られた。この微細構造を図に示す。微細構造の
観察結果では、０．５μｍ径以下のＰＺＴ粒子が形成さ
れている。この時のキャパシタ凹部エッジでのカバレッ
ジは図５に示すように良好であった。
ッタ法を用いてＰＺＴ膜４６を形成する。その形成に
は、例えば、ＲＦマグネトロンスパッタ法を用いる。こ
こではＰｂ量を１０％程度多くしたＰＺＴセラミックタ
ーゲットを使用する。ターゲットの組成は、Ｐｂ1.10Ｌ
ａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミック
ターゲットは、密度の高いものがスパッタ速度が大きく
水分などに対する耐環境性も良好であるため理論密度９
８％のセラミック焼結体を使用する。スパッタ時にはプ
ラズマにより基板温度の上昇や飛来粒子によるボンバー
ドメントがあるためにシリコン半導体基板からのＰｂの
蒸発や再スパッタが起こり膜中のＰｂ量の欠損が生じ易
い。ターゲット中の過剰Ｐｂはそれを補償するために加
えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組
成とほぼ同じ量で膜に取り込まれるため望む組成の量比
のものを用いることができる。電気特性がＰＺＴ膜の組
成などで不安定な場合には膜の上部にシード層を形成
し、その上にＰＺＴ膜を成膜する。スパッタ条件はター
ゲット−基板間距離が６０ｍｍ、回転式のマグネットを
用いて、１２インチのセラミックＰＺＴターゲットに対
し１．０〜１．５ｋＷでスパッタを行う。ガス圧は、
０．５〜２．０ＰａでＡｒで約５分間ＲＦマグネトロン
スパッタを行う。膜厚は１００〜１５０ｎｍである。Ｐ
ＺＴ膜形成前にターゲット表面の状態、温度、チャンバ
ー内環境を一定とするため約１時間のプレスパッタを同
じスパッタ条件で行う。Ｐｂ量及び結晶化後の構造・電
気特性は、このプレスパッタにより大きく変化してしま
う。Ｘｅフラッシュランプを用いて酸素気流中でペロブ
スカイト相を結晶化させた。フラッシュランプはＸｅガ
スを封入したものを１ｍｓｅｃ程度かそれ以下の短時間
に放電させるものである。ＰＺＴ膜の結晶化を促進させ
る目的でシリコンウェハ下部に用意したハロゲンランプ
により基板温度を３５０〜４００℃に保ってある。Ｘｅ
ランプの放出エネルギーは２３Ｊ／ｃｍ2 である。この
エネルギーは貯えられた電荷量から求めたものである
が、実際は半分以下のエネルギーが膜の結晶化に寄与し
ているものと考えられる。ランプの照射と反対側には反
射板を設けることで外部への光エネルギーの拡散を防止
している。フラッシュランプは１ｍｓｅｃの時間、上記
のエネルギーで照射し、これによりＰＺＴ膜が結晶化す
る。得られた膜をＸ線回折にて結晶構造を調べたとこ
ろ、ペロブスカイト相の（１００）面からの非常に強い
反射が得られた。この微細構造を図に示す。微細構造の
観察結果では、０．５μｍ径以下のＰＺＴ粒子が形成さ
れている。この時のキャパシタ凹部エッジでのカバレッ
ジは図５に示すように良好であった。
【００３３】また、図６に示すように、ＰＺＴとＳｉＯ
2 膜との接する部分（Ａ）でも顕著な相互拡散、反応な
どによる形状劣化が観察されなかった。図６は、強誘電
体膜を有する半導体基板の断面図である。すなわち、フ
ラッシュランプ処理による結晶化により界面欠陥生成が
防止される。ＰＺＴ膜をウェハ全面に残さない場合には
この段階でキャパシタ以外の部分のＰＺＴ膜をＣＭＰに
より除去する。また、この工程（ＰＺＴ膜のＣＭＰ処
理）は、上部電極を形成した後に上部電極をＣＭＰする
際に同時に行うようにしても良い。次に、ＰＺＴ結晶膜
上に上部電極４７であるＲｕ膜をＤＣマグネトロンスパ
ッタにより形成してキャパシタ構造を作製する。Ｒｕ膜
をパターニングして上部電極４７を形成するには、ＣＭ
Ｐを用いてキャパシタ部のみ残すようにしてもよいが、
ＲＩＥを用いて、酸素、塩素の混合ガス中でエッチング
を行い微細パターンを形成しても良い。この場合は、Ｐ
ＺＴ膜の周辺部で上部電極を加工するためにＰＺＴキャ
パシタ本体にはダメージは入らない。その後、上部電極
との密着性、結晶の整合性を向上させるために５００℃
で窒素中、３０秒のアニール処理を施して強誘電体特性
を有する強誘電体を得る。強誘電性を電荷量Ｑ−印加電
圧Ｖのヒステリシス特性で調べたところ、分極量２Ｐｒ
（残留分極×２）で約４０μＣ／ｃｍ2 を示し、８イン
チシリコンウェハの全面に同程度の分極量と抗電界をも
つＰＺＴ膜が形成されていることが分かった。抗電圧も
１Ｖ程度と低い値が得られた。そして、この試料の疲労
特性を評価した。疲労特性評価は５０μｍ×５０μｍの
面積に相当するアレイで評価したところ、１×１０12サ
イクルまで分極量の変化がなく、リーク電流も５Ｖ印加
時で１０-8Ａ／ｃｍ2 オーダーと低い値であった。
2 膜との接する部分（Ａ）でも顕著な相互拡散、反応な
どによる形状劣化が観察されなかった。図６は、強誘電
体膜を有する半導体基板の断面図である。すなわち、フ
ラッシュランプ処理による結晶化により界面欠陥生成が
防止される。ＰＺＴ膜をウェハ全面に残さない場合には
この段階でキャパシタ以外の部分のＰＺＴ膜をＣＭＰに
より除去する。また、この工程（ＰＺＴ膜のＣＭＰ処
理）は、上部電極を形成した後に上部電極をＣＭＰする
際に同時に行うようにしても良い。次に、ＰＺＴ結晶膜
上に上部電極４７であるＲｕ膜をＤＣマグネトロンスパ
ッタにより形成してキャパシタ構造を作製する。Ｒｕ膜
をパターニングして上部電極４７を形成するには、ＣＭ
Ｐを用いてキャパシタ部のみ残すようにしてもよいが、
ＲＩＥを用いて、酸素、塩素の混合ガス中でエッチング
を行い微細パターンを形成しても良い。この場合は、Ｐ
ＺＴ膜の周辺部で上部電極を加工するためにＰＺＴキャ
パシタ本体にはダメージは入らない。その後、上部電極
との密着性、結晶の整合性を向上させるために５００℃
で窒素中、３０秒のアニール処理を施して強誘電体特性
を有する強誘電体を得る。強誘電性を電荷量Ｑ−印加電
圧Ｖのヒステリシス特性で調べたところ、分極量２Ｐｒ
（残留分極×２）で約４０μＣ／ｃｍ2 を示し、８イン
チシリコンウェハの全面に同程度の分極量と抗電界をも
つＰＺＴ膜が形成されていることが分かった。抗電圧も
１Ｖ程度と低い値が得られた。そして、この試料の疲労
特性を評価した。疲労特性評価は５０μｍ×５０μｍの
面積に相当するアレイで評価したところ、１×１０12サ
イクルまで分極量の変化がなく、リーク電流も５Ｖ印加
時で１０-8Ａ／ｃｍ2 オーダーと低い値であった。
【００３４】この実施例は、スパッタ法により立体キャ
パシタを形成したものであるが、より大きいアスペクト
比の場合にはＭＯＣＶＤやＬＳＭＣＤなどの方法を採用
してもよい。また、フラッシュランプとシリコン半導体
基板との間にマスク材を使用することでウェハの一部分
のみ結晶化することも可能である。図７は、マスクを用
いて強誘電体膜を部分的にアモルファス状態から結晶化
する状態を説明する半導体基板の断面図である。シリコ
ン半導体基板上にシリコン酸化膜（ＳｉＯ2 ）（図７
（ａ））もしくは電極膜を形成し、その上にアモルファ
スＰＺＴ膜を形成する。その上にマスクを間隔を置く
（図７（ｂ））かアモルファスＰＺＴ膜に密着させて配
置し（図７（ｃ））、この状態でこの実施例のようにフ
ラッシュランプを照射すると、マスクされない部分のみ
ＰＺＴ膜が結晶化する。ウェハの外周部などでＰＺＴ膜
を結晶化するとその後の工程でエッチングにより除去す
ることが困難なためにクロスコンタミの問題が生じ易
い。例えば、ＰＺＴ膜を結晶化する際にウェハエッジ部
分を覆うようなマスク材を利用する（図７（ｂ）参照）
ことで問題は解決できる。また、さらに微小部分のみ結
晶化した場合はより精度の高いマスクを用意し、ウェハ
との距離を小さくする方法、レンズ系を使用して縮小投
影する方法などが考えられる。後者はＣｒマスクなど通
常の露光用マスクと併用することでさらに微小領域を選
択的に結晶化することができるために強誘電体膜、誘電
体膜を均一に選択的に結晶化することが可能になる。
パシタを形成したものであるが、より大きいアスペクト
比の場合にはＭＯＣＶＤやＬＳＭＣＤなどの方法を採用
してもよい。また、フラッシュランプとシリコン半導体
基板との間にマスク材を使用することでウェハの一部分
のみ結晶化することも可能である。図７は、マスクを用
いて強誘電体膜を部分的にアモルファス状態から結晶化
する状態を説明する半導体基板の断面図である。シリコ
ン半導体基板上にシリコン酸化膜（ＳｉＯ2 ）（図７
（ａ））もしくは電極膜を形成し、その上にアモルファ
スＰＺＴ膜を形成する。その上にマスクを間隔を置く
（図７（ｂ））かアモルファスＰＺＴ膜に密着させて配
置し（図７（ｃ））、この状態でこの実施例のようにフ
ラッシュランプを照射すると、マスクされない部分のみ
ＰＺＴ膜が結晶化する。ウェハの外周部などでＰＺＴ膜
を結晶化するとその後の工程でエッチングにより除去す
ることが困難なためにクロスコンタミの問題が生じ易
い。例えば、ＰＺＴ膜を結晶化する際にウェハエッジ部
分を覆うようなマスク材を利用する（図７（ｂ）参照）
ことで問題は解決できる。また、さらに微小部分のみ結
晶化した場合はより精度の高いマスクを用意し、ウェハ
との距離を小さくする方法、レンズ系を使用して縮小投
影する方法などが考えられる。後者はＣｒマスクなど通
常の露光用マスクと併用することでさらに微小領域を選
択的に結晶化することができるために強誘電体膜、誘電
体膜を均一に選択的に結晶化することが可能になる。
【００３５】また、その他の応用として、ゲート絶縁膜
そのものにフラッシュランプ加熱を利用することも可能
である。ＺｒＯ2 、ＨｆＯ2 やシリケート薄膜が検討さ
れているが、それらの膜の誘電率を増加させるために一
部結晶化する方式を本発明で用いたフラッシュランプ加
熱により達成することが可能である。すなわち、シリコ
ンなどの半導体基板上にＺｒＳｉＯ3 などのシリケート
誘電体、ＳｒＴｉＯ3 や（ＢａＳｒ）ＴｉＯ3 などのペ
ロブスカイト型誘電体、ＺｒＯ2 、ＨｆＯ2 、Ｔａ2 Ｏ
5 、ＴｉＯ2 などの高誘電率材料からなるゲート絶縁膜
を形成し、前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート絶縁膜の前記ゲート電極が形成されたゲート
領域以外の部分に遮光マスクを直接もしくは所定の距離
をおいて配置し、前記遮光マスクを介してフラッシュラ
ンプを前記ゲート絶縁膜に照射して前記ゲート領域のゲ
ート絶縁膜を選択的に結晶化する。そこで、この実施例
のように、ベベル部にまで強誘電体膜（ＰＺＴ膜）が形
成されたシリコンウェーハの周辺のベベル部に遮光マス
クを配置し、この状態でＰＺＴ膜にフラッシュランプを
照射して結晶化処理を行う（図１１）。図１１は、遮光
マスクが配置されたシリコンウェーハの平面図及び断面
図である。フラッシュランプ照射により非遮光部の中心
部分のＰＺＴ膜は結晶化され、ベベル部のＰＺＴ膜はア
モルファス状態にある。結晶化ＰＺＴ膜は、弗酸には溶
けるが塩酸ではエッチングが難しい。しかしアモルファ
スＰＺＴ膜は塩酸で容易にエッチングができるのでシリ
コンウェーハベベル部のエッチングが困難ではなくな
る。このように強誘電体膜を結晶化するとＳｉＯ2 など
と反応が進行し、クロスコンタミの原因となるシリコン
ウェーハのベベル部のエッチングなどが困難になるのに
マスクを用いて部分的結晶化を行うと、エッチング処理
が容易になる。
そのものにフラッシュランプ加熱を利用することも可能
である。ＺｒＯ2 、ＨｆＯ2 やシリケート薄膜が検討さ
れているが、それらの膜の誘電率を増加させるために一
部結晶化する方式を本発明で用いたフラッシュランプ加
熱により達成することが可能である。すなわち、シリコ
ンなどの半導体基板上にＺｒＳｉＯ3 などのシリケート
誘電体、ＳｒＴｉＯ3 や（ＢａＳｒ）ＴｉＯ3 などのペ
ロブスカイト型誘電体、ＺｒＯ2 、ＨｆＯ2 、Ｔａ2 Ｏ
5 、ＴｉＯ2 などの高誘電率材料からなるゲート絶縁膜
を形成し、前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート絶縁膜の前記ゲート電極が形成されたゲート
領域以外の部分に遮光マスクを直接もしくは所定の距離
をおいて配置し、前記遮光マスクを介してフラッシュラ
ンプを前記ゲート絶縁膜に照射して前記ゲート領域のゲ
ート絶縁膜を選択的に結晶化する。そこで、この実施例
のように、ベベル部にまで強誘電体膜（ＰＺＴ膜）が形
成されたシリコンウェーハの周辺のベベル部に遮光マス
クを配置し、この状態でＰＺＴ膜にフラッシュランプを
照射して結晶化処理を行う（図１１）。図１１は、遮光
マスクが配置されたシリコンウェーハの平面図及び断面
図である。フラッシュランプ照射により非遮光部の中心
部分のＰＺＴ膜は結晶化され、ベベル部のＰＺＴ膜はア
モルファス状態にある。結晶化ＰＺＴ膜は、弗酸には溶
けるが塩酸ではエッチングが難しい。しかしアモルファ
スＰＺＴ膜は塩酸で容易にエッチングができるのでシリ
コンウェーハベベル部のエッチングが困難ではなくな
る。このように強誘電体膜を結晶化するとＳｉＯ2 など
と反応が進行し、クロスコンタミの原因となるシリコン
ウェーハのベベル部のエッチングなどが困難になるのに
マスクを用いて部分的結晶化を行うと、エッチング処理
が容易になる。
【００３６】次に、図８、図９、図１２及び図１３を参
照して第５の実施例を説明する。この実施例では、例え
ば、図１と同じ様なＰＺＴ薄膜を用いた強誘電体メモリ
を用いて強誘電体膜の結晶化を説明する。図８は、強誘
電体膜の結晶化条件を示す特性図である。縦軸は、結晶
化のためにフラッシュランプが半導体基板に照射するエ
ネルギー密度（Ｊ／ｃｍ2 ）を表わし、横軸は、結晶化
時の基板温度（アシスト温度）（℃）を表わしている。
まず、シリコン半導体基板に通常プロセスによりトラン
ジスタを作り込みＣＭＯＳ構造を形成する。トランジス
タ領域をＰＳＧ、ＢＰＳＧなどの絶縁膜をＣＶＤ法によ
り形成し、ＣＭＰ法によりその表面を平坦化する。その
上にＣＶＤ法によりシリコン窒化膜（ＳｉＮ）を形成
し、これを下地基板とする。ここでキャパシタとトラン
ジスタのアクティブエリア（ソース／ドレイン領域）と
の接続をタングステン（Ｗ）やポリシリコンからなるプ
ラグを用いて行うため、予めそのプラグを形成してお
く。プラグの形成にはブランケットＣＶＤ法とＣＭＰと
を併用する。キャパシタ構造は、始めに下部電極である
Ｐｔを形成する。このＰｔ膜は、ＤＣマグネトロンスパ
ッタを用いて約１００ｎｍの厚さにされる。下部電極
は、Ｐｔ以外ではＲｕ、Ｉｒ、ＲｕＯ2 、ＩｒＯ2 ある
いはこれらの積層構造、ＳＲＯ、ＬＳＣＯ、ＹＢＣＯな
どのペロブスカイト構造酸化物導電体でも可能である。
Ｒｕは、ＰＺＴキャパシタ用電極として使用すると界面
部分にＲｕＯ2 からなる導電性酸化物層が形成され、Ｐ
ＺＴの疲労特性（分極反転を繰り返した時の分極量の劣
化現象）が向上する。Ｒｕは、この導電性酸化膜ＲｕＯ
2 を形成すること、酸素を含むドライエッチングが良好
なことなどの特徴がある。下部電極の上にＲＦマグネト
ロンスパッタ法によりアモルファスＰＺＴ膜を形成す
る。Ｐｂ量を１０％程度多くしたＰＺＴセラミックター
ゲットを使用する。
照して第５の実施例を説明する。この実施例では、例え
ば、図１と同じ様なＰＺＴ薄膜を用いた強誘電体メモリ
を用いて強誘電体膜の結晶化を説明する。図８は、強誘
電体膜の結晶化条件を示す特性図である。縦軸は、結晶
化のためにフラッシュランプが半導体基板に照射するエ
ネルギー密度（Ｊ／ｃｍ2 ）を表わし、横軸は、結晶化
時の基板温度（アシスト温度）（℃）を表わしている。
まず、シリコン半導体基板に通常プロセスによりトラン
ジスタを作り込みＣＭＯＳ構造を形成する。トランジス
タ領域をＰＳＧ、ＢＰＳＧなどの絶縁膜をＣＶＤ法によ
り形成し、ＣＭＰ法によりその表面を平坦化する。その
上にＣＶＤ法によりシリコン窒化膜（ＳｉＮ）を形成
し、これを下地基板とする。ここでキャパシタとトラン
ジスタのアクティブエリア（ソース／ドレイン領域）と
の接続をタングステン（Ｗ）やポリシリコンからなるプ
ラグを用いて行うため、予めそのプラグを形成してお
く。プラグの形成にはブランケットＣＶＤ法とＣＭＰと
を併用する。キャパシタ構造は、始めに下部電極である
Ｐｔを形成する。このＰｔ膜は、ＤＣマグネトロンスパ
ッタを用いて約１００ｎｍの厚さにされる。下部電極
は、Ｐｔ以外ではＲｕ、Ｉｒ、ＲｕＯ2 、ＩｒＯ2 ある
いはこれらの積層構造、ＳＲＯ、ＬＳＣＯ、ＹＢＣＯな
どのペロブスカイト構造酸化物導電体でも可能である。
Ｒｕは、ＰＺＴキャパシタ用電極として使用すると界面
部分にＲｕＯ2 からなる導電性酸化物層が形成され、Ｐ
ＺＴの疲労特性（分極反転を繰り返した時の分極量の劣
化現象）が向上する。Ｒｕは、この導電性酸化膜ＲｕＯ
2 を形成すること、酸素を含むドライエッチングが良好
なことなどの特徴がある。下部電極の上にＲＦマグネト
ロンスパッタ法によりアモルファスＰＺＴ膜を形成す
る。Ｐｂ量を１０％程度多くしたＰＺＴセラミックター
ゲットを使用する。
【００３７】ターゲットの組成はＰｂ1.10Ｌａ0.05Ｚｒ
0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミックターゲット
は密度の高いものがスパッタ速度が大きく水分などに対
する耐環境性も良好であるため、理論密度９８％のセラ
ミック焼結体を使用する。スパッタ時にはプラズマによ
り基板温度の上昇や飛来粒子によるボンバードメントが
あるためにシリコン半導体基板からのＰｂの蒸発や再ス
パッタが起こり膜中のＰｂ量の欠損が生じ易い。ターゲ
ット中の過剰Ｐｂはその欠損を補償するために加えてあ
る。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組成とほ
ぼ同じ量で膜に取り込まれるため、望む組成の量比のも
のを用いればよい。電気特性がＰＺＴ膜の組成などで不
安定な場合にはアモルファスＰＺＴ膜の上部にシード層
を形する。例えば、結晶化するＰＺＴ膜の構造・電気特
性を改良するために酸素を導入したスパッタ法を利用す
る。最初にＡｒを導入した雰囲気でスパッタ成膜して、
後に酸素を添加したＡｒ中スパッタによりＰＺＴシード
層を形成する。スパッタ条件は、ターゲット−基板間距
離が６０ｍｍ、回転式のマグネットを用いて、１２イン
チのセラミックＰＺＴターゲットに対し１．０〜１．５
ｋＷでスパッタを行う。ガス圧は０．５〜２．０Ｐａで
Ａｒに酸素を２０％導入した条件で１５〜３０秒間成膜
して２〜５ｎｍ厚さのＰＺＴアモルファスシード層を形
成する。下地のＲｕ上にはＡｒガスのみを使用してガス
圧０．５〜２．０Ｐａ、１．０〜１．５ｋＷの電力で約
５分間ＲＦマグネトロンスパッタによるアモルファスＰ
ＺＴ膜の形成を行う。アモルファスＰＺＴ膜の膜厚は１
００〜１５０ｎｍである。シード層にはＰＺＴ膜ではな
く、２〜５ｎｍ程度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔ
ａ膜などを使用してもよい。ＰＺＴ成膜前にターゲット
表面の状態、温度、チャンバー内環境を一定とするため
約１時間のプレスパッタを同じスパッタ条件で行う。Ｐ
ｂ量及び結晶化後の構造及び電気特性は、このプレスパ
ッタにより大きく変化する。
0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミックターゲット
は密度の高いものがスパッタ速度が大きく水分などに対
する耐環境性も良好であるため、理論密度９８％のセラ
ミック焼結体を使用する。スパッタ時にはプラズマによ
り基板温度の上昇や飛来粒子によるボンバードメントが
あるためにシリコン半導体基板からのＰｂの蒸発や再ス
パッタが起こり膜中のＰｂ量の欠損が生じ易い。ターゲ
ット中の過剰Ｐｂはその欠損を補償するために加えてあ
る。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組成とほ
ぼ同じ量で膜に取り込まれるため、望む組成の量比のも
のを用いればよい。電気特性がＰＺＴ膜の組成などで不
安定な場合にはアモルファスＰＺＴ膜の上部にシード層
を形する。例えば、結晶化するＰＺＴ膜の構造・電気特
性を改良するために酸素を導入したスパッタ法を利用す
る。最初にＡｒを導入した雰囲気でスパッタ成膜して、
後に酸素を添加したＡｒ中スパッタによりＰＺＴシード
層を形成する。スパッタ条件は、ターゲット−基板間距
離が６０ｍｍ、回転式のマグネットを用いて、１２イン
チのセラミックＰＺＴターゲットに対し１．０〜１．５
ｋＷでスパッタを行う。ガス圧は０．５〜２．０Ｐａで
Ａｒに酸素を２０％導入した条件で１５〜３０秒間成膜
して２〜５ｎｍ厚さのＰＺＴアモルファスシード層を形
成する。下地のＲｕ上にはＡｒガスのみを使用してガス
圧０．５〜２．０Ｐａ、１．０〜１．５ｋＷの電力で約
５分間ＲＦマグネトロンスパッタによるアモルファスＰ
ＺＴ膜の形成を行う。アモルファスＰＺＴ膜の膜厚は１
００〜１５０ｎｍである。シード層にはＰＺＴ膜ではな
く、２〜５ｎｍ程度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔ
ａ膜などを使用してもよい。ＰＺＴ成膜前にターゲット
表面の状態、温度、チャンバー内環境を一定とするため
約１時間のプレスパッタを同じスパッタ条件で行う。Ｐ
ｂ量及び結晶化後の構造及び電気特性は、このプレスパ
ッタにより大きく変化する。
【００３８】バリア層を介してプラグ上に形成されたＲ
ｕ電極にアモルファスＰＺＴが成膜されたものに、フラ
ッシュランプを使用してＰＺＴ膜の結晶化を行う。フラ
ッシュランプは、Ｘｅガスを封入したものを１ｍｓｅｃ
程度かそれ以下の短時間に放電させる。ＰＺＴ膜の結晶
化を促進させる目的でシリコンウェハ下部に用意したハ
ロゲンランプにより基板温度を３５０〜４５０℃に保っ
てある。Ｘｅランプの放出エネルギーは２５Ｊ／ｃｍ2
である。このエネルギーは貯えられた電荷量から求めた
ものであるが、実際は半分以下のエネルギーが膜の結晶
化に寄与しているものと考えられる。図８は、基板温度
とフラッシュランプの結晶化エネルギーとの関係を示す
特性図である。図に示された直線Ｙは、結晶化領域の範
囲を規定し、この直線Ｙの上は結晶化領域であり、下は
非結晶化領域である。直線Ｙは、Ｙ＝−０．１Ｘ＋５
（Ｙはエネルギー密度、Ｘはアシスト温度を表わしてい
る。）で表わされる。結晶化に必要なフラッシュランプ
の照射条件は、次式（１）、（２）で示される。 Ｅ≧−（Ｔ／１０）＋５５ ・・・（１） Ｉ＝α・Ｅ／τ＞１５００ ・・・（２） ここでＥ（Ｊ／ｃｍ2 ）は、Ｘｅフラッシュランプの出
力（コンデンサへの総蓄積電荷量から求めたコンデンサ
の蓄積エネルギー量を放射効率０．４、反射効率０．５
とし、照射面積をランプ配置面積として計算したもの）
である。Ｉ（Ａ）は、ランプ最大電流値である。τ（ｍ
ｓｅｃ）は、パルス幅（パルス電流波形の半値幅と定
義）、すなわち、照射時間である。Ｔ（℃）は、アシス
ト温度である。ｎは、パルス印加回数である。αは、定
数であり、７０を表わしている。この結晶化条件でラン
プ照射を行うと強誘電体膜が結晶化される。
ｕ電極にアモルファスＰＺＴが成膜されたものに、フラ
ッシュランプを使用してＰＺＴ膜の結晶化を行う。フラ
ッシュランプは、Ｘｅガスを封入したものを１ｍｓｅｃ
程度かそれ以下の短時間に放電させる。ＰＺＴ膜の結晶
化を促進させる目的でシリコンウェハ下部に用意したハ
ロゲンランプにより基板温度を３５０〜４５０℃に保っ
てある。Ｘｅランプの放出エネルギーは２５Ｊ／ｃｍ2
である。このエネルギーは貯えられた電荷量から求めた
ものであるが、実際は半分以下のエネルギーが膜の結晶
化に寄与しているものと考えられる。図８は、基板温度
とフラッシュランプの結晶化エネルギーとの関係を示す
特性図である。図に示された直線Ｙは、結晶化領域の範
囲を規定し、この直線Ｙの上は結晶化領域であり、下は
非結晶化領域である。直線Ｙは、Ｙ＝−０．１Ｘ＋５
（Ｙはエネルギー密度、Ｘはアシスト温度を表わしてい
る。）で表わされる。結晶化に必要なフラッシュランプ
の照射条件は、次式（１）、（２）で示される。 Ｅ≧−（Ｔ／１０）＋５５ ・・・（１） Ｉ＝α・Ｅ／τ＞１５００ ・・・（２） ここでＥ（Ｊ／ｃｍ2 ）は、Ｘｅフラッシュランプの出
力（コンデンサへの総蓄積電荷量から求めたコンデンサ
の蓄積エネルギー量を放射効率０．４、反射効率０．５
とし、照射面積をランプ配置面積として計算したもの）
である。Ｉ（Ａ）は、ランプ最大電流値である。τ（ｍ
ｓｅｃ）は、パルス幅（パルス電流波形の半値幅と定
義）、すなわち、照射時間である。Ｔ（℃）は、アシス
ト温度である。ｎは、パルス印加回数である。αは、定
数であり、７０を表わしている。この結晶化条件でラン
プ照射を行うと強誘電体膜が結晶化される。
【００３９】ランプの照射と反対側には反射板を設ける
ことで外部への光エネルギーの拡散を防止している。結
晶化時の雰囲気は酸素気流中である。約１ｍｓｅｃの時
間、上記のエネルギーを照射することによりＰＺＴ膜が
結晶化される。得られた膜をＸ線回折にて結晶構造を調
べたところ、ペロブスカイト相の（１００）面からの非
常に強い反射が得られた。微細構造の観察結果では、
０．５μｍ径以下のＰＺＴ粒子がＰｔ下部電極上に形成
されている。次に、結晶化されたＰＺＴ膜上に上部電極
であるＲｕ膜をＤＣマグネトロンスパッタにより形成し
てキャパシタ構造を作製する。上部電極は、Ｒｕ膜をＲ
ＩＥを用いて酸素、塩素の混合ガス中でエッチングを行
い微細パターン化する。上部電極との密着性、結晶の整
合性を向上させるために４００℃、窒素中、３０秒のア
ニール処理を施して強誘電体特性を有する強誘電体膜を
得た。図１２及び図１３は、半導体基板上のＴＥＯＳ膜
に形成された膜厚１５０ｎｍのＰＺＴ膜をフラッシュラ
ンプで結晶化処理した後の状態及び結晶化処理をしない
ままの状態を光学的に測定した特性図であり、横軸が２
θを表している。図１２において、半導体基板は、予め
４５０℃に加熱されている。この状態で特性線Ａは、フ
ラッシュランプにより光をＰＺＴ膜に照射した後を示し
（Ｆｌａｓｈ）、特性線Ｂは、従来のように、フラッシ
ュランプ処理を行わない例（Ｎｏ ｆｌａｓｈ）であ
る。このように、結晶化処理により結晶化された強誘電
体特性を有するＰＺＴが形成される。図１３は、半導体
基板を４００℃に加熱した場合のフラッシュランプの照
射による効果を示している。ランプ照射を行った特性線
Ａでは結晶化されたＰＺＴ膜が示され（図１３
（ａ））、従来の加熱処理のみの特性線Ｂでは結晶化さ
れたＰＺＴ膜が示されていない（図１３（ｂ））。
ことで外部への光エネルギーの拡散を防止している。結
晶化時の雰囲気は酸素気流中である。約１ｍｓｅｃの時
間、上記のエネルギーを照射することによりＰＺＴ膜が
結晶化される。得られた膜をＸ線回折にて結晶構造を調
べたところ、ペロブスカイト相の（１００）面からの非
常に強い反射が得られた。微細構造の観察結果では、
０．５μｍ径以下のＰＺＴ粒子がＰｔ下部電極上に形成
されている。次に、結晶化されたＰＺＴ膜上に上部電極
であるＲｕ膜をＤＣマグネトロンスパッタにより形成し
てキャパシタ構造を作製する。上部電極は、Ｒｕ膜をＲ
ＩＥを用いて酸素、塩素の混合ガス中でエッチングを行
い微細パターン化する。上部電極との密着性、結晶の整
合性を向上させるために４００℃、窒素中、３０秒のア
ニール処理を施して強誘電体特性を有する強誘電体膜を
得た。図１２及び図１３は、半導体基板上のＴＥＯＳ膜
に形成された膜厚１５０ｎｍのＰＺＴ膜をフラッシュラ
ンプで結晶化処理した後の状態及び結晶化処理をしない
ままの状態を光学的に測定した特性図であり、横軸が２
θを表している。図１２において、半導体基板は、予め
４５０℃に加熱されている。この状態で特性線Ａは、フ
ラッシュランプにより光をＰＺＴ膜に照射した後を示し
（Ｆｌａｓｈ）、特性線Ｂは、従来のように、フラッシ
ュランプ処理を行わない例（Ｎｏ ｆｌａｓｈ）であ
る。このように、結晶化処理により結晶化された強誘電
体特性を有するＰＺＴが形成される。図１３は、半導体
基板を４００℃に加熱した場合のフラッシュランプの照
射による効果を示している。ランプ照射を行った特性線
Ａでは結晶化されたＰＺＴ膜が示され（図１３
（ａ））、従来の加熱処理のみの特性線Ｂでは結晶化さ
れたＰＺＴ膜が示されていない（図１３（ｂ））。
【００４０】次に、本発明に用いる加熱処理装置を説明
する。図９は、フラッシュランプを備えた加熱処理装置
の概略断面図である。図で示すように、シリコンウエハ
が載置された試料台の下には棒状ランプ（ハロゲンラン
プ）が配置され、予めウエハを加熱できるように構成さ
れている。この加熱処理装置は、アルミニウムからなる
試料チャンバー１００を有し、この試料チャンバー内部
には、試料（シリコンウエハ）を載置する試料台１０
２、酸素などのガスを導入するガス導入口１０３、排気
する排気口１０４、光を導入するための上部の石英窓１
０５、試料を予備加熱するための棒状ランプ１０６、フ
ラッシュランプ１０７を備えている。棒状ランプ１０６
は、３ｋＷのタングステンハロゲンランプで１６本、ウ
エハ１０８の下に設置され、ウエハ１０８を下から加熱
する。一方、フラッシュランプ１０７は、同様に棒状の
ランプであり、１５本がウエハ１０８の上に設置され、
ウエハ１０８を上から加熱する。両ランプは、いずれも
それぞれ専用の電源１０９、１１０に接続されている。
ランプ点灯のタイミング、点灯時間及びフラッシュラン
プの点灯回数は、マイコンによって制御されるように構
成されている。上記ランプ１０６は、棒状のランプであ
ることが本質的ではなく、ランプの分野でシングルエン
ドと呼ばれる一方向に外部端子が２つ設けられたタイプ
のランプでも同様の効果を期待することができる。
する。図９は、フラッシュランプを備えた加熱処理装置
の概略断面図である。図で示すように、シリコンウエハ
が載置された試料台の下には棒状ランプ（ハロゲンラン
プ）が配置され、予めウエハを加熱できるように構成さ
れている。この加熱処理装置は、アルミニウムからなる
試料チャンバー１００を有し、この試料チャンバー内部
には、試料（シリコンウエハ）を載置する試料台１０
２、酸素などのガスを導入するガス導入口１０３、排気
する排気口１０４、光を導入するための上部の石英窓１
０５、試料を予備加熱するための棒状ランプ１０６、フ
ラッシュランプ１０７を備えている。棒状ランプ１０６
は、３ｋＷのタングステンハロゲンランプで１６本、ウ
エハ１０８の下に設置され、ウエハ１０８を下から加熱
する。一方、フラッシュランプ１０７は、同様に棒状の
ランプであり、１５本がウエハ１０８の上に設置され、
ウエハ１０８を上から加熱する。両ランプは、いずれも
それぞれ専用の電源１０９、１１０に接続されている。
ランプ点灯のタイミング、点灯時間及びフラッシュラン
プの点灯回数は、マイコンによって制御されるように構
成されている。上記ランプ１０６は、棒状のランプであ
ることが本質的ではなく、ランプの分野でシングルエン
ドと呼ばれる一方向に外部端子が２つ設けられたタイプ
のランプでも同様の効果を期待することができる。
【００４１】強誘電性を電荷量Ｑ−印加電圧Ｖのヒステ
リシス特性にて調べたところ、２．５Ｖ印加時に分極量
２Ｐｒ（残留分極×２）で約３０μＣ／ｃｍ2 を示し、
８インチシリコンウェハの全面に同程度の分極量抗電界
を持つＰＺＴ膜であることが判った。抗電圧も０．６Ｖ
程度と低い値が得られた。この試料の疲労特性を評価
し、疲労特性評価は５０μｍ×５０μｍの面積に相当す
るアレイで評価したところ、１×１０12サイクルまで分
極量の変化がなく、リーク電流も３Ｖ印加時で１０-8Ａ
／ｃｍ2 オーダーと低い値であった。キャパシタ上部電
極からのコンタクトは通常のＬＳＩ作製プロセスを用い
る。すなわち絶縁膜とＲＩＥ、配線成膜工程を繰り返す
ことでキャパシタからの配線の引き出しを行う。フラッ
シュランプによる結晶化プロセスではＷプラグとの接続
部であるバリア層部分に拡散、反応した様子がなく、プ
ラグも酸化されなかった。
リシス特性にて調べたところ、２．５Ｖ印加時に分極量
２Ｐｒ（残留分極×２）で約３０μＣ／ｃｍ2 を示し、
８インチシリコンウェハの全面に同程度の分極量抗電界
を持つＰＺＴ膜であることが判った。抗電圧も０．６Ｖ
程度と低い値が得られた。この試料の疲労特性を評価
し、疲労特性評価は５０μｍ×５０μｍの面積に相当す
るアレイで評価したところ、１×１０12サイクルまで分
極量の変化がなく、リーク電流も３Ｖ印加時で１０-8Ａ
／ｃｍ2 オーダーと低い値であった。キャパシタ上部電
極からのコンタクトは通常のＬＳＩ作製プロセスを用い
る。すなわち絶縁膜とＲＩＥ、配線成膜工程を繰り返す
ことでキャパシタからの配線の引き出しを行う。フラッ
シュランプによる結晶化プロセスではＷプラグとの接続
部であるバリア層部分に拡散、反応した様子がなく、プ
ラグも酸化されなかった。
【００４２】
【発明の効果】本発明は、以上のように、強誘電体膜を
用いたキャパシタを具備する半導体メモリ装置におい
て、フラッシュランプを用いて強誘電体膜を結晶化する
ことによりキャパシタ下部の構造に関係なく強誘電体膜
を作製することができる。本発明ではキャパシタの下地
部分への熱負荷を低減することが可能となる。また、本
発明は、ゲート酸化膜などの絶縁膜（シリコン酸化物）
あるいはシリコン半導体基板上に界面反応を抑制した状
態でＰＺＴなどの強誘電体膜を結晶化させる１Ｔｒタイ
プのメモリに好適である。また、ゲート酸化膜として形
成したＺｒＯ2 、ＨｆＯ2 、シリケート膜などを誘電率
増加、結晶性向上などを目的として熱処理することがで
きる。これまではシリコンとの拡散、反応が問題であっ
たが、フラッシュランプ加熱により良好な界面を形成す
ることができる。また、耐熱性、耐酸化性が低いタング
ステン、ポリシリコンなどのプラグ上にキャパシタを形
成するＣＯＰ構造において、プラグ部分にかかる熱負担
を低減し、酸化の抑制、コンタクト抵抗の増加を抑制し
ながらキャパシタの強誘電体膜を結晶化することが可能
となる。このプロセスにより微小なセルサイズが可能と
なり、半導体メモリの高集積化が実現できる。また、フ
ラッシュランプを使用する際にマスク材を使用すること
により容易に部分的な結晶化が可能になる。また、本発
明は、電極膜／誘電体膜／電極膜の積層構造で誘電体膜
の一部が下部電極膜から延在した立体形状キャパシタ構
造において、その延在した部分の誘電体膜と絶縁膜との
間の反応が抑制される。
用いたキャパシタを具備する半導体メモリ装置におい
て、フラッシュランプを用いて強誘電体膜を結晶化する
ことによりキャパシタ下部の構造に関係なく強誘電体膜
を作製することができる。本発明ではキャパシタの下地
部分への熱負荷を低減することが可能となる。また、本
発明は、ゲート酸化膜などの絶縁膜（シリコン酸化物）
あるいはシリコン半導体基板上に界面反応を抑制した状
態でＰＺＴなどの強誘電体膜を結晶化させる１Ｔｒタイ
プのメモリに好適である。また、ゲート酸化膜として形
成したＺｒＯ2 、ＨｆＯ2 、シリケート膜などを誘電率
増加、結晶性向上などを目的として熱処理することがで
きる。これまではシリコンとの拡散、反応が問題であっ
たが、フラッシュランプ加熱により良好な界面を形成す
ることができる。また、耐熱性、耐酸化性が低いタング
ステン、ポリシリコンなどのプラグ上にキャパシタを形
成するＣＯＰ構造において、プラグ部分にかかる熱負担
を低減し、酸化の抑制、コンタクト抵抗の増加を抑制し
ながらキャパシタの強誘電体膜を結晶化することが可能
となる。このプロセスにより微小なセルサイズが可能と
なり、半導体メモリの高集積化が実現できる。また、フ
ラッシュランプを使用する際にマスク材を使用すること
により容易に部分的な結晶化が可能になる。また、本発
明は、電極膜／誘電体膜／電極膜の積層構造で誘電体膜
の一部が下部電極膜から延在した立体形状キャパシタ構
造において、その延在した部分の誘電体膜と絶縁膜との
間の反応が抑制される。
【図１】本発明のＰＺＴ膜を誘電体膜として使用したキ
ャパシタが形成されたシリコン半導体基板の断面図。
ャパシタが形成されたシリコン半導体基板の断面図。
【図２】本発明の半導体装置を製造する工程フロー図。
【図３】本発明のＰＺＴ膜を使用したキャパシタの構造
を示す断面図。
を示す断面図。
【図４】本発明のＰＺＴ膜を使用したキャパシタの構造
（ＭＦＩＳ）の断面図。
（ＭＦＩＳ）の断面図。
【図５】本発明のＰＺＴ膜を使用した立体形状キャパシ
タの構造を示す断面図。
タの構造を示す断面図。
【図６】本発明の強誘電体膜を有する半導体基板の断面
図。
図。
【図７】本発明のマスクを用いて強誘電体膜を部分的に
アモルファス状態から結晶化する状態を説明する半導体
基板の断面図。
アモルファス状態から結晶化する状態を説明する半導体
基板の断面図。
【図８】本発明の強誘電体膜の結晶化条件を示す特性
図。
図。
【図９】本発明のフラッシュランプを備えた加熱処理装
置の概略断面図。
置の概略断面図。
【図１０】本発明の半導体基板上に形成されたキャパシ
タとその下に形成されたＡｌ配線を示す写真の断面図。
タとその下に形成されたＡｌ配線を示す写真の断面図。
【図１１】本発明の遮光マスクが配置されたシリコンウ
ェーハの平面図及び断面図。
ェーハの平面図及び断面図。
【図１２】半導体基板上に形成されたＰＺＴ膜をフラッ
シュランプで結晶化処理した後の状態及び結晶化処理を
しない状態を光学的に測定した特性図。
シュランプで結晶化処理した後の状態及び結晶化処理を
しない状態を光学的に測定した特性図。
【図１３】半導体基板上に形成されたＰＺＴ膜をフラッ
シュランプで結晶化処理した後の状態及び結晶化処理を
しない状態を光学的に測定した特性図。
シュランプで結晶化処理した後の状態及び結晶化処理を
しない状態を光学的に測定した特性図。
１、２０、４０、５０・・・半導体基板（ウエハ）、
２、９、１３、２６（２６ａ、２６ｂ、２６ｃ、２６
ｄ、２６ｅ）、３０、４１、４８・・・絶縁膜、 ３
・・・シリコン窒化膜、４、１０、２３、４２・・・プ
ラグ、５、３２、４３・・・バリア層、 ６、２７、
４５・・・下部電極、７、２８、３４、４６・・・強誘
電体膜（ＰＺＴ膜）、８、２９、３５、４７・・・上部
電極、１１、２１・・・ソース／ドレイン領域、１２、
２５（２５ａ、２５ｂ、２５ｃ、２５ｄ、２５ｅ）、３
１・・・配線、２２・・・コバルトシリサイド、 ２
４・・・Ｔｉ／ＴｉＮの積層膜、３３・・・ゲート酸化
膜、 １００・・・試料チャンバー、１０２・・・試
料台、 １０３・・・ガス導入口、１０４・・・排気
口、 １０５・・・石英窓、 １０６・・・棒状ラン
プ、１０７・・・フラッシュランプ、 １０８・・・
ウエハ、１０９、１１０・・・電源。
２、９、１３、２６（２６ａ、２６ｂ、２６ｃ、２６
ｄ、２６ｅ）、３０、４１、４８・・・絶縁膜、 ３
・・・シリコン窒化膜、４、１０、２３、４２・・・プ
ラグ、５、３２、４３・・・バリア層、 ６、２７、
４５・・・下部電極、７、２８、３４、４６・・・強誘
電体膜（ＰＺＴ膜）、８、２９、３５、４７・・・上部
電極、１１、２１・・・ソース／ドレイン領域、１２、
２５（２５ａ、２５ｂ、２５ｃ、２５ｄ、２５ｅ）、３
１・・・配線、２２・・・コバルトシリサイド、 ２
４・・・Ｔｉ／ＴｉＮの積層膜、３３・・・ゲート酸化
膜、 １００・・・試料チャンバー、１０２・・・試
料台、 １０３・・・ガス導入口、１０４・・・排気
口、 １０５・・・石英窓、 １０６・・・棒状ラン
プ、１０７・・・フラッシュランプ、 １０８・・・
ウエハ、１０９、１１０・・・電源。
フロントページの続き (72)発明者 奥村 勝弥 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 4K029 AA06 BA01 BA50 BD01 CA05 CA06 DC05 DC09 EA01 EA03 EA05 EA09 FA04 GA01 4M104 BB06 CC05 EE03 EE12 EE14 GG14 GG16 5F058 BA11 BB06 BC03 BD04 BD05 BF02 BF12 BH20 BJ02 5F083 FR02 GA21 JA06 JA14 JA15 JA17 JA35 JA36 JA37 JA38 JA39 JA40 JA42 JA43 MA06 MA17 NA08 PR22 PR34 PR40
Claims (12)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成されたシリコン酸化膜からなる
ゲート酸化膜と、 前記ゲート酸化膜上に形成され、且つ結晶化された強誘
電体膜と、 前記強誘電体膜上に形成された電極とを具備し、 前記ゲート酸化膜は、膜の厚さが２０ｎｍ以下であるこ
とを特徴とする半導体装置。 - 【請求項２】 半導体基板と、 前記半導体基板上に形成された第１の絶縁膜に埋め込ま
れた接続プラグと、 前記接続プラグに電気的に接続された下部電極、この下
部電極上に形成され、且つ結晶化された強誘電体膜及び
この強誘電体膜上に形成された上部電極から構成された
キャパシタと、 前記キャパシタを被覆するように、前記第１の絶縁膜上
に形成されたシリコン酸化膜からなる第２の絶縁膜とを
具備し、 前記第１の絶縁膜と前記強誘電体膜との接触部分に形成
された前記強誘電体膜に含まれる陽イオン元素とシリコ
ンとの混合領域が３０ｎｍ以下であることを特徴とする
半導体装置。 - 【請求項３】 前記接続プラグが埋め込まれた第１の絶
縁膜には前記半導体基板に形成された半導体素子と電気
的に接続される少なくとも１層のアルミニウムを主成分
とする金属配線もしくは銅を主成分とする金属配線が形
成されていることを特徴とする請求項２に記載の半導体
装置。 - 【請求項４】 前記接続プラグと前記下部電極との間に
はバリア層が形成され、前記下部電極と前記バリア層を
合わせた膜厚は、５０ｎｍ以上、１５０ｎｍ以下である
ことを特徴とする請求項２又は請求項３に記載の半導体
装置。 - 【請求項５】 前記強誘電体膜は、チタン酸ジルコン酸
鉛からなることを特徴とする請求項１乃至請求項４のい
ずれかに記載の半導体装置。 - 【請求項６】 請求項１乃至請求項５のいずれかに記載
された強誘電体膜をフラッシュランプを用いて加熱する
ことにより結晶化する工程を具備していることを特徴と
する半導体装置の製造方法。 - 【請求項７】 半導体基板上もしくはこの半導体基板に
被覆形成された電極あるいはゲート酸化膜上にアモルフ
ァス状態の強誘電体膜を形成する工程と、 前記アモルファス状態の強誘電体膜上に遮光マスクを直
接もしくは所定の距離をおいて配置する工程と、 前記遮光マスクを介してフラッシュランプを前記アモル
ファス強誘電体膜に照射して前記強誘電体膜を選択的に
結晶化する工程とを具備したことを特徴とする半導体装
置の製造方法。 - 【請求項８】 半導体ウェーハ上にアモルファス状態の
強誘電体膜を形成する工程と、 前記アモルファス状態の強誘電体膜が形成された前記半
導体ウェーハ周辺のベベル部上に遮光マスクを直接もし
くは所定の距離をおいて配置する工程と、 前記遮光マスクを介してフラッシュランプを前記アモル
ファス状態の強誘電体膜に照射して前記強誘電体膜を選
択的に結晶化する工程とを具備したことを特徴とする半
導体装置の製造方法。 - 【請求項９】 前記強誘電体膜は、チタン酸ジルコン酸
鉛からなることを特徴とする請求項６乃至請求項８のい
ずれかに記載の半導体装置の製造方法。 - 【請求項１０】 半導体基板上にシリケート誘電体、ペ
ロブスカイト型誘電体、ＺｒＯ2 、ＨｆＯ2 、Ｔａ2 Ｏ
5 、ＴｉＯ2 から選ばれた材料からなるゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート絶縁膜の前記ゲート電極が形成されたゲート
領域以外の部分に遮光マスクを直接もしくは所定の距離
をおいて配置する工程と、 前記遮光マスクを介してフラッシュランプを前記ゲート
絶縁膜に照射して前記ゲート領域のゲート絶縁膜を選択
的に結晶化する工程とを具備したことを特徴とする半導
体装置の製造方法。 - 【請求項１１】 前記遮光マスクには、露光光学系と縮
小投影露光とを併用することを特徴とする請求項７乃至
請求項１０のいずれかに記載の半導体装置の製造方法。 - 【請求項１２】 前記強誘電体膜もしくは前記ゲート絶
縁膜を結晶化するために行われるフラッシュランプ照射
は、下記の式（１）、（２）の条件に従って行われるこ
とを特徴とする請求項６乃至請求項１１のいずれかに記
載の半導体装置の製造方法。 Ｅ≧−（Ｔ／１０）＋５５・・・（１） Ｉ＝α・Ｅ／τ＞１５００・・・（２） Ｅ（Ｊ／ｃｍ2 ）は、Ｘｅフラッシュランプの出力（コ
ンデンサへの総蓄積電荷量から求めたコンデンサの蓄積
エネルギー量を放射効率０．４、反射効率０．５とし
て、照射面積をランプ配置面積として計算したもの）を
表わし、Ｉ（Ａ）は、フラッシュランプ最大電流値を表
わし、τ（ｍｓｅｃ）は、パルス幅（パルス電流波形の
半値幅と定義）（照射時間）を表わし、Ｔ（℃）は、ア
シスト温度（結晶化時の半導体基板の温度）を表わし、
αは、７０である。
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