KR20050073361A - 전력 소자의 금속 배선 형성 방법 - Google Patents
전력 소자의 금속 배선 형성 방법 Download PDFInfo
- Publication number
- KR20050073361A KR20050073361A KR1020040001733A KR20040001733A KR20050073361A KR 20050073361 A KR20050073361 A KR 20050073361A KR 1020040001733 A KR1020040001733 A KR 1020040001733A KR 20040001733 A KR20040001733 A KR 20040001733A KR 20050073361 A KR20050073361 A KR 20050073361A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- metal film
- polishing
- trench
- metal
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 84
- 239000002184 metal Substances 0.000 title claims abstract description 84
- 238000000034 method Methods 0.000 title claims abstract description 27
- 238000005498 polishing Methods 0.000 claims abstract description 53
- 238000007517 polishing process Methods 0.000 claims abstract description 34
- 239000000126 substance Substances 0.000 claims abstract description 30
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 4
- 239000002002 slurry Substances 0.000 claims description 22
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 17
- 230000004888 barrier function Effects 0.000 claims description 17
- 229910052802 copper Inorganic materials 0.000 claims description 17
- 239000010949 copper Substances 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 3
- 238000005260 corrosion Methods 0.000 abstract description 4
- 230000007797 corrosion Effects 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
본 발명은 전력 소자의 금속 배선 형성 방법에 관한 것으로, 본 발명은 고단차와 높은 패턴 밀도의 전력 소자용 금속배선 형성공정시 고속의 연마공정을 통해 공정 시간을 단축시킬 수 있고, 금속배선용 금속막 형성후, 연마 정지막을 증착하고, 다수번의 화학적 기계적 연마 공정을 통해 디싱과 부식 현상을 방지할 수 있는 전력 소자의 금속 배선 형성 방법을 제공한다.
Description
본 발명은 전력 소자의 금속 배선 형성 방법에 관한 것으로, 특히 구리 배선을 이용한 배선형성시의구리 배선 평탄화 방법에 관한 것이다.
파워 칩(Power Chip)에서는 높은 전류 밀도를 구현하기 위하여 매우 높은 배선 밀도가 필요하다. 기존 적용되는 알루미늄 배선에서 구리 배선으로 전환할 경우 이러한 패턴 밀도 구조는 근본적으로 매우 구현하기 힘든 배선 구조가 된다. 즉, 구리 배선이 적용될 경우 기존의 알루미늄 식각을 적용하던 공정을 구리 다마신 공정으로 전환해야한다. 이때 90%에 이르는 높은 패턴 밀도를 가진 배선의 경우 구리 다마신 기술의 필수적인 공정인 화학적 기계적 연마 공정에서는 산화막 식각과 구리 패턴의 디싱(Dishing)이 매우 크게 발생하기 때문에 웨이퍼 내 구리 배선 두께의 차이가 매우 크게 된다.
또한, 배선의 구리 증착 두께가 수 ㎛로 통상적인 로직 소자의 구리 배선을 형성하기 위해 증착되는 두께인 1㎛이하 보다 높기 때문에 통상적인 연마 공정에 의해 제품을 제고하게 될 경우 매우 긴 연마 시간이 소요되고 그에 따라 슬러리 및 패드 소모량이 증가하게 될 뿐만 아니라 장비의 처리량(Throughput)이 감소하는 등 전체적으로 장비 투자 대수가 증가하는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 고속의 연마 슬러리를 이용한 연마 공정을 통해 금속배선을 형성하여 공정 시간을 단축시키고, 연마 정지막과 식각정지막을 증착하여 디싱과 부식(Erosion) 문제를 해결할 수 있는 전력 소자의 금속 배선 형성 방법을 제공한다.
본 발명에 따른 금속배선용 트렌치가 형성된 반도체 기판상에 그 단차를 따라 배리어 금속막을 형성하는 단계와, 금속막을 이용하여 상기 트렌치를 매립하되, 상기 금속막은 상기 트렌치가 형성된 영역을 리세스 되고, 상기 트렌치가 형성되지 않은 영역은 돌출되도록 형성하는 단계와, 전체 구조상에 그 단차를 따라 연마 정지막을 형성하는 단계와, 제 1 화학 기계적 연마 공정을 실시하여 돌출된 영역의 상기 금속막 상의 상기 연마 정지막을 제거하는 단계와, 제 2 화학 기계적 연마 공정을 실시하여 상기 배리어 금속막 상의 상기 금속막 및 상기 연마 정지막의 일부를 제거하는 단계 및 제 3 화학 기계적 연마 공정을 실시하여 상기 반도체 기판 상에 잔류하는 상기 연마 정지막, 상기 금속막 및 상기 배리어 금속막을 제거하여 금속배선을 형성하는 단계를 포함하는 전력 소자의 금속 배선 형성 방법을 제공한다.
바람직하게, 상기 제 1 화학 기계적 연마 공정은 Ta 또는 TaN을 제거하기 위한 슬러리를 사용하되, 상기 금속막과 상기 연마 정지막과의 연마 속도차이가 1:3 내지 1:7 인 슬러리를 사용하거나, 실리카 연마제가 2 내지 8% 혼합된 슬러리를 사용할 수 있다.
바람직하게, 상기 제 2 화학 기계적 연마 공정은 6000 내지 8000Å/min의 연마속도를 갖는 고속의 연마공정을 이용하여 실시하고, 폴리카복실(Polycarboxyl)기가 포함된 슬러리 또는 실리카 또는 알루미나가 1 내지 8wt%가 포함된 슬러리를 사용할 수 있다.
바람직하게, 상기 연마 정지막은 구리 제거용 슬러리에서 연마 속도가 10 내지 100Å/min인 물질막을 100 내지 2000Å 두께로 형성하되, Ta, TaN, SiO2 및 SiN 중 적어도 어느 하나의 막을 이용하여 형성할 수 있다.
또한, 금속배선용 트렌치가 형성된 반도체 기판상에 그 단차를 따라 배리어 금속막을 형성하는 단계와, 금속막을 이용하여 상기 트렌치를 매립하는 단계 및 6000 내지 8000Å/min의 연마속도를 갖는 고속의 연마공정을 통해 상기 반도체 기판상의 상기 배리어 금속막 및 상기 금속막을 제거하여 금속배선을 형성하는 단계를 포함하는 전력 소자의 금속 배선 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
전력 소자 기술은 고전압, 고전류를 요구한다. 일예로 10V 이상의 높은 전압과 10A 이상의 높은 전류를 요구한다. 이를 극복하기 위해 배선의 디자인 률(Design Rule)은 배선의 폭이 수 ㎛이상으로 넓고 두껍고 높다(1㎛이상) 또한 비아홀(Via Hole) 두께도 1㎛이상 높다. 또한, 배선의 패턴 밀도 또한 90% 이상의 높은 패턴 밀도 구조를 가지고 있다. 본 발명은 전력 소자의 배선 패턴 밀도가 60 내지 99%인 전력소자용 금속배선에 적용하는 것이 효과적이다.
도 1a 내지 도 1e는 본 발명에 따른 전력 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 1a 및 도 1b를 참조하면, 웰 , 소자 분리막 및 트랜지스터와 같은 전력 소자(미도시)를 포함하는 여러 요소(반도체 구조물)가 형성된 반도체 기판(10) 상에 하부 구조물을 보호하기 위한 배리어막(미도시) 및 금속배선이 형성될 층간 절연막(20)을 형성한다. 층간 절연막(20)을 패터닝하여 금속배선용 트렌치를 형성한 다음, 전체 구조상에 그 단차를 따라 배리어 금속막(30)을 형성하고, 트렌치가 매립되도록 금속막(40)을 형성한다. 전체 구조상에 그 단차를 따라 연마 정지막(50)을 형성한다.
금속막(40)은 구리를 이용하여 형성하는 것이 바람직하고, 하부의 트렌치에 의해 요철이 형성된다. 전력 소자는 트렌치의 깊이가 수 ㎛이내 이기 때문에 트렌치를 매립하기 위해 1 내지 10㎛두께의 금속막(40)을 증착하는 것이 바람직하다. 트렌치 영역은 리세스 되고, 트렌치가 형성되지 않은 영역은 1 내지 10㎛ 두께의 금속막(40)이 돌출된 형상의 형성된다. 층간 절연막(20)은 저유전율의 물질막을 사용하는 것이 바람직하고, 산화막 계열의 물질막을 사용하는 것이 효과적이다.
연마 정지막(50)은 금속막(40)의 단차를 따라 형성하되, 구리 제거용 슬러리에서 연마 속도가 10 내지 100Å/min인 물질막을 100 내지 2000Å 두께로 형성하는 것이 바람직하다. 연마 정지막은 1500 내지 2000Å 두께로 형성하여 후속 금속배선 화학 기계적 연마 공정(Chemical Mechanical Polishing; CMP)시 충분한 연마 정지막 역할을 하도록 하는 것이 바람직하다. 연마 정지막은 Ta, TaN, SiO2 및 SiN 중 적어도 어느 하나의 막을 이용하여 형성하는 것이 바람직하다.
도 1c를 참조하면, 제 1 화학 기계적 연마 공정을 실시하여 금속막(50)의 돌출된 영역 상의 연마 정지막(50)을 제거한다(도 1b의 A영역과 도 1c의 A'영역 참조). 제 1 화학 기계적 연마 공정은 Ta 또는 TaN을 제거하기 위한 슬러리를 사용하되, 구리(금속막; 40)와 연마 정지막(50)과의 연마 속도차이가 1:3 내지 1:7 인 슬러리를 사용하는 것이 바람직하다. 더욱 바람직하게 구리와 연마정지막(50)간의 연마 속도차이가 50%인 슬러리를 사용하여 금속막(40)의 돌출된 영역의 연마 정지막(50)을 제거하는 것이 효과적이다. 제 1 화학 기계적 연마공정은 실리카 연마제(Silica Abrasive)가 2 내지 8% 혼합된 슬러리를 사용하는 것이 바람직하다. 제 1 화학 기계적 연마 공정은 금속막을 정지막으로 하여 돌출된 영역(트렌치가 형성되지 않은 영역)의 연마정지막(50)을 제거하는 것이 바람직하다.
도 1d를 참조하면, 제 2 화학 기계적 연마 공정을 실시하여 트렌치 영역을 제외한 영역의 배리어 금속막(30) 상의 금속막(40) 및 연마 정지막(50)의 일부를 제거한다. 제 2 화학 기계적 연마 공정은 6000 내지 8000Å/min의 연마속도를 갖는 고속의 연마공정을 실시하는 것이 바람직하다. 제 2 화학 기계적 연마 공정은 7000Å/min 이상의 고속의 연마를 위해 폴리카복실(Polycarboxyl)기가 포함된 슬러리를 사용하는 것이 바람직하다. 또한, 제 2 화학 기계적 연마공정은 연마제로 실리카(Silica) 또는 알루미나(Alumina)를 1 내지 8wt%가 포함된 슬러리를 사용하는 것이 바람직하다.
제 2 화학 기계적 연마공정을 통해 돌출된 금속막(40)은 제거되고, 트렌치 상부의 리세스된 금속막(40)은 그 상부에 형성된 연마 정지막(50)에 의해 연마되지 않게 된다(도 1d의 B영역 참조). 이로써, 고속의 화학 기계적 연마공정을 적용하여도 구리막의 디싱이나 부식이 발생하지 않게 된다. 제 2 화학 기계적 연마 공정은 배리어 금속막(30)을 정지막으로 하는 연마공정을 실시하여 금속막(40) 및 연마 정지막(50)의 일부를 제거한다.
도 1e를 참조하면, 제 3 화학 기계적 연마 공정을 실시하여 층간 절연막(20) 상에 잔류하는 연마 정지막(50), 금속막(40) 및 배리어 금속막(30)을 제거하여 금속배선(60)을 형성한다. 제 3 화학 기계적 연마공정은 Ta 또는 TaN을 제거을 위한 슬러리를 이용하는 것이 바라직하다.
제 2 화학 기계적 연마 공정 대신 습식 식각공정을 통해 금속막을 제거할 수도 있다. 습식식각은 스핀 에치 공정을 적용하여 실시하는 것이 바람직하다. 제 3 화학 기계적 연마 공정 대신 가스 클러스터 이온 빔을 이용하여 잔류하는 연마정지막, 금속막 및 배리어 금속막을 제거할 수 있다.
본 발명의 다른 일 실시예는 고속의 화학 기계적 연마공정을 통해 금속막을 평탄화 할 수 있다.
배선밀도가 70% 이상의 전력 소자용 금속배선용 트렌치가 형성된 반도체 기판상에 금속 도금공정을 통해 금속막을 형성한다. 6000 내지 8000Å/min의 연마속도를 갖는 고속의 연마공정을 통해 트렌치 상부의 금속막을 제거하여 금속배선을 형성한다.
상술한 바와 같이, 본 발명은 고단차와 높은 패턴 밀도의 전력 소자용 금속배선 형성공정시 고속의 연마공정을 통해 공정 시간을 단축시킬 수 있다.
또한, 금속배선용 금속막 형성후, 연마 정지막을 증착하고, 다수번의 화학적 기계적 연마 공정을 통해 디싱과 부식 현상을 방지할 수 있다.
도 1a 내지 도 1e는 본 발명에 따른 전력 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 20 : 층간 절연막
30 : 배리어 금속막 40 : 금속막
50 : 연마 정지막 60 : 금속배선
Claims (5)
- 금속배선용 트렌치가 형성된 반도체 기판상에 그 단차를 따라 배리어 금속막을 형성하는 단계;금속막을 이용하여 상기 트렌치를 매립하되, 상기 금속막은 상기 트렌치가 형성된 영역을 리세스 되고, 상기 트렌치가 형성되지 않은 영역은 돌출되도록 형성하는 단계;전체 구조상에 그 단차를 따라 연마 정지막을 형성하는 단계;제 1 화학 기계적 연마 공정을 실시하여 돌출된 영역의 상기 금속막 상의 상기 연마 정지막을 제거하는 단계;제 2 화학 기계적 연마 공정을 실시하여 상기 배리어 금속막 상의 상기 금속막 및 상기 연마 정지막의 일부를 제거하는 단계; 및제 3 화학 기계적 연마 공정을 실시하여 상기 트렌치가 형성된 영역상에 잔류하는 상기 연마 정지막, 상기 금속막 및 상기 배리어 금속막을 제거하여 금속배선을 형성하는 단계를 포함하는 전력 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 1 화학 기계적 연마 공정은 Ta 또는 TaN을 제거하기 위한 슬러리를 사용하되, 상기 금속막과 상기 연마 정지막과의 연마 속도차이가 1:3 내지 1:7 인 슬러리를 사용하거나, 실리카 연마제가 2 내지 8% 혼합된 슬러리를 사용하는 전력 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 2 화학 기계적 연마 공정은 6000 내지 8000Å/min의 연마속도를 갖는 고속의 연마공정을 이용하여 실시하고, 폴리카복실(Polycarboxyl)기가 포함된 슬러리 또는 실리카 또는 알루미나가 1 내지 8wt%가 포함된 슬러리를 사용하는 전력 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 연마 정지막은 구리 제거용 슬러리에서 연마 속도가 10 내지 100Å/min인 물질막을 100 내지 2000Å 두께로 형성하되, Ta, TaN, SiO2 및 SiN 중 적어도 어느 하나의 막을 이용하여 형성하는 전력 소자의 금속 배선 형성 방법.
- 금속배선용 트렌치가 형성된 반도체 기판상에 그 단차를 따라 배리어 금속막을 형성하는 단계;금속막을 이용하여 상기 트렌치를 매립하는 단계; 및6000 내지 8000Å/min의 연마속도를 갖는 고속의 연마공정을 통해 상기 반도체 기판상의 상기 배리어 금속막 및 상기 금속막을 제거하여 금속배선을 형성하는 단계를 포함하는 전력 소자의 금속 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040001733A KR20050073361A (ko) | 2004-01-09 | 2004-01-09 | 전력 소자의 금속 배선 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040001733A KR20050073361A (ko) | 2004-01-09 | 2004-01-09 | 전력 소자의 금속 배선 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050073361A true KR20050073361A (ko) | 2005-07-13 |
Family
ID=37262481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040001733A KR20050073361A (ko) | 2004-01-09 | 2004-01-09 | 전력 소자의 금속 배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050073361A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100733262B1 (ko) * | 2005-12-29 | 2007-06-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 도전 플러그 제조방법 |
-
2004
- 2004-01-09 KR KR1020040001733A patent/KR20050073361A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100733262B1 (ko) * | 2005-12-29 | 2007-06-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 도전 플러그 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6071809A (en) | Methods for forming high-performing dual-damascene interconnect structures | |
| USRE39126E1 (en) | Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs | |
| JP2004534377A (ja) | 集積回路を平坦化するための粘性保護オーバレイ層 | |
| JPH10135211A (ja) | 半導体ウェハを平坦化する方法 | |
| EP0305691B1 (en) | Method of forming a plurality of conductive studs within an insulator layer | |
| KR20050073361A (ko) | 전력 소자의 금속 배선 형성 방법 | |
| US6977216B2 (en) | Method for forming metal wire in semiconductor device | |
| KR20090024854A (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| KR100327580B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| KR20010009036A (ko) | 반도체장치의 배선 및 그 연결부 형성방법 | |
| KR100635872B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| KR20060075728A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100239903B1 (ko) | 반도체장치의 금속배선 형성방법 | |
| KR100546296B1 (ko) | 금속 브리지를 방지하는 반도체 장치의 금속 배선 제조 방법 | |
| KR100321156B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20020010937A (ko) | 함몰부 없는 구리 다마신 구조 제조 방법 | |
| KR100528449B1 (ko) | 화학·기계적 평탄화 및 스핀 에치 공정을 이용한 반도체 소자의 상감형 금속배선 형성방법 | |
| KR20040061097A (ko) | 반도체 소자 제조방법 | |
| KR100269662B1 (ko) | 반도체 장치의 도전체 플러그 형성 방법 | |
| KR100755112B1 (ko) | 반도체 소자의 인덕터 제조 방법 | |
| KR100889544B1 (ko) | 반도체 소자 형성방법 | |
| KR20050001188A (ko) | 다마신을 이용한 반도체소자의 금속배선 형성방법 | |
| KR20030056913A (ko) | 반도체 소자의 구리배선 형성방법 | |
| KR20010063640A (ko) | 반도체 소자의 층간 절연막 형성방법 | |
| KR20050045271A (ko) | 선택적 도금 공정을 이용한 금속패턴 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |