KR100769141B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 제 1 평탄화 공정 진행 중에 산화물 입자(particle)가 떨어져 나가 립 아웃(rip-out)이 발생한 제 1 층간 절연막에 대해 HDP CVD(High Density Plasma Chamical Vapor Deposition) 방법으로 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 층간 절연막에 대해 제 2 평탄화 공정을 진행하는 단계를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
CVD, CMP. 립 아웃(rip-out)

Description

반도체 소자의 제조 방법{Manufacturing Method of Semiconductor Device}
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조 과정에서 발생한 문제를 나타내는 예시도.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
20 : 하부 절연막
21 : 금속 배선
22 : 제 1 층간 절연막
23 : 제 2 층간 절연막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 절연막을 매립하기 위한 화학기상증착 공정에서 발생할 수 있는 산화물 입자가 후속 공정에 악영향을 미치는 것을 해소할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조공정 중에는 화학 기상 증착(Chamical Vapor Deposition : CVD) 챔버 내에서 막을 증착한 후 그 막을 평탄화하기 위하여 화학기계적 연마 (Chemical Mechanical Polishing : CMP) 공정을 실시하는 경우가 많이 있으며, 금속 간 절연물질(Inter-Metal Dielectric : IMD)의 형성공정과 산화막 또는 질화막을 이용한 표면안정화 공정 등이 이에 속한다. 그 중에서 IMD 형성공정의 경우를 예로 들어 설명하면, 집적회로 소자에서 배선으로 이용되는 금속들을 서로 절연시키기 위하여 IMD막을 형성하는데, 이러한 IMD막은 일반적으로 CVD 챔버 내에서 대략 10∼20 ㎛ 정도 두께의 산화막을 증착한 다음 그 산화막을 CMP함으로써 형성한다.
그러면, 도 1a 내지 도 1b를 참조하여 전술한 바와 같이 종래의 반도체 소자의 제조 공정을 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 다수의 금속 배선(11)이 형성된 하부 절연막(10) 상에 CVD 방법을 이용하여 층간 절연막(12)을 증착한다. 하지만 이때, CVD 공정에서 발생한 산화물 입자(particle)(13)가 전술한 바와 같이 형성된 층간 절연막(12)에 형성될 수 있다.
이어서, 도 1b에 도시된 바와 같이, 산화물 입자(13)가 흡착된 층간 절연막(12)에 대해 CMP 공정을 진행하면, 그 CMP 과정에서 막에 흡착되어 있던 산화물입자(13) 자체가 막으로부터 빠져버리는데, 이러한 현상을 립 아웃(rip-out)이라 하며, 립 아웃된 부분의 산화막은 두께가 얇아지거나 또는 립 아웃으로 인해 산화막 자체가 없어지기도 한다. 따라서, 후속 공정으로 금속 배선을 전기적으로 연결하는 콘택을 형성하기 위하여 텅스텐(W) 등의 금속 물질을 갭필(gap fill)하는 공 정시, 립 아웃된 부분이 금속으로 채워질 수 있다. 나아가, 소자의 크기가 점차 작아지면서 전술한 바와 같이 립 아웃된 부분에 금속이 채워지게 되면 인접한 콘택들 간에 영향을 줄 수 있다. 즉, 이러한 산화물 입자(13)가 떨어져 나가 후속 공정에 악영향을 미침으로써 누설전류가 증가하여 오동작으로 인해 소자의 신뢰성이 떨어지는 문제가 있었다.
전술한 문제를 해결하기 위해 본 발명은, 절연막을 매립하기 위한 화학기상증착 공정에서 발생할 수 있는 산화물 입자가 후속 공정에 악영향을 미치는 것을 해소할 수 있는 반도체 소자의 제조 방법을 제공하는데 목적이 있다.
전술한 목적을 달성하기 위해 본 발명은, 제 1 평탄화 공정 진행 중에 산화물 입자(particle)이 떨어져 나가 립 아웃(rip-out)이 발생한 제 1 층간 절연막에 대해 HDP CVD(High Density Plasma Chamical Vapor Deposition) 방법으로 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 층간 절연막에 대해 제 2 평탄화 공정을 진행하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명의 실시예에 따르면, 상기 제 1 층간 절연막은 O3-USG(Undoped Silicate Glass) 물질을 5500~6500Å 두께로 형성하는 것이 바람직하다.
본 발명의 실시예에 따르면, 상기 제 1 평탄화 공정은 900~1100Å 두께로 연마하는 것이 바람직하다.
본 발명의 실시예에 따르면, 상기 제 2 층간 절연막은 O3-USG 물질 또는 상기 제 1 층간 절연막과의 선택비가 큰 물질을 6500~7500Å 두께로 형성하는 것이 바람직하다.
본 발명의 실시예에 따르면, 상기 제 2 평탄화 공정은 6300~7300Å 두께로 연마하는 것이 바람직하다.
또한, 본 발명의 실시예에 따르면, 상기 제 2 평탄화 공정은 6900Å에서 엔드포인트(end point)가 되도록 진행하는 것이 바람직하다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
먼저, 도 2a에 도시된 바와 같이, 제 1 평탄화 공정 진행 중에 산화물 입자(particle)가 떨어져 나가 립 아웃(rip-out)이 발생한 제 1 층간 절연막(22)에 대해 HDP CVD(High Density Plasma Chamical Vapor Deposition) 방법으로 제 2 층간 절연막(23)을 형성한다. 즉, 립 아웃된 부분에 제 2 층간 절연막(23)이 채워짐으로써 정상적인 후속 공정을 수행할 수 있다. 여기서, 제 1 층간 절연막(22)은 O3-USG(Undoped Silicate Glass)의 갭필(gap-fill) 능력이 좋은 물질을 사용하여 5500~6500Å 두께로 형성하고, 제 1 평탄화 공정은 900~1100Å 두께로 연마하는 것 이 바람직하다. 또한, 제 2 층간 절연막(23)은 제 1 층간 절연막(22)으로 사용했던 O3-USG 물질 또는 제 1 층간 절연막(22)과의 선택비가 큰 물질을 사용하여 6500~7500Å 두께로 형성하는 것이 바람직하다.
그리고, 제 1 층간 절연막(22) 하부에는 다수의 금속 배선(21) 및 하부 절연막(20)이 구비될 수 있다.
다음으로, 도 2b에 도시된 바와 같이, 제 2 층간 절연막(23)에 대해 CMP 공정을 통해 제 2 평탄화 공정을 진행한다. 이때, 제 2 평탄화 공정은 6300~7300Å 두께로 연마할 수 있다. 바람직하게는, 6900Å에서 엔드포인트(end point)가 되도록 제 2 평탄화 공정을 진행하는 것이 적합하다. 즉, 제 2 층간 절연막(23)을 거의 완전하게 CMP 공정을 통해서 연마할 수 있다.
따라서, 제 2 층간 절연막(23) 증착시에 발생할 수 있는 산화물 입자는 이때 다 제거되며 립 아웃 형태로 남지 않는다. 또한, 전술한 바와 같이 립 아웃된 부분을 산화막으로 채우고 CMP 공정 진행 후에 콘택을 형성하기 위한 후속 공정 수행하면, 립 아웃된 부분에 의한 누설전류 등의 문제를 개선하여 소자의 전기적 특성을 향상시킬 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 층간 절연막에 립 아웃(rip-out)이 발생한 부분에 대해 절연 물질을 채워 CMP 공정을 진행함으로써 콘택 등을 형성하기 위한 후속 공정시 누설 전류와 같은 문제의 발생을 개선하여 공정의 신뢰성을 크게 향상시킬 수 있다.

Claims (6)

  1. 제 1 평탄화 공정 진행 중에 산화물 입자(particle)가 떨어져 나가 립 아웃(rip-out)이 발생한 제 1 층간 절연막에 대해 HDP CVD(High Density Plasma Chamical Vapor Deposition) 방법으로 제 2 층간 절연막을 형성하는 단계와,
    상기 제 2 층간 절연막에 대해 제 2 평탄화 공정을 진행하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 제 1 층간 절연막은 O3-USG(Undoped Silicate Glass) 물질을 5500~6500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에서,
    상기 제 1 평탄화 공정은 900~1100Å 두께로 연마하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에서,
    상기 제 2 층간 절연막은 O3-USG 물질 또는 상기 제 1 층간 절연막과의 선택비가 큰 물질을 6500~7500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에서,
    상기 제 2 평탄화 공정은 6300~7300Å 두께로 연마하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에서,
    상기 제 2 평탄화 공정은 6900Å에서 엔드포인트(end point)가 되도록 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20000073740A (ko) * 1999-05-13 2000-12-05 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR20060076086A (ko) * 2004-12-29 2006-07-04 동부일렉트로닉스 주식회사 반도체 웨이퍼의 세정 방법
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