KR20000027633A - 반도체소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, DRAM 소자의 제조방법에 있어서 CUB(capacitor under bitline)형태의 캐패시터 구조에서 셀프 얼라인(self align)방법을 사용하여 비트라인 콘택과 전하저장전극 또는 플레이트 전극간에 절연막을 스페이서 형태로 형성함으로써 스페이스 마진을 확보하고, 디자인 룰에 관계없이 셀의 크기를 보다 최소화할 수 있고 그에 따른 소자의 특성 및 수율을 향상시키는 기술이다
Description
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로서, 특히 캐패시터가 비트라인 하부에 형성되는 CUB 구조에 있어서 비트라인 콘택과 전하저장전극과의 스페이스 마진을 확보함으로써 반도체소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
또한 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 기술이 개발되었다.
상기와 같은 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 반도체소자가 고집적화될수록 셀의 크기는 점점 줄어들고, 디자인 룰도 점점 타이트(tight)하게 되어 소자를 구성하는 각 패턴간의 스페이스 마진이 급격히 감소함에 따라 비트라인 콘택 ⓐ 와 하부전극 ⓑ 또는 플레이트 전극 ⓒ 간에 브리지 또는 쇼트를 유발시켜 반도체소자의 특성 및 수율을 감소시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, CUB 구조를 갖는 캐패시터에서 비트라인 콘택과 하부전극 또는 플레이트 전극간에 절연막을 사용하여 스페이스 마진을 확보함으로써 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 2a 내지 도 2j 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
10 : 반도체기판 11 : 소자분리절연막
20 : 게이트 전극 25 : 제1희생산화막
30 : 마스크 절연막 31 : 절연막 스페이서
32 : 제1층간절연막 33 : 제2희생산화막
34 : 제2층간절연막 35 : 제3층간절연막
36 : 제4층간절연막 40 : 제1다결정실리콘층
40a : 전하저장전극 콘택 40b : 비트라인 콘택
45 : 유전막 50 : 제2다결정실리콘층
60 : 비트라인
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
모스 전계효과 트랜지스터를 구비하는 반도체기판 상부에 전하저장전극 콘택과 비트라인 콘택이 구비된 제1층간절연막을 형성하는 공정과,
상기 전하저장전극 콘택을 노출시키는 희생산화막을 형성하는 공정과,
전체표면 상부에 유전막과 제2다결정실리콘층을 형성하여 캐패시터를 형성하고, 전체표면 상부에 제2층간절연막을 형성하는 공정과,
상기 제2층간절연막을 전면식각하여 상기 다결정실리콘층을 노출시킨 후, 상기 제2층간절연막과 희생산화막 사이의 다결정실리콘층을 습식식각하는 공정과,
전체표면 상부에 상기 다결정실리콘층이 제거된 부분을 통하여 상기 제1층간절연막과 접속되는 제3층간절연막을 형성한 후, 전면식각하는 공정과,
전체표면 상부에 제4층간절연막을 형성하는 공정과,
상기 제4층간절연막 상부에 비트라인으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용하여 상기 제4층간절연막과 희생산화막을 제거한 다음, 상기 비트라인 콘택과 접속되는 비트라인을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2j 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(10) 상에 소자분리 산화막(11)과 게이트산화막을 형성하고, 게이트전극(20)과 마스크절연막(30)의 적층구조를 형성한 후, 상기 적층구조의 측벽에 절연막 스페이서(31)를 형성한 다음, 상기 절연막 스페이서(31)의 양쪽 반도체기판(10)에 소오스/드레인전극(도시안됨)을 형성하고, 전체표면 상부에 질화막을 사용하여 제1층간절연막(32)을 형성한다. 상기 제1층간절연막(32)은 저압화학기상증착(low pressure chemical mechanical polishing, 이하 LPCVD 라함) 또는 플라즈마 CVD(plasma enhanced CVD, 이하 PECVD 라 함)방법을 사용하여 형성한다. (도 2a참조)
다음, 상기 제1층간절연막(32) 상부에 상기 소오스/드레인전극 중 비트라인 콘택과 전하저장전극 콘택으로 예정되는 부분을 노출시키는 감광막 패턴(도시안됨)을 형성한다.
그 다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 제1층간절연막(32)을 식각하여 비트라인 콘택홀과 전하저장전극 콘택홀을 형성한 후, 상기 감광막 패턴을 제거한다. 이때, 상기 비트라인 콘택홀과 전하저장전극 콘택홀 사이에 상기 제1층간절연막(32)이 스페이서형태로 형성된다. (도 2b참조)
다음, 전체표면 상부에 제1다결정실리콘층(40)을 형성하고, 상기 제1다결정실리콘층(40) 상부에 제1희생산화막(25)을 형성한다. (도 2c참조)
그 다음, 상기 제1희생산화막(25)을 전면식각하여 상기 제1다결정실리콘층(40)을 분리시켜 전하저장전극 콘택(40a)과 비트라인 콘택(40b)를 형성한 후, 상기 제1희생산화막(25)을 습식식각하여 제거한다. (도 2d참조)
다음, 전체표면 상부에 제2희생산화막(33)을 형성한 다음, 상기 희생산화막(33) 상부에 상기 비트라인 콘택(40b)을 보호하는 감광막 패턴(도시안됨)을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 제2희생산화막(33)을 식각한다. 상기 제2희생산화막(33)은 BPSG(borophospho silicate glass)나 오존 테오스(O3-tetra ethyl orthosilicate glass)를 사용하여 형성한다. 여기서, 상기 제2희생산화막(33)으로 BPSG를 사용하는 경우에는 상기 BPSG를 형성한 다음, 플로우공정을 실시한다.
그 다음, 전체표면 상부에 유전막(45)과 제2다결정실리콘층(50)을 형성하여 캐패시터를 형성한 후 제2층간절연막(34)을 형성한다. (도 2e참조)
다음, 상기 제2층간절연막(34)을 전면식각하여 상기 제2다결정실리콘층(50)을 노출시킨 후, 상기 제2다결정실리콘층(50)을 건식식각하여 제2희생산화막(33)과 제2층간절연막(34) 사이의 제2다결정실리콘층(50)을 제거한다. 이때, 상기 제2다결정실리콘층(50)은 NH4OH를 사용하여 제거한다.
그 후, 전체표면에 제3층간절연막(35)을 형성한다. 그리고, 전면식각하여 상기 제1층간절연막(32)과 연결시켜 상기 비트라인 콘택(40b)과 상기 캐패시터를 분리시킨다. 상기 제3층간절연막(35)은 질화막을 사용하여 형성한다. (도 2f, 2g참조)
다음, 전체표면 상부에 제4층간절연막(36)을 형성하고, 비트라인용 마스크를 식각마스크로 사용하여 상기 제4층간절연막(36)과 제2희생산화막(33)을 식각하여 상기 비트라인 콘택(40b)를 노출시킨다. 상기 식각공정시 상기 비트라인 콘택(40b)을 식각장벽으로 사용하여 실시한다. (도 2i참조)
그 다음, 상기 비트라인 콘택(40b)와 접속되는 비트라인(60)을 형성한다. (도 2j참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, DRAM 소자의 제조방법에 있어서 CUB형태의 캐패시터 구조에서 셀프 얼라인방법을 사용하여 비트라인 콘택과 전하저장전극 또는 플레이트 전극간에 절연막을 스페이서 형태로 형성함으로써 스페이스 마진을 확보하고, 디자인 룰에 관계없이 셀의 크기를 보다 최소화할 수 있고 그에 따른 소자의 특성 및 수율을 향상시키는 이점이 있다.
Claims (4)
- 모스 전계효과 트랜지스터를 구비하는 반도체기판 상부에 전하저장전극 콘택과 비트라인 콘택이 구비된 제1층간절연막을 형성하는 공정과,상기 전하저장전극 콘택을 노출시키는 희생산화막을 형성하는 공정과,전체표면 상부에 유전막과 제2다결정실리콘층을 형성하여 캐패시터를 형성하고, 전체표면 상부에 제2층간절연막을 형성하는 공정과,상기 제2층간절연막을 전면식각하여 상기 다결정실리콘층을 노출시킨 후, 상기 제2층간절연막과 희생산화막 사이의 다결정실리콘층을 습식식각하는 공정과,전체표면 상부에 상기 다결정실리콘층이 제거된 부분을 통하여 상기 제1층간절연막과 접속되는 제3층간절연막을 형성한 후, 전면식각하는 공정과,전체표면 상부에 제4층간절연막을 형성하는 공정과,상기 제4층간절연막 상부에 비트라인으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,상기 감광막 패턴을 식각마스크로 사용하여 상기 제4층간절연막과 희생산화막을 제거한 다음, 상기 비트라인 콘택과 접속되는 비트라인을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제1층간절연막과 제3층간절연막은 질화막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 희생산화막은 BPSG나 O3-TEOS를 사용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 다결정실리콘층은 NH4OH를 이용한 습식식각방법으로 제거하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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|---|---|---|---|---|
| KR100576825B1 (ko) * | 2003-12-02 | 2006-05-10 | 삼성전자주식회사 | 캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리패턴을 구비하는 반도체 소자 및 그 제조 방법들 |
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1998
- 1998-10-28 KR KR1019980045588A patent/KR100337204B1/ko not_active IP Right Cessation
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