KR20020002641A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판의 셀 영역에 형성된 도전층패턴 사이에 콘택플러그를 형성하는 공정 시 콘택플러그를 형성한 다음, 반도체기판의 주변회로영역을 노출시키는 감광막패턴을 형성한 후 식각공정을 실시하여 주변회로영역 상에 발생된 도전성의 식각잔류물을 제거함으로써 상기 식각잔류물에 의해 소자간에 브리지(bridge)를 유발시키는 것을 방지하여 소자의 동작특성 및 공정 수율을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 콘택플러그 형성 시 소자간의 피치(pitch)가 큰 주변회로영역에 발생하는 식각잔류물을 제거하는 반도체소자의 제조방법에 관한 것이다.

최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.

상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.

[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]

여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두층의 감광막 사이에 에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.

또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.

이러한 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열의 여유(misalignment tolerance), 노광공정 시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화, 마스크간의 정합 등과 같은 요인들을 고려하여 마스크를 형성한다.

이하, 첨부된 도면을 참고로 하여 종래 기술에 따른 반도체소자의 제조방법에 관하여 상세히 설명하기로 한다.

도 1a 내지 도 1c 는 종래 기술의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.

먼저, 셀 영역(Ⅰ) 및 주변회로영역(Ⅱ)으로 구분되는 반도체기판(10)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(10)에서 소자분리 영역으로 예정되어 있는 부분 상에 소자분리절연막(도시 안됨)을 형성하고, 나머지 반도체기판(10)에 게이트절연막과 게이트전극용 도전층 및 마스크 절연막의 적층구조를 형성한 후, 게이트전극 마스크를 사용하여 상기 적층구조를 식각하여 마스크절연막패턴(13), 게이트전극(12) 및 게이트절연막패턴(11)의 적층구조 패턴을 형성한다.

그 다음, 상기 구조 상부에 절연막(도시 안됨)을 형성하고, 전면식각하여 상기 적층구조패턴의 측벽에 절연막스페이서(14)를 형성한다.

다음, 전체표면 상부에 상기 셀 영역(Ⅰ)에서 콘택플러그가 형성될 부분을 노출시키는 층간절연막패턴(15)을 형성한다. (도 1a 참조)

그 다음, 전체표면 상부에 도전층(16a)을 증착하고, 전면식각공정을 실시하여 상기 반도체기판(10)에 접속되는 콘택플러그(16b)를 형성한다. 이때, 상기 주변회로영역(Ⅱ)에 형성되는 소자의 밀도가 낮고 소자간의 피치(pitch)가 크기 때문에 상기 층간절연막패턴(15)의 토폴로지(topology)가 불량하여 상기 콘택플러그(16b) 형성 후 상기 층간절연막패턴(15) 상에 상기 도전층(16a)의 잔류물(16c)이 남게 된다.

한편, 제1실시예에서의 문제점을 해결하기 위하여 다음과 같은 방법을 이용하였다.

도 2a 내지 도 2c 는 종래 기술의 제2실시예에 따른 반도체소자의 제조방법을 도시한 것으로서, 제1실시예의 도 1a 및 도 1b 의 공정을 실시한 다음, 도전층(26a)과 층간절연막패턴(25)을 화학적 기계적 연마공정으로 제거하여 콘택플러그(26b)를 형성한 것을 도시한다.

상기와 같이 종래 기술에 따른 반도체소자의 제조방법은, 소자의 집적 밀도가 낮은 주변회로영역에서는 소자간의 피치가 크기 때문에 층간절연막 형성 후 소자가 멀리 형성된 부분에는 토폴로지가 불량하여 층간절연막 상에 홈이 형성되고, 콘택플러그를 형성하기 위한 식각공정 후 상기 홈에 콘택플러그를 구성하는 도전층의 잔류물이 남게 된다. 이를 제거 하기 위하여 과도식각을 하게 되면 그 하부에 형성되어 있는 도전층패턴이 노출되기 쉽기 때문에 콘택플러그를 형성하기 위하여 화학적 기계적 연마공정을 실시하였으나, 디싱(dishing)현상과 부식(erosion)현상이 발생하여 국부적 단차 및 전반적인 단차를 유발시켜 후속공정에서 노광공정 여유도를 저하시켜 반도체소자의 특성 및 수율을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 콘택플러그 형성 후 반도체기판의 주변회로영역을 노출시키는 감광막패턴을 식각마스크로 사용하여 주변회로영역에 발생된 식각잔류물을 제거함으로써 셀 영역 상에 형성된 소자들이 손상되지 않고, 단차가 유발되는 것을 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1c 는 종래 기술의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.

도 2a 내지 도 2c 는 종래 기술의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.

도 3a 내지 도 3e 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

10, 20, 30 : 반도체기판 11, 21 : 게이트절연막패턴

12, 22, 32 : 게이트전극 13, 23, 33 : 마스크절연막패턴

14, 24, 34 : 절연막스페이서 15, 25, 35 : 층간절연막패턴

16a, 26a, 36a : 도전층 16b, 26b, 36b : 콘택플러그

16c, 36c : 식각잔류물 37 : 감광막패턴

Ⅰ : 셀영역 Ⅱ : 주변회로영역

이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,

셀 영역 및 주변회로영역으로 구분되는 반도체기판 상부에 게이트절연막패턴, 게이트전극 및 마스크절연막패턴의 적층구조를 형성하고, 상기 적층구조의 측벽에 절연막 스페이서를 형성하는 공정과,

전체표면 상부에 상기 반도체기판의 셀 영역에서 콘택플러그가 형성될 부분을 노출시키는 층간절연막패턴을 형성하는 공정과,

전체표면 상부에 도전층을 형성하고, 전면식각공정을 실시하여 상기 반도체기판의 셀 영역에 콘택플러그를 형성하는 공정과,

전체표면 상부에 상기 반도체기판의 주변회로영역을 노출시키는 감광막패턴을 형성하는 공정과,

상기 감광막패턴을 식각마스크로 전공정에서 발생된 식각잔류물을 제거하는 공정과,

상기 감광막패턴을 제거하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 3a 내지 도 3e 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.

먼저, 셀 영역(Ⅰ) 및 주변회로영역(Ⅱ)으로 구분되는 반도체기판(30)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(30)에서 소자분리 영역으로 예정되어 있는 부분 상에 소자분리절연막(도시 안됨)을 형성하고, 나머지 반도체기판(30)에 게이트절연막과 게이트전극용 도전층 및 마스크 절연막의 적층구조를 형성한 후, 게이트전극 마스크를 사용하여 상기 적층구조를 식각하여 마스크절연막패턴(33), 게이트전극(32) 및 게이트절연막패턴(31)의 적층구조 패턴을 형성한다.

그 다음, 상기 구조 상부에 절연막(도시 안됨)을 형성하고, 전면식각하여 상기 적층구조패턴의 측벽에 절연막스페이서(34)를 형성한다.

다음, 전체표면 상부에 상기 셀 영역(Ⅰ)에서 콘택플러그가 형성될 부분을 노출시키는 층간절연막패턴(35)을 형성한다. (도 3a 참조)

그 다음, 전체표면 상부에 도전층(36a)을 증착하고, 전면식각공정을 실시하여 상기 반도체기판(30)에 접속되는 콘택플러그(36b)를 형성한다. 이때, 상기 주변회로영역(Ⅱ)에 형성되는 소자의 밀도가 낮고 소자간의 피치(pitch)가 크기 때문에 상기 층간절연막패턴(35)의 토폴로지(topology)가 불량하여 상기 콘택플러그(36b) 형성 후 상기 층간절연막패턴(35) 상에 상기 도전층(36a)의 잔류물(36c)이 남게 된다. (도 3b, 도 3c 참조)

다음, 전체표면 상부에 상기 반도체기판(30)의 주변회로영역(Ⅱ)을 노출시키는 감광막패턴(37)을 형성하고, 상기 감광막패턴(37)을 식각마스크로 식각공정을 실시하여 상기 주변회로영역(Ⅱ) 상에 발생된 잔류물(36c)을 제거한다. 이때, 상기 식각공정은 과도식각으로 진행하여 상기 잔류물(36c)을 효과적으로 제거할 수 있다. (도 3d 참조)

그 다음, 상기 감광막패턴(37)을 제거한다. (도 3e 참조)

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 반도체기판의 셀 영역에 형성된 도전층패턴 사이에 콘택플러그를 형성하는 공정 시 콘택플러그를 형성한 다음, 반도체기판의 주변회로영역을 노출시키는 감광막패턴을 형성한 후 식각공정을 실시하여 주변회로영역 상에 발생된 도전성의 식각잔류물을 제거함으로써 상기 식각잔류물에 의해 소자간에 브리지(bridge)를 유발시키는 것을방지하여 소자의 동작 특성 및 공정 수율을 향상시키는 이점이 있다.

Claims (1)

1. 셀 영역 및 주변회로영역으로 구분되는 반도체기판 상부에 게이트절연막패턴, 게이트전극 및 마스크절연막패턴의 적층구조를 형성하고, 상기 적층구조의 측벽에 절연막 스페이서를 형성하는 공정과,

   전체표면 상부에 상기 반도체기판의 셀 영역에서 콘택플러그가 형성될 부분을 노출시키는 층간절연막패턴을 형성하는 공정과,

   전체표면 상부에 도전층을 형성하고, 전면식각공정을 실시하여 상기 반도체기판의 셀 영역에 콘택플러그를 형성하는 공정과,

   전체표면 상부에 상기 반도체기판의 주변회로영역을 노출시키는 감광막패턴을 형성하는 공정과,

   상기 감광막패턴을 식각마스크로 전공정에서 발생된 식각잔류물을 제거하는 공정과,

   상기 감광막패턴을 제거하는 공정을 포함하는 반도체소자의 제조방법.