KR100714313B1 - 메탈성 하부전극 패턴 형성 방법 - Google Patents

메탈성 하부전극 패턴 형성 방법 Download PDF

Info

Publication number
KR100714313B1
KR100714313B1 KR1020000071840A KR20000071840A KR100714313B1 KR 100714313 B1 KR100714313 B1 KR 100714313B1 KR 1020000071840 A KR1020000071840 A KR 1020000071840A KR 20000071840 A KR20000071840 A KR 20000071840A KR 100714313 B1 KR100714313 B1 KR 100714313B1
Authority
KR
South Korea
Prior art keywords
lower electrode
forming
metallic
electrode material
etching
Prior art date
Application number
KR1020000071840A
Other languages
English (en)
Other versions
KR20020042095A (ko
Inventor
서대영
김동석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000071840A priority Critical patent/KR100714313B1/ko
Publication of KR20020042095A publication Critical patent/KR20020042095A/ko
Application granted granted Critical
Publication of KR100714313B1 publication Critical patent/KR100714313B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 장치 제조 방법에 있어서, 베리어 물질을 이용한 메탈성 하부전극 패턴 형성 방법을 제공하여 공정의 안정화와 단순화를 이루는데 그 목적이 있다. 이를 위하여 본 발명은 서브 메탈층 상에 하부전극 형성을 위한 산화막을 형성시키는 단계; 상기 산화막을 선택적으로 식각하여 하부전극 형성부위에 홀을 형성하는 단계; 상기 홀이 형성된 기판 구조의 타포로지를 따라 메탈성 하부전극 물질을 증착하는 단계; 상기 하부전극 물질 상에 베리어 물질을 도포하는 단계; 상기 베리어 물질을 부분적으로 제거하여 상기 홀 내부의 일부에 베리어 물질을 잔류시키는 단계; 및 드러난 상기 하부전극 물질을 식각하되, 단차진 부위의 상기 하부전극 물질의 측벽에 식각 시 폴리머를 형성하면서 상기 하부전극 물질을 식각하는 단계를 포함하여 이루어짐을 특징으로 하는 메탈성 하부전극 패턴 형성 방법을 제공하는데 그 주된 특징이 있다.
메탈성 하부전극, 패시베이션 폴리머, 이방성식각, 에치백, 베리어물질

Description

메탈성 하부전극 패턴 형성 방법{Method for forming metallic storage node pattern}
도 1a 내지 도 1f는 종래의 메탈성 하부전극 패턴 형성 공정을 나타내는 단면도,
도 2a 내지 도 2b는 각각 도 1e와 도 1f를 나타내는 SEM 사진,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 메탈성 하부전극 패턴 형성 공정을 나타내는 단면도,
도 4a 내지 도 4b는 각각 도 3e와 도 3f를 나타내는 SEM 사진.
* 도면의 주요부분에 대한 부호의 설명 *
10, 20 : 서브 메탈층
11, 21 : 하부전극 증착을 위한 산화막
12, 22 : 메탈성 하부전극 물질
13 : 포토레지스트
10a, 20a : 메탈성 하부전극 물질과 서브 메탈층과의 컨택
12a : 뾰족하게 식각된 메탈성 하부전극 물질의 탑
23 : 베리어 물질
24 : 패시베이션 폴리머층
22a : 평탄하게 식각된 메탈성 하부전극 물질의 탑
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 캐패시터의 메탈성 하부전극 패턴을 형성하는 방법에 관한 것이다.
종래의 DRAM(Dynamic Random Access Memory) 설계룰에서는 하부전극 물질로 폴리실리콘(Poly-silicon)을 사용하였다. 이 경우 하부전극을 분리할 때(즉, 패턴을 형성할 때) 포토레지스트 베리어(Photo resist barrier)층을 이용하여 에치백(Etch back)공정을 진행하면 폴리실리콘의 상부가 비교적 평탄한 면을 유지하였다.
한편, 설계룰이 점차 작아지면서 얇은 전극형성이 필요하게 되었고 이에따라 폴리실리콘보다 전기적 특성이 우수한 TiN이나 Ru같은 메탈성 물질을 하부전극에 사용하게 되었다. 그러나, 메탈성 하부전극을 분리할 때 에치백 공정을 적용할 수 없는 문제점이 발생하게 된다.
도 1a 내지 도 1f는 종래의 메탈성 하부전극 패턴 형성 공정을 나타내는 단면도이다.
또한, 도 2a는 도 1e의 SEM(Scanning Electron Microscope) 사진을 나타내며, 도 2b는 도 1f의 SEM 사진을 나타낸다.
이하, 도 1a 내지 도 1f를 참조하여 종래기술에 따른 메탈성 하부전극 패턴 형성 공정을 살펴본다.
먼저, 도 1a에 보이는 바와 같이, 서브 메탈층(Sub metal layer)(10) 상에 하부전극 형성을 위한 산화막(Storage node oxide)(11)을 성장시킨다.
이어서 도 1b에 도시된 것처럼, 하부전극이 형성될 부위의 상기 산화막(11)을 선택적으로 식각한다.
다음으로 도 1c에 도시된 것처럼, 예컨대 TiN 또는 Ru과 같은 메탈성 하부전극 물질(12)을 증착한다. 산화막(11) 식각에 의해 드러난 서브 메탈층(10)과 하부전극 물질(12)은 콘택(10a)된다.
다음으로 도 1d에 도시된 것처럼, 상기 메탈성 하부전극(12)의 상부에 에치백 베리어 물질로서 포토레지스트(13)를 도포한다.
다음으로 도 1e에 도시된 것처럼, 포토레지스트 스트리퍼를 사용하여 상기 포토레지스트 13) 부분적으로 제거한다. 여기서, 상기 산화막(11)이 남아있는 하부전극(12)의 상부는 포토레지스트(13)가 완전 제거되고 식각되어 오목히 들어간 부위에는 포토레지스트(13)가 잔류하게 된다.
다음으로 도 1f에 도시된 것처럼, 드러난 메탈성 하부전극(12)을 식각하여 하부전극 패턴을 형성하므로써 이웃한 패턴과 분리시킨다.
전술한 바와 같이 이루어지는 종래의 메탈성 하부전극 분리 방법은 TiN 또는 Ru를 사용한 하부전극의 두께가 얇기때문에 포토레지스트(13)를 이용한 메탈성 하부전극(12)을 식각 시 다음과 같은 문제점이 있다.
첫째, 메탈성 하부전극(12)이 도 2a에 도시된 것처럼 포토레지스트(13)가 없는 곳에서 측면 쪽에 어팩(Side attack)을 받게 된다.
둘째, 도 2b에 도시된 것처럼 메탈성 하부전극(12)의 식각된 단면이 뾰족하게 되어(12a) 전기적 특성이 열화되는 문제가 발생하게 된다.
상기의 문제점을 해결하기 위해, 지금까지는 포토레지스트 베리어 에치백 공정을 적용하지 못하고 메탈성 하부전극(12) 형성 후에 CMP(Chemica-Mechanical Polishing)공정을 통해 전극과 전극을 분리시켰다. 그러나, 상기 CMP공정은 복잡하여 공정진행 시간이 오래 걸리고 비용이 많이 들 뿐만아니라 공정진행 중 파티클이 발생할 가능성이 높아 제품 수율을 떨어뜨리는 문제가 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 에치백 공정을 통해 하부전극 패턴을 형성하면서 상기 하부전극의 측면 어택을 줄이고 상기 하부전극의 상부를 평탄하게 하는 메탈성 하부전극 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 메탈성 하부전극 패턴 형성 방법에 있어서, 서브 메탈층 상에 하부전극 형성을 위한 산화막을 형성시키는 단계; 상기 산화막을 선택적으로 식각하여 하부전극 형성부위에 홀을 형성하는 단계; 상기 홀이 형성된 기판 구조의 타포로지를 따라 메탈성 하부전극 물질을 증착하는 단계; 상기 하부전극 물질 상에 베리어 물질을 도포하는 단계; 상기 베리어 물질을 부분적으로 제거하여 상기 홀 내부의 일부에 베리어 물질을 잔류시키는 단계; 및 드러난 상기 하부전극 물질을 식각하되, 단차진 부위의 상기 하부전극 물질의 측벽에 식각 시 폴리머를 형성하면서 상기 하부전극 물질을 식각하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 3a 내지 도 3f를 참조하여 설명한다.
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 메탈성 하부전극 패턴 형성 공정을 나타내는 단면도이다.
또한, 도 4a는 도 3e의 SEM(Scanning Electron Microscope) 사진을 나타내며, 도 2b는 도 3f의 SEM 사진으로서, 메탈성 하부전극 분리 시 측면 어택이 없고 상기 하부전극 상부가 평탄하게 분리된 메탈성 하부전극을 나타낸다.
먼저, 도 3a에 보이는 바와 같이, 서브 메탈층(Sub metal layer)(20) 상에 하부전극 형성을 위한 산화막(Storage node oxide)(21)을 성장시킨다.
이어서 도 3b에 도시된 것처럼, 하부전극이 형성될 부위의 상기 산화막(11)을 선택적으로 식각한다.
여기서, 상기 선택적 식각은 오목형(Concave)이나 원통형(Cylinder) 형태 중 어느하나의 하부전극 형성을 위한 산화막에 적용할 수 있다.
다음으로 도 3c에 도시된 것처럼, 예컨대 TiN 또는 Ru과 같은 메탈성 하부전극 물질(22)을 증착한다. 산화막(21) 식각에 의해 드러난 서브 메탈층(20)과 하부전극 물질(22)은 콘택(20a)된다.
다음으로 도 3d에 도시된 것처럼, 상기 메탈성 하부전극 물질(22)의 상부에 에치백 베리어 물질인 포토레지스트(23)를 도포한다. 베리어 물질로서 저유전율물질(Low-k) 또는 SOG(Spin On Glass)를 적용할 수도 있다.
다음으로 도 3e와 도 4a에 도시된 것처럼, 포토레지스트 스트리퍼의 종말점 검출로 조절하여 상기 포토레지스트(23)를 부분적으로 제거하여 산화막 식각에 의해 형성된 홀(Hole) 내부의 일부에만 포토레지스트(23)가 남도록 한다.
다음으로 도 3f와 도 4b에 도시된 것처럼, 드러난 하부전극 물질(22)을 식각하여 하부전극 패턴을 형성하되, 식각 시 상기 하부전극(22)의 측벽에 패시베이션 폴리머층(Passivation polymer)(24)을 재 형성하여 상기 하부전극의 측면 어택을 방지하면서 산화막(21) 상부의 메탈성 하부전극 물질(22)은 완전히 제거한다.
또한, 상기 하부전극(22)과 산화막(21)의 식각 속도를 거의 동일하게 하여 상기 두 층의 상부가 평탄하게(22a) 유지되면서 전극 간이 분리되도록 한다.
여기서, 상기 식각공정은 메탈성 하부전극 물질(22)의 측면에 패시베이션 폴리머층(24)을 재 형성하여 상기 하부전극(22)의 측면은 식각이 되지 않게 하고, 상부만 식각되게 하는 이방성식각을 이루는 건식 식각 방식으로 실시하며, 상기 건식 식각 방식의 실시예로 ICP(Inductive Coupled Plasma), TCP(Transformer Coupled Plasma), ECR(Electron Cyclotron Resonance) 등을 적용할 수 있다.
또한, 상기 식각공정에서 F-계열, Cl-계열, H-계열 중 어느 하나 또는 이들의 혼합가스를 반응가스로 사용하고, 3mT 내지 300mT의 압력 및 100W 내지 3000W의 파워(Power) 조건을 사용한다.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 CMP 공정이 아닌 에치백 공정에 의해 메탈성 하부전극 패턴을 형성 가능하며, 하부전극의 측면 어택을 줄이고 상부가 평탄한 전극 간 분리를 가능하게 하여 전극의 전기적 특성 저하를 방지한다.
또한, CMP 공정을 생략할 수 있어 시간 및 제조 비용을 절감하고, 제조 수율을 향상시킬 수 있다.

Claims (8)

  1. 메탈성 하부전극 패턴 형성 방법에 있어서,
    서브 메탈층 상에 하부전극 형성을 위한 산화막을 형성시키는 단계;
    상기 산화막을 선택적으로 식각하여 하부전극 형성부위에 홀을 형성하는 단계;
    상기 홀이 형성된 기판 구조의 타포로지를 따라 메탈성 하부전극 물질을 증착하는 단계;
    상기 하부전극 물질 상에 베리어 물질을 도포하는 단계;
    상기 베리어 물질을 부분적으로 제거하여 상기 홀 내부의 일부에 베리어 물질을 잔류시키는 단계; 및
    드러난 상기 하부전극 물질을 식각하되, 단차진 부위의 상기 하부전극 물질의 측벽에 식각 시 폴리머를 형성하면서 상기 하부전극 물질을 식각하는 단계를 포함하며,
    상기 메탈성 하부전극 물질의 식각 시, 메탈성 하부전극 물질과 산화막의 식각 속도를 거의 동일하게 하여 패턴된 메탈성 하부전극의 탑(Top) 부위를 평탄하게 유지하는
    것을 특징으로 하는 메탈성 하부전극 패턴 형성 방법.
  2. 제 1항에 있어서,
    상기 메탈성 하부전극 물질은,
    TiN 이나 Ru 중 어느 하나의 물질임을 특징으로 하는 메탈성 하부전극 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 베리어 물질은,
    포토레지스트, 저유전율막 또는 SOG 중 어느 하나임을 특징으로 하는 메탈성 하부전극 패턴 형성 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 메탈성 하부전극 물질의 식각은,
    ICP, TCP, RIE, ECR 중 어느 하나의 건식 식각 장비를 사용하는 것을 특징으로 하는 메탈성 하부전극 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 메탈성 하부전극 물질의 식각가스로서,
    F-계열, Cl-계열, H-계열 중 어느 하나 또는 이들의 혼합가스를 사용한 것을 특징으로 하는 메탈성 하부전극 패턴 형성 방법.
  7. 제 5 항에 있어서,
    상기 메탈성 하부전극 물질의 식각은,
    3mT 내지 300mT의 압력하에 이루어짐을 특징으로 하는 메탈성 하부전극 패턴 형성 방법.
  8. 제 5 항에 있어서,
    상기 메탈성 하부전극 물질의 식각은,
    100W 내지 3000W의 파워 하에 이루어짐을 특징으로 하는 메탈성 하부전극 패턴 형성 방법.
KR1020000071840A 2000-11-30 2000-11-30 메탈성 하부전극 패턴 형성 방법 KR100714313B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000071840A KR100714313B1 (ko) 2000-11-30 2000-11-30 메탈성 하부전극 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000071840A KR100714313B1 (ko) 2000-11-30 2000-11-30 메탈성 하부전극 패턴 형성 방법

Publications (2)

Publication Number Publication Date
KR20020042095A KR20020042095A (ko) 2002-06-05
KR100714313B1 true KR100714313B1 (ko) 2007-05-02

Family

ID=19702398

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000071840A KR100714313B1 (ko) 2000-11-30 2000-11-30 메탈성 하부전극 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR100714313B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101016005B1 (ko) 2007-05-30 2011-02-23 르네사스 일렉트로닉스 가부시키가이샤 반도체 소자 및 그의 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015589A (ko) * 1993-11-15 1995-06-17 문정환 반도체 장치의 금속배선시 콘택홀 형성방법
KR19980053144A (ko) * 1996-12-26 1998-09-25 문정환 콘택홀 내의 전도성 플러그 형성방법
KR19990003893A (ko) * 1997-06-26 1999-01-15 김영환 반도체 장치의 커패시터 전하 저장 전극 형성 방법
KR19990065829A (ko) * 1998-01-17 1999-08-05 구본준 반도체소자의 제조 방법
JPH11345944A (ja) * 1998-04-09 1999-12-14 Samsung Electronics Co Ltd Ｄｒａｍセルキャパシタ及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015589A (ko) * 1993-11-15 1995-06-17 문정환 반도체 장치의 금속배선시 콘택홀 형성방법
KR19980053144A (ko) * 1996-12-26 1998-09-25 문정환 콘택홀 내의 전도성 플러그 형성방법
KR19990003893A (ko) * 1997-06-26 1999-01-15 김영환 반도체 장치의 커패시터 전하 저장 전극 형성 방법
KR19990065829A (ko) * 1998-01-17 1999-08-05 구본준 반도체소자의 제조 방법
JPH11345944A (ja) * 1998-04-09 1999-12-14 Samsung Electronics Co Ltd Ｄｒａｍセルキャパシタ及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101016005B1 (ko) 2007-05-30 2011-02-23 르네사스 일렉트로닉스 가부시키가이샤 반도체 소자 및 그의 제조방법

Also Published As

Publication number Publication date
KR20020042095A (ko) 2002-06-05

Similar Documents

Publication Publication Date Title
US6544838B2 (en) Method of deep trench formation with improved profile control and surface area
JP2004335526A (ja) 半導体装置の製造方法
JPH03291921A (ja) 集積回路製作方法
JP2007180493A (ja) 半導体装置の製造方法
US5869403A (en) Semiconductor processing methods of forming a contact opening to a semiconductor substrate
US20090258469A1 (en) Method of manufacturing semiconductor device
US6933240B2 (en) Method for patterning a layer of silicon, and method for fabricating an integrated semiconductor circuit
US6207573B1 (en) Differential trench open process
KR100714313B1 (ko) 메탈성 하부전극 패턴 형성 방법
KR100224730B1 (ko) 반도체장치의 패턴 형성방법 및 이를 이용한 커패시터 제조방법
US6316368B1 (en) Method of fabricating a node contact
US6159792A (en) Method for forming a capacitor of semiconductor device
US20040121593A1 (en) Method for manufacturing semiconductor device through use of mask material
KR20090016815A (ko) 울퉁불퉁한 표면의 원통형 스토리지전극을 갖는 캐패시터의제조 방법
TW552673B (en) A method of fabricating a semiconductor device
KR101094960B1 (ko) 반도체 소자의 커패시터 형성방법
JP3559234B2 (ja) 脚柱型記憶ノード用コンタクトプラグ及びその製造方法
KR100688062B1 (ko) 반도체 메모리장치의 캐패시터 제조방법
KR100557956B1 (ko) 반도체 소자의 캐패시터 형성방법
KR0155621B1 (ko) 반도체 장치의 적층형 캐패시터 제조방법
KR100290779B1 (ko) 디램 디바이스의 전하 저장 전극 형성방법
KR100414866B1 (ko) 반도체 소자의 이너 캐패시터 형성방법
KR0165419B1 (ko) 스페이서를 채용한 원통형 커패시터 제조방법
JPH09129729A (ja) 接続孔の形成方法
KR20010063707A (ko) 반도체 소자의 캐패시터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee