NL1005637C2 - Halfgeleidergeheugeninrichting. - Google Patents

Description

Halfgeleidergeheugeninrichting

ACHTERGROND VAN DE UITVINDING

1. Gebied van de uitvinding 5 De uitvinding heeft algemeen betrekking op halfge- leidergeheugeninrichtingen en meer in het bijzonder op de structuur van een dynamic random access memory (DRAM) cel met een overbrengtransistor en een boomvormige ladingsop-slagcondensator.

10 2. Beschrijving van verwante techniek

Figuur 1 is een circuitschema van een geheugencel voor een DRAM-inrichting. Zoals in de tekening wordt getoond bestaat een DRAM-cel in hoofdzaak uit een overbreng-15 transistor T en een ladingsopslagcondensator C. Een source van de overbrengtransistor T is verbonden met een overeenkomstige bitlijn BL en de drain is verbonden met een opsla-gelektrode 6 van de ladingsopslagcondensator C. Een gate van de overbrengtransistor T is verbonden met een overeen-20 komstige woordlijn WL. Een tegenovergelegen elektrode 8 van de condensator C is verbonden met een constante voedingsbron. Een dielektrische film 7 is aanwezig tussen de opsla-gelektrode 6 en de tegenovergelegen elektrode 8.

Bij het vervaardigingsprocédé van DRAM's wordt een 25 tweedimensionale condensator, ook wel genoemd een planaire condensator, hoofdzakelijk gebruikt bij conventionele DRAM's met een opslagcapaciteit van minder dan 1M (mega = miljoen) bits. Bij een DRAM met een geheugencel die gebruik 1005637 2 maakt van een planaire condensator worden elektrische ladingen opgeslagen op het hoofdoppervlak van een halfgelei-dersubstraat zodat het hoofdoppervlak een groot gebied dient te beslaan. Dit soort geheugencel is daarom niet ge-5 schikt voor een DRAM met een hoge integratiegraad. Voor een hoog geïntegreerde DRAM, zoals een DRAM met meer dan 4M bits geheugen is een driedimensionale condensator, ook wel condensator van het gestapelde soort (stacked-type) of gleuftype (trench-type) genoemd, ingevoerd.

10 Bij condensatoren van het gestapelde type of gleuftype is het mogelijk gemaakt om een groter geheugen te verkrijgen in een gelijk volume. Voor het realiseren van een halfgeleiderinrichting van nog hogere integratiegraad zoals een VLSI-circuit (very-large-scale integration) met 15 een capaciteit van 64M bits blijkt evenwel een condensator van een simpele driedimensionale structuur zoals de conventionele condensator van het gestapelde type of het gleufty-pe ontoereikend te zijn.

Een oplossing voor het verbeteren van de capaci-20 teit van een condensator is gebruikmaking van een gestapelde condensator van het vin-type zoals is voorgesteld in het artikel " 3-Dimensional Stacked Capacitor Cell for 16M en 64M DRAM's" , International Electron Devices Meeting, pagina's 592-595, december 1988 van Erna en anderen. De gesta-25 pelde condensator van het vin-type omvat elektrodes en die-lektrische films die zich in vinvorm uitstrekken in een aantal gestapelde lagen. DRAM's voorzien van gestapelde condensatoren van het vin-type worden ook geopenbaard in het Amerikaanse octrooischrift 5.071.783 (Taguchi en ande-30 ren), 5.126.810 (Gotou), 5.196.365 (Gotou) en 5.206.787 (Fuj ioka) .

1005637 3

Een andere oplossing voor het verbeteren van de capaciteit van een condensator is gebruik te maken van een gestapelde condensator van het zogenaamde cilindrische type zoals voorgesteld in het artikel "Novel Stacked Capacitor 5 Cell for 64-Mb DRAM", 1989 Symposium on VLSI Technology Digest of Technical Papers, pagina's 69-70 van Wakamiya en anderen. De gestapelde condensator van het cilindrische type omvat elektrodes en dielektrische films die zich in cilindrische vorm uitstrekken voor het verhogen van het op-10 pervlaktegebied van de elektrodes. Een DRAM voorzien van een gestapelde condensator van het cilindrische type wordt ook geopenbaard in het Amerikaanse octrooischrift 5.077.688 (Kumanoya en anderen).

Uit US-A 5 459 094 is een halfgeleidergeheugenin-15 richting bekend met een ladingsopslagcondensator met een stamvormige geleidingslaag met een T-vormige dwarsdoorsnede waarop zich een takvormige geleidingslaag bevindt. Andere halfgeleidergeheugeninrichtingen met een ladingsopslagcondensator zijn bekend uit JP-A 226 04 53 en US-A 5 266 512.

20 Gezien de trend naar verhoogde integratiedichtheid dient de afmeting van de DRAM-cel in een vlak (het gebied dat in het vlak wordt ingenomen) verder te worden gereduceerd. In het algemeen gesproken leidt een reductie van de afmeting van de cel tot een reductie van de ladingsopslag-25 capaciteit (capaciteit). Bovendien neemt bij afname van de capaciteit, de waarschijnlijkheid van beperkte fouten (soft errors) als gevolg van het invallen van α-stralen toe. Er bestaat zodoende bij deze techniek nog steeds behoefte tot het ontwerpen van een nieuwe structuur van een opslagcon-30 densator die dezelfde capaciteit kan bereiken in een kleiner planair oppervlak alsmede van een geschikte werkwijze voor het vervaardigen van de structuur.

1005637 4

SAMENVATTING VAN DE UITVINDING

De uitvinding heeft derhalve tot doel om een half-5 geleidergeheugeninrichting te verschaffen met een boomvormige condensatorstructuur die een toegenomen gebied moge-lijk maakt voor ladingsopslag.

Overeenkomstig een voorkeursuitvoeringsvorm van de uitvinding wordt een halfgeleidergeheugeninrichting ver-10 schaft met een condensator. De halfgeleidergeheugeninrichting omvat een substraat, een overbrengtransistor met source- /drain-gebieden gevormd op het substraat en een ladings -opslagcondensator die elektrisch is gekoppeld met een van de source-/drain-gebieden van de overbrengtransistor. De 15 ladingsopslagcondensator omvat een boomvormige gelei- dingslaag met een onderuiteinde dat elektrisch is gekoppeld met een van de source-/drain-gebieden van de overbrengtransistor. De stamvormige geleidingslaag strekt zich eerst in hoofdzaak opwaarts uit vanaf het onderuiteinde over een ze-20 kere afstand en strekt zich vervolgens in hoofdzaak horizontaal buitenwaarts uit. De condensator omvat ten minste een takvormige geleidingslaag met een in hoofdzaak L-vormige dwarsdoorsnede. De takvormige geleidingslaag is met een uiteinde verbonden met het bovenoppervlak van de stam-25 vormige geleidingslaag. De stamvormige geleidingslaag en de takvormige geleidingslaag vormen in combinatie een opslage-lektrode voor de ladingsopslagcondensator. Een dielektri-sche laag is gevormd over blootliggende oppervlakken van de stamvormige geleidingslaag en de takvormige geleidingslaag 30 en een overdekkende geleidingslaag overdekt de dielektri-sche laag. De overdekkende geleidingslaag dient als een tegenovergelegen elektrode van de ladingsopslagcondensator.

1005637 5

In overeenstemming met een tweede voorkeursuitvoeringsvorm van de uitvinding is de stamvormige gelei -dingslaag elektrisch gekoppeld met een van de drain-/source-gebieden van de overbrengtransistor en kan in 5 dwarsdoorsnede T-vormig of U-vormig zijn. De takvormige ge-leidingslaag bezit een algemeen holle cilindrische vorm.

Overeenkomstig een derde voorkeursuitvoeringsvorm van de uitvinding wordt een halfgeleidergeheugeninrichting verschaft met een condensator. De halfgeleidergeheugenin-10 richting omvat een substraat, een overbrengtransistor met source-/drain-gebieden, gevormd op het substraat en een la-dingsopslagcondensator die elektrisch is gekoppeld met een van de source-/drain-gebieden van de overbrengtransistor.

De ladingsopslagcondensator omvat een stamvormige gelei-15 dingslaag met een onderuiteinde dat elektrisch is gekoppeld met een van de source-/drain-gebieden van de overbrengtransistor. De stamvormige geleidingslaag strekt zich eerst in hoofdzaak opwaarts uit vanaf het onderuiteinde over een zekere afstand en strekt zich vervolgens in hoofdzaak hori-20 zontaai buitenwaarts uit. De condensator omvat tevens ten minste een eerste takvormige geleidingslaag ieder voorzien van een eerste segment en een tweede segment. Het eerste segment bezit een eerste uiteinde dat is verbonden met het bovenoppervlak van de stamvormige geleidingslaag en zich 25 verticaal naar boven uitstrekt. Het tweede segment is met een uiteinde verbonden met het tweede uiteinde van het eerste segment en strekt zich horizontaal uit. De stamvormige geleidingslaag en de eerste takvormige geleidingslaag vormen in combinatie een opslagelektrode van de ladingsopslag-30 condensator. De condensator omvat verder een dielektrische laag die blootliggende oppervlakken van de stamvormige geleidingslaag en de takvormige geleidingslaag overdekt als- 1 0 05 6 37 6 mede een overdekkende geleidingslaag van de dielektrische laag, welke overdekkende geleidingslaag dient als een tegenovergelegen elektrode van de ladingsopslagcondensator.

In overeenstemming met een vierde voorkeursuitvoe-5 ringsvorm van de uitvinding omvat de takvormige geleidingslaag verder een tweede takvormige geleidingslaag met een kolomvorm en in dwarsdoorsnede een T-vorm.

In overeenstemming met een vijfde voorkeursuitvoeringsvorm van de uitvinding strekt het tweede segment van 10 de eerste takvormige geleidingslaag zich horizontaal buitenwaarts uit vanaf het andere uiteinde van het eerste segment .

In overeenstemming met een zesde voorkeursuitvoeringsvorm van de uitvinding strekt het tweede segment van 15 de eerste takvormige geleidingslaag zich horizontaal binnenwaarts uit vanaf het andere uiteinde van het eerste segment .

In overeenstemming met een zevende voorkeursuitvoeringsvorm van de uitvinding strekt het tweede segment 20 van de eerste takvormige geleidingslaag zich horizontaal uit vanaf het andere uiteinde van het eerste segment in een richting naar een andere zijde van hetzelfde segment.

KORTE BESCHRIJVING VAN DE TEKENINGEN

25

Andere doelen, eigenschappen en voordelen van de uitvinding zullen duidelijk worden uit de nu volgende gedetailleerde beschrijving van de niet-limitatieve voorkeursuitvoeringsvormen. De beschrijving wordt gemaakt met ver-30 wijzing naar de bij gevoegde tekeningen waarin: figuur 1 een circuitschema is van een geheugencel van een DRAM-inrichting, 1005637 7 figuren 2A tot 2H aanzichten in dwarsdoorsnede zijn die een eerste uitvoeringsvorm van een halfgeleiderge-heugeninrichting volgens de uitvinding illustreren alsmede een werkwijze voor het vervaardigen van een dergelijke in-5 richting volgens de uitvinding, figuren 3A tot 3E aanzichten in dwarsdoorsnede zijn die een tweede uitvoeringsvorm van een halfgeleiderge-heugeninrichting illustreren van een halfgeleidergeheugen-inrichting volgens de uitvinding alsmede een werkwijze voor io vervaardiging daarvan volgens de uitvinding, figuur 4 een aanzicht is in dwarsdoorsnede dat een derde uitvoeringsvorm illustreert van een halfgeleiderge-heugeninrichting volgens de uitvinding alsmede een werkwijze voor het vervaardigen daarvan volgens de uitvinding, 15 figuren 5A tot 5D aanzichten in dwarsdoorsnede zijn die een vierde uitvoeringsvorm illustreren van een halfgeleidergeheugeninrichting volgens de uitvinding alsmede een werkwijze voor de vervaardiging daarvan volgens de uitvinding, 20 figuren 6A en 6B aanzichten in dwarsdoorsnede zijn die een vijfde uitvoeringsvorm illustreren van een halfgeleidergeheugeninrichting volgens de uitvinding alsmede een werkwijze voor het vervaardigen daarvan volgens de uitvinding, 25 figuur 7 een aanzicht in dwarsdoorsnede is die een zesde uitvoeringsvorm illustreert van een halfgeleidergeheugeninrichting volgens de uitvinding alsmede een werkwijze voor het vervaardigen daarvan volgens de uitvinding, en figuren 8A tot 8E aanzichten in dwarsdoorsnede 30 zijn die een zevende uitvoeringsvorm illustreren van een halfgeleidergeheugeninrichting volgens de uitvinding alsme- 1 005637 8 de een werkwijze voor het vervaardigen daarvan volgens de uitvinding.

5 BESCHRIJVING VAN DE VOORKEPRSUITVOERINGSVORMEN

Eerste voorkeursuitvoeringsvorm

Een beschrijving zal worden gegeven van een eerste uitvoeringsvorm van een halfgeleidergeheugeninrichting met 10 een boomvormige ladingsopslagcondensator overeenkomstig de uitvinding met verwijzing naar de figuren 2A tot 2H.

Figuur 2A toont een oppervlak van een siliciumsub-straat 10 dat is onderworpen aan thermische oxydatie met behulp van de LOCOS-techniek (local oxidation of silicon) 15 waardoor een veldoxydatielaag 12 met bijvoorbeeld een dikte van ongeveer 3.000 A (Angstroms) wordt gevormd. Vervolgens wordt een poortoxydelaag 14 met een dikte van bijvoorbeeld ongeveer 150 A gevormd door het siliciumsubstraat 10 te onderwerpen aan een thermisch oxydatieproces. Daarna wordt 20 een polysiliciumlaag met bijvoorbeeld een dikte van ongeveer 2.000 A opgebracht op het gehele oppervlak van het siliciumsubstraat 10 met behulp van CVD (chemical vapor deposition) of LPCVD (low pressure CVD). Teneinde een polysiliciumlaag te verkrijgen van lage weerstand worden geschikte 25 verontreinigingen zoals bijvoorbeeld fosforionen in de polysiliciumlaag geïmplanteerd. Bij voorkeur wordt een hittebestendige metaallaag opgebracht over de polysiliciumlaag en wordt daarna een uitgloeibehandeling uitgevoerd voor het vormen van polycide zodat de weerstand van de laag verder 30 wordt verlaagd. Het hittebestendige metaal kan bestaan uit wolfraam (W) en de dikte bedraagt bijvoorbeeld bij benadering 2.000 A. Daarna wordt het polycide onderworpen aan een 1 005637 9 patroonvormingsproces voor het vormen van poortelektrodes (of woordlijnen) WL1 tot WL4, zie figuur 2A. Vervolgens worden bijvoorbeeld arseenionen geïmplanteerd in het sili-ciumsubstraat 10 met een energie van 70 KeV in een dosering 5 van bijvoorbeeld ongeveer 1 x 1015 atomen per vierkante centimeter. Bij deze stap worden de woordlijnen WL1 tot WL4 als maskerlagen gebruikt. Het resultaat is dat draingebie-den 16a en 16b en source-gebieden 18a en 18b in het silici-umsubstraat 10 worden gevormd.

10 Figuur 2B toont dat bij de daaropvolgende stap CVD

wordt uitgevoerd voor het opbrengen van een isolatielaag 20 bestaande bijvoorbeeld uit borofosfosilicaatglas (BPSG) met een dikte van bijvoorbeeld ongeveer 7.000 A. Vervolgens wordt dezelfde werkwijze gebruikt voor het etsen van een 15 beschermingslaag 22 die bij voorkeur kan bestaan uit een siliciumnitridelaag met een dikte van bijvoorbeeld ongeveer 1.000 A. Daarna wordt een conventionele fotolithografische en etsbewerking uitgevoerd voor het selectief etsen van delen van de etsbeschermingslaag 22, de isolatielaag 20 en de 20 poortoxydelaag 14 voor het vormen van opslagelektrodecon-tactgaten 24a, 24b die vanaf het bovenoppervlak van de etsbeschermingslaag 22 zich uitstrekken naar het bovenoppervlak van de draingebieden 16a en 16b. Vervolgens wordt CVD uitgevoerd voor het opbrengen van een polysiliciumlaag 26 25 over het oppervlak van de etsbeschermingslaag 22. Voor het verhogen van de conductiviteit van de polysiliciumlaag 26 worden bijvoorbeeld arseenionen in de polysiliciumlaag 26 geïmplanteerd. Zoals in de tekening wordt getoond worden de opslagelektrodecontactgaten 24a, 24b opgevuld door de poly-30 siliciumlaag 26 en overdekt de polysiliciumlaag 26 voorts het oppervalk van de etsbeschermingslaag 22. Daarna wordt een dikke isolatielaag 28 bijvoorbeeld bestaande uit sili- 1005637 10 ciumdioxyde opgebracht over het oppervlak van de polysili-ciumlaag 26 tot een dikte van ongeveer 7.000 A.

Bij de volgende stap, zie weer figuur 2C, wordt CVD uitgevoerd voor het successievelijk opbrengen van een 5 isolatielaag en een polysilicium opofferingslaag. Vervolgens wordt een conventionele fotolithografische en etsbe-handeling uitgevoerd voor het selectief wegetsen van delen van de isolatielaag en de polysilicium opofferingslaag teneinde massieve cilindrische isolatielagen 30a, 30b te vor-10 men en polysilicium opofferingslagen 32a, 32b, zie de tekening. De isolatielagen 30a, 30b kunnen bijvoorbeeld bestaan uit siliciumnitridelagen die zijn opgebracht tot een dikte van ongeveer 1.000 A. De dikte van de polysilicium opoffe-ringslagen 32a, 32b kunnen bijvoorbeeld ongeveer 1.000 A 15 bedragen. De isolatielaag 30a en de polysilicium opoffe- ringslaag 32a vormen in combinatie een gestapelde laag 30a, 32b die zich bij voorkeur bevindt boven het overeenkomstige draingebied 16a. De isolatielaag 30b en de polysilicium opof feringslaag 32b vormen op dezelfde wijze in combinatie 20 een andere gestapelde laag 30b, 32b die zich bij voorkeur bevindt boven het overeenkomstige draingebied 16b.

Bij de volgende stap, zie nu figuur 2D, worden si-liciumdioxyde afstandsdelen 34a en 34b gevormd op de zijwanden van de gestapelde lagen 20a, 32a respectievelijk 25 30b, 32b. Bij deze uitvoeringsvorm kunnen de siliciumdioxy- de afstandsdelen 34a en 34b worden gevormd met behulp van de volgende stappen: eerst opbrengen van een siliciumdioxy-delaag tot een dikte van bijvoorbeeld 1.000 A, vervolgens terugetsen van de siliciumdioxydelaag. Daarna wordt CVD 30 uitgevoerd voor het opbrengen van een isolatielaag 36, bijvoorbeeld een siliciumnitridelaag tot een dikte van bijvoorbeeld ongeveer 2.000 A. Vervolgens wordt een chemisch/- 1005637 π mechanische polijsttechniek gebruikt (CMP) voor het polijsten van de isolatielaag 36 totdat de bovenoppervlakken van de gestapelde lagen 30a, 32a en 30b, 32b zijn blootgelegd.

Bij de volgende stap, zie nu figuur 2E, worden de 5 siliciumdioxyde afstandsdelen 34a en 34b weggeëtst met gebruikmaking van de gestapelde lagen 30a, 32a en 30b, 32b. en de isolatielaag 36 als maskerlagen. Daarna, met dezelfde gestapelde lagen 30a, 32a en 30b, 32b en de isolatielaag 36 als masker, wordt de isolatielaag 28 geëtst totdat het op-10 pervlak van de polysiliciumlaag 26 is blootgelegd. Vervolgens wordt met gebruikmaking van de polysilicium opoffe-ringslagen 32a, 32b als maskers de isolatielaag 36 verwijderd. Op deze wijze worden openingen 38a en 38b gevormd.

Figuur 2F toont vervolgens dat in de opvolgende 15 stap een polysiliciumlaag 40 wordt opgebracht op de oppervlakken van de gestapelde lagen 30a, 32a en 30b, 32b alsmede de isolatielaag 28 tot een dikte van bijvoorbeeld ongeveer 1.000 A en dat ook de openingen 38a en 38b worden opgevuld. Ter verhoging van de conductiviteit van de polysi-20 liciumlaag 40 worden bijvoorbeeld arseenionen geïmplanteerd in de polysiliciumlaag 40. Vervolgens worden de polysiliciumlaag 40 en de polysilicium opofferingslagen 32a, 32b gepolijst met behulp van CMP totdat de bovenoppervlakken van de isolatielagen 30a, 30b zijn blootgelegd.

25 Figuur 2G toont dat bij de volgende stap met de polysiliciumlaag 40 als masker nat etsen wordt uitgevoerd ter verwijdering van de isolatielagen 30a, 30b en vervolgens van de isolatielaag 28 daaronder. Vervolgens wordt een conventionele fotolithografisch en etsbewerking uitgevoerd 30 voor het opeenvolgend etsen van de polysiliciumlaag 40, de isolatielaag 28 en de polysiliciumlaag 26 teneinde de op-slagelektrodes van de ladingsopslagcondensatoren in iedere 1005637 12 geheugeneenheid te bepalen. Door de voornoemde stappen zijn de polysiliciumlagen 40 en 26 onderverdeeld in secties 40a, 40b en 26a, 26b. Vervolgens wordt wederom een natte etsbe-werking uitgevoerd op de wafel met de etsbeschermingslaag 5 22 als het etseindpunt voor het verwijderen van het over blijvende deel van de isolatielaag 28. De vervaardiging van de opslagelektrodes van de ladingsopslagcondensator in de DRAM is hiermee gereed. Zoals getoond in figuur 2G omvat iedere opslagelektrode een stamvormige polysiliciumlaag 10 26a/26b en een takvormige polysiliciumlaag 40a/40b met een L-vormige dwarsdoorsnede. De stamvormige polysiliciumlagen 26a, 26b zijn elektrisch gekoppeld met de draingebieden 16a, 16b van de overbrengtransistors in de DRAM en bezitten ieder een T-vormige dwarsdoorsnede. De takvormige polysili-15 ciumlagen 40a, 40b bezitten een algemeen holle cilindrische vorm alhoewel de horizontale dwarsdoorsnede cirkelvormig kan zijn, rechthoekig of iedere andere vorm afhankelijk van de vormen van de respectievelijke gestapelde lagen 30a, 32a en 30b, 32b.

20 De takvormige polysiliciumlagen 40a, 40b strekken zich eerst verticaal opwaarts uit vanaf de bovenoppervlakken van de stamvormige polysiliciumlagen 26a, 26b over een zekere afstand en vervolgens horizontaal in buitenwaartse richting. Ten gevolge van de specifieke vorm van de opslag-25 elektrode van de condensator volgens de uitvinding worden de opslagelektrodes hierna aangeduid als " boomvormige opslagelektrodes" en de condensators die op deze wijze worden geconstrueerd worden aangeduid als " boomvormige la-dingsopslagcondensators" .

30 Figuur 2H toont vervolgens dat in de daaropvolgen de stap dielektrische films 42a respectievelijk 42b zijn gevormd over de blootliggende oppervlakken van de opslage- 1005637 13 lektrodes 26a, 40a en 26b, 40b. De dielektrische films 42a, 42b kunnen bijvoorbeeld worden gevormd uit siliciumdioxyde, siliciumnitride, NO (siliciumnitride/siliciumdioxyde), 0N0 (siliciumdioxyde/siliciumnitride/siliciumdioxyde) en derge-5 lijke. Vervolgens wordt een tegenovergelegen elektrode 44 uit polysilicium gevormd over de oppervlakken van de dielektrische film 42a, 42b. Het proces voor het vormen van de tegenovergelegen elektrode 44 omvat een eerste stap bestaande uit het opbrengen van een polysiliciumlaag met be-10 hulp van CVD tot een dikte van bijvoorbeeld ongeveer 1.000 A, een tweede stap van het diffunderen van verontreinigingen van het n-type in de polysiliciumlaag ter verhoging van de conductiviteit en een derde stap van het uitvoeren van een conventionele fotolithografisch en etsbewerking voor 15 het selectief wegetsen van delen van de polysiliciumlaag.

De vervaardiging van de boomvormige ladingsopslagcondensa-tor van de DRAM is hiermee voltooid.

Alhoewel in figuur 2H niet getoond, omvatten verdere stappen voor het completeren van de vervaardiging van 20 de DRAM-chip het vervaardigen van bitlijnen, aansluiteilan-den, interconnecties, passiveringen en verpakking. Deze stappen involveren uitsluitend conventionele technieken en zijn geen deel van het wezen en de omvang van de uitvinding zodat een gedetailleerde beschrijving daarvan hierin niet 25 zal worden verschaft.

Tweede voorkeursuitvoeringsvorm

Bij de voorgaande eerste uitvoeringsvorm bezat de stamvormige polysiliciumlaag een massieve structuur met een 30 T-vormige dwarsdoorsnede. Bij de volgende uitvoeringsvorm wordt een andere vervaardigingswerkwijze gebruikt voor het vormen van een opslagelektrode met een andere structuur 1005637 14 waarbij de stamvormige polysiliciumlaag een holle structuur bezit voor het vergroten van het oppervlaktegebied van de opslagelektrode.

Figuren 3A tot 3E illustreren een tweede uitvoe-5 ringsvorm van een halfgeleidergeheugeninrichting met een boomvormige ladingsopslagcondensator volgens de uitvinding. Deze uitvoeringsvorm van de halfgeleidergeheugeninrichting kan worden geproduceerd met behulp van een tweede voorkeurswerkwijze voor het vervaardigen van een halfgeleider-10 geheugeninrichting volgens de uitvinding.

De boomvormige opslagelektrode van de tweede uitvoeringsvorm is gebaseerd op de wafeistructuur van figuur 2A met gebruikmaking van een andere vervaardigingswerkwijze voor het produceren van een DRAM-opslagelektrode met een 15 andere structuur. Elementen in figuren 3A tot 3E die identiek zijn met die in figuur 2A zijn voorzien van dezelfde verwij zingscij fers.

CVD wordt uitgevoerd, zie figuur 3A tezamen met figuur 2A, voor het opbrengen van een isolatielaag 46 bij-20 voorbeeld van BPSG tot een dikte van ongeveer 7.000 A. Vervolgens wordt een etsbeschermingslaag 48 bestaande bijvoorbeeld uit siliciumnitride opgebracht met een dikte van ongeveer 1.000 A. Daarna wordt een conventionele fotolitho-grafische en etsbewerking uitgevoerd voor het selectief et-25 sen van delen van opeenvolgend de etsbeschermingslaag 48, de isolatielaag 46 en de poortoxydelaag 14 voor het vormen van opslagelektrodecontactgaten 50a, 50b die zich uitstrekken vanaf het bovenoppervlak van de etsbeschermingslaag 48 tot aan het bovenoppervlak van de draingebieden 16a, 16b.

30 Vervolgens wordt een polysiliciumlaag 52 aangebracht op de etsbeschermingslaag 48. Vervolgens wordt een dikke isolatielaag 54 bijvoorbeeld bestaande uit siliciumdioxyde opge- 1005637 15 bracht op het oppervlak van de polysiliciumlaag 52 tot een dikte van ongeveer 7.000 A. Er wordt opnieuw een CVD-bewerking uitgevoerd voor het opbrengen van opeenvolgend een isolatielaag en een polysilicium opofferingslaag boven-5 op de isolatielaag 54 waarna een conventionele fotolitho-grafische en etsbewerking wordt uitgevoerd voor het bepalen van de isolatielaag en de polysilicium opofferingslaag teneinde de isolatielaag 56 en de polysilicium opofferingslaag 58 de in de tekening getoonde vorm te verschaffen. De iso-10 latielaag 56 kan bijvoorbeeld bestaan uit een siliciumni-tridelaag die is aangebracht tot een dikte van bijvoorbeeld ongeveer 1.000 A. De isolatielaag 56 en de polysilicium opof feringslaag 58 vormen in combinatie een gestapelde laag 56, 58 die zich bij voorkeur bevindt boven en in een posi-15 tie tussen twee naast elkaar liggende opslagcondensatoren.

Figuur 3B toont dat in de daaropvolgende stap si-liciumdioxyde afstandsdelen 60a en 60b worden gevormd op de respectievelijke zijwanden van de gestapelde lagen 56, 58. Bij deze uitvoeringsvorm kunnen de siliciumdioxyde af-20 standsdelen 60a en 60b worden gevormd met behulp van de volgende stappen: eerst aanbrengen van een siliciumdioxyde-laag tot een dikte van ongeveer 1.000 A en vervolgens terugetsen van de siliciumdioxydelaag. Daarna wordt CVD uit-gevoerd voor het opbrengen van een isolatielaag 62, bi j -25 voorbeeld een siliciumnitridelaag tot een dikte van ongeveer 2.000 A. Vervolgens wordt CMP uitgevoerd voor het polijsten van de isolatielaag 62 totdat althans het bovenoppervlak van de gestapelde lagen 56, 58 is blootgelegd.

Bij de volgende stap, zie figuur 3C, worden met 30 gebruikmaking van de gestapelde lagen 56, 58 en de isolatielaag 62 als etsmaskers de siliciumdioxyde afstandsdelen 60a en 60b weggeëtst. Daarna wordt wederom met gebruikma- 1005637 16 king van de gestapelde lagen 56, 58 en de isolatielaag 62 als etsmaskers de isolatielaag 54 geëtst totdat het oppervlak van de polysiliciumlaag 52 wordt bereikt. Vervolgens wordt met gebruikmaking van de polysilicium opofferingslaag 5 58 als etsmasker de isolatielaag 62 weggeëtst. Aldus worden openingen 61 en 64b gevormd.

Figuur 3D toont vervolgens dat een laag van bijvoorbeeld polysilicium 66 met een dikte van ongeveer 1.000 A wordt opgebracht op het oppervlak van de gestapelde lagen 10 56, 58 en de isolatielaag 54 welke tevens de openingen 64a en 64b opvult. Vervolgens wordt CMP uitgevoerd voor het polijsten van de polysiliciumlaag en de polysilicium opoffe-ringslagen 58 totdat althans het bovenoppervlak van de isolatielaag 56 is blootgelegd voor het vormen van polysilici-15 umlagen 66a en 66b. Voor het vergroten van de conductivi-teit van de polysiliciumlagen kunnen bijvoorbeeld arseenio-nen worden geïmplanteerd in de polysiliciumlagen.

Figuur 3E toont vervolgens dat bij de volgende stap met gebruikmaking van de polysiliciumlagen 66a en 66b 20 als maskers een natte etsbewerking wordt uitgevoerd voor het successievelijk verwijderen van de isolatielaag 56 en de isolatielaag 54 daaronder. Vervolgens wordt een conventionele fotolithografische en etsbewerking uitgevoerd voor het etsen van de polysiliciumlagen 66a, 66b en de polysili-25 ciumlaag 52 teneinde de opslagelektrodes te bepalen van de ladingsopslagcondensatoren bij iedere geheugeneenheid. De polysiliciumlagen 66a, 66b worden boven respectievelijke draingebieden 16a, 16b geëtst. De polysiliciumlaag 52 wordt tussen de draingebieden 16a, 16b geëtst. Door de voren-30 staande stappen worden de polysiliciumlagen 66a, 66b en 52 onderverdeeld in secties 66a, 66b en 52a, 52b. Vervolgens wordt wederom een natte etsbewerking toegepast op de wafel 1 005637 17 met gebruikmaking van de etsbeschermingslaag 48 als het etseindpunt voor het verwijderen van het overblijvende gedeelte van de isolatielaag 54. De vervaardiging van de op-slagelektrodes van de ladingsopslagcondensators in de DRAM 5 is hiermede voltooid. Zoals figuur 3E toont omvat de opsla-gelektrode een stamvormige polysiliciumlaag 52a/52b en een takvormige polysiliciumlaag 66a/66b met een L-vormige dwarsdoorsnede. De stamvormige polysiliciumlagen 52a, 52b zijn elektrisch gekoppeld met de draingebieden 16a en 16b 10 van de overbrengtransistors in de DRAM en bezitten een U-vormige dwarsdoorsnede. De takvormige polysiliciumlagen 66a, 66b bezitten een algemeen holle cilindrische vorm alhoewel de horizontale dwarsdoorsnede cirkelvormig kan zijn, rechthoekig of iedere andere vorm kan hebben. De takvormige 15 polysiliciumlagen 66a, 66b strekken zich eerst verticaal over een zekere afstand uit vanaf het bovenste omtreksop-pervlak van de stamvormige polysiliciumlagen 52a, 52b en strekken zich vervolgens horizontaal binnenwaarts uit. Verdere bewerkingsstappen zijn niet anders dan bij conventio-20 nele processen en worden daarom hierin niet beschreven.

Derde voorkeursuitvoeringsvorm

De voorgaande eerste en tweede uitvoeringsvormen bezitten takvormige elektrodelagen met L-vormige dwarsdoor-25 snedes. In dwarsdoorsnede vormen de takvormige elektrodelagen twee dergelijke takken. De uitvinding is evenwel tot een dergelijke configuratie niet beperkt. Het aantal L-vormige takken getoond in dwarsdoorsnede van de takvormige elektrodelaag kan gelijk zijn aan slechts een. Bij de vol-30 gende uitvoeringsvorm wordt een opslagelektrode beschreven met een takvormige elektrode voorzien van een enkele tak met een L-vormige dwarsdoorsnede.

1005637 18

Figuur 4 toont een derde uitvoeringsvorm van een halfgeleidergeheugeninrichting met een boomvormige ladings-opslagcondensator volgens de uitvinding. Deze uitvoeringsvorm voor de halfgeleidergeheugeninrichting kan worden ge-5 produceerd met behulp van een derde voorkeursuitvoeringsvorm van het vervaardigen van een halfgeleidergeheugeninrichting volgens de uitvinding.

De boomvormige opslagelektrode van de derde uitvoeringsvorm is gebaseerd op de wafelstructuur van figuur 10 3D en maakt gebruikt van een andere vervaardigingsmethode voor het produceren van een DRAM-opslagelektrode met een andere structuur. Elementen in figuur 4 die identiek zijn met die in figuur 3D worden aangeduid met dezelfde verwij-zingscij fers.

15 Figuur 3D toont tezamen met figuur 4 dat, met po- lysiliciumlagen 66a, 66b als maskers, een natte etsbewer-king wordt uitgevoerd voor het opeenvolgend verwijderen van de isolatielaag 56 en de isolatielaag 54 daaronder. Daarna wordt een conventionele fotolithografische en etsbewerking 20 uitgevoerd voor het etsen van de polysiliciumlagen 66a, 66b en de polysiliciumlaag 52 voor het bepalen van een opslagelektrode van de ladingsopslagcondensator van iedere geheu-geneenheid. De polysiliciumlagen 66a, 66b worden geëtst voor het verwijderen van een verticaal uiteinde van iedere 25 laag. De polysiliciumlaag 52 wordt geëtst voor het verwijderen van een deel tussen de draingebieden 16a, 16b. Met behulp van de bovengenoemde stappen wordt de polysiliciumlaag 52 onderverdeeld in secties 52a en 52b en zijn de polysiliciumlagen 66a en 66b uitsluitend bij een uiteinde 30 verbonden met de respectievelijke polysiliciumlagen 52a en 52b. Vervolgens wordt wederom een natte etsbewerking uitgevoerd met gebruikmaking van de beschermingslaag 48 als het 1005637 19 etseindpunt voor het verwijderen van de overblijvende isolatielaag 54. De vervaardiging van de opslagelektrodes van de ladingsopslagcondensatoren in de DRAM is hiermede voltooid. Zoals getoond in figuur 4 omvat de opslagelektrode 5 een stamvormige polysiliciumlaag 52a/52b en een takvormige polysiliciumlaag 66a/66b met een L-vormige dwarsdoorsnede. De stamvormige polysiliciumlagen 52a, 52b zijn elektrisch gekoppeld met de draingebieden 16a en 16b van de overbreng-transistors in de DRAM en bezitten T-vormige dwarsdoorsne-10 des. De takvormige polysiliciumlagen 66a, 66b bezitten ieder slechts een enkele tak met een L-vormige dwarsdoorsnede en strekken zich eerst over een zekere afstand verticaal uit vanaf de bovenste omtreksrand van de stamvormige polysiliciumlagen 52a, 52b en strekken zich vervolgens horizon-15 taal uit naar een andere omtreksrand van de respectievelijke stamvormige polysiliciumlagen 52a, 52b. Verdere bewer-kingsstappen zijn niet verschillend van conventionele bewerkingen en worden daarom hier niet verder beschreven.

20 Vierde voorkeursuitvoeringsvorm

Bij de voorgaande eerste, tweede en derde uitvoeringsvormen bezat de opslagelektrode slechts een enkele takvormige elektrodelaag met een L-vormige dwarsdoorsnede. Het aantal takvormige elektrodelagen met L-vormige dwars-25 doorsnedes is evenwel niet gelimiteerd tot slechts één en kan twee, drie of meer bedragen voor iedere opslagelektrode. Bij de volgende uitvoeringsvorm wordt een opslagelektrode beschreven met twee takvormige elektrodelagen die ieder zijn voorzien van een L-vormige dwarsdoorsnede.

30 Figuren 5A tot 5D illustreren een vierde uitvoe ringsvorm van een halfgeleidergeheugeninrichting met een boomvormige ladingsopslagcondensator overeenkomstig de uit 1005637 20 vinding. De uitvoeringsvorm van de halfgeleidergeheugenin-richting kan worden geconstrueerd met behulp van een vierde voorkeursuitvoeringsvorm voor het vervaardigen van een halfgeleidergeheugeninrichting volgens de uitvinding.

5 De boomvormige opslagelektrode van de vierde uit voeringsvorm is gebaseerd op de wafelstructuur van figuur 2F met gebruikmaking van een andere vervaardigingswerkwijze voor het produceren van een DRAM-opslagelektrode met een andere structuur. Elementen in figuur 5A tot 5D die iden-10 tiek zijn met die in figuur 2F worden aangeduid met dezelfde verwijzingscijfers.

Figuur 2F toont tezamen met figuur 5A dat bij de volgende stap met gebruikmaking van de polysiliciumlaag 40 als masker een natte etsbewerking wordt uitgevoerd voor het 15 verwijderen van de isolatielagen 30a, 30b. Daarna wordt een isolatielaag 68 bijvoorbeeld van siliciumdioxyde opgebracht op de oppervlakken van de polysiliciumlaag 40 en de isolatielaag 28. Vervolgens worden achtereenvolgens de isolatielaag en een polysilicium opofferingslaag opgebracht op het 20 oppervlak van de isolatielaag 68. Met gebruikmaking van een conventionele fotolithografische en etsbewerking worden de isolatielaag en de polysilicium opofferingslaag zodanig bepaald dat deze de isolatielagen 70a, 70b vormen alsmede de polysilicium opofferingslagen 72a, 72b die in de tekening 25 worden getoond. De isolatielagen 70a, 70b kunnen bijvoorbeeld bestaan uit een siliciumnitridelaag die is opgebracht tot een dikte van ongeveer 1.000 A. De polysilicium opoffe-ringslagen 72a, 72b worden opgebracht tot een dikte van bijvoorbeeld 1.000 A. De isolatielaag 70a en de polysilici-30 um opofferingsla&g 72a vormen tezamen een gestapelde laag 70a, 72a die zich bij voorkeur bevindt boven het overeenkomstige draingebied 16a. De isolatielaag 70b en de polysi- 1005637 21 licium opofferingslaag 72b vormen op dezelfde wijze tezamen een gestapelde laag 70b, 72b die zich bij voorkeur bevindt boven het overeenkomstige draingebied 16b. Vervolgens worden siliciumdioxyde afstandsdelen 74a en 74b op de respec-5 tievelijke zijwanden gevormd van de gestapelde lagen 70a, 72a en 70b, 72b. Bij deze uitvoeringsvorm kunnen de siliciumdioxyde afstandsdelen 74a en 74b worden gevormd met een de volgende stappen: eerst het opbrengen van een silicium-dioxydelaag tot een dikte van bijvoorbeeld ongeveer 1.000 A 10 en vervolgens terugetsen van de siliciumdioxydelaag.

Figuur 5B toont vervolgens dat bij de opvolgende stap CVD wordt uitgevoerd voor het opbrengen van een isolatielaag 76 bijvoorbeeld bestaande uit siliciumnitride tot een dikte van ongeveer 2.000 A. Vervolgens wordt CMP uitge-15 voerd voor het polijsten van de isolatielaag 76 totdat althans de bovenoppervlakken van de gestapelde lagen 70a, 72a en 70b, 72b zijn blootgelegd. Vervolgens worden met gebruikmaking van de gestapelde lagen 70a, 72a en 70b, 72b en de isolatielaag 76 als etsmaskers de siliciumdioxyde af-20 standsdelen 74a en 74b met behulp van etsen verwijderd.

Vervolgens worden met gebruikmaking van de gestapelde lagen 70a, 72a en 70b, 72b alsmede de isolatielaag 76 wederom als etsmaskers de isolatielagen 68 en 28 geëtst totdat het oppervlak van de polysiliciumlaag 26 is bereikt zodat de ope-25 ningen 78a en 78b worden gevormd.

Bij de volgende stap, zie figuur 5C, wordt met gebruikmaking van de polysilicium opofferingslagen 72a, 72b als etsmaskers de isolatielaag 76 door etsen verwijderd. Vervolgens wordt een polysiliciumlaag 80 op de oppervlakken 30 van de gestapelde lagen 70a, 72a en 70b, 72b opgebracht alsmede de isolatielaag 68 tot een dikte van bijvoorbeeld ongeveer 1.000 A waarbij tevens de openingen 78a en 78b 1 0056.37 22 worden opgevuld. Voor het vergroten van de conductiviteit van de polysiliciumlaag 80 worden bijvoorbeeld arseenionen geïmplanteerd in de polysiliciumlaag 80. Vervolgens wordt CMP uitgevoerd voor het polijsten van de polysiliciumlaag 5 80 en de polysilicium opofferingslagen 72a, 72b totdat al thans de bovenoppervlakken van de isolatielagen 70a, 70b zijn blootgelegd. Daarna wordt met gebruikmaking van de polysiliciumlaag 80 als masker een natte etsbewerking uitgevoerd voor het opeenvolgend verwijderen van de isolatiela-10 gen 70a, 70b en de isolatielagen 68 en 28 daarbeneden.

Figuur 5D toont dat bij de volgende stap een conventionele fotolithografische en etsbewerking wordt uitgevoerd om successievelijk de polysiliciumlaag 80, de isolatielaag 68, de polysiliciumlaag 40, de isolatielaag 28 en 15 de polysiliciumlaag 26 te etsen voor het bepalen van een opslagelektrode van de ladingsopslagcondensator bij iedere geheugeneenheid. Dat wil zeggen dat door de voornoemde stap de polysiliciumlagen 80, 40 en 26 worden opgedeeld in secties 80a, 80b, 40a, 40b en 26a, 26b, zie de tekening. Ver-20 volgens wordt een natte etsbewerking uitgevoerd voor het verwijderen van de overblijvende isolatielagen 68 en 28 met gebruikmaking van de beschermingslaag 22 als etseindpunt.

De vervaardiging van een opslagelektrode van een ladingsopslagcondensator van een DRAM is hiermede voltooid. Zoals 25 figuur 5D toont omvat de opslagelektrode een stamvormige polysiliciumlaag 26a/26b en twee takvormige polysiliciumlagen 80a/80b en 40a/40b ieder voorzien van een L-vormige dwarsdoorsnede. De stamvormige polysiliciumlagen 26a, 26b zijn elektrisch gekoppeld met de draingebieden 16a en 16b 30 van de overbrengtransistors in de DRAM en hebben een T- vormige dwarsdoorsnede. De twee takvormige polysiliciumlagen 80a, 80b en 40a, 40b zijn in het algemeen evenwijdig 1005637 23 met elkaar en bezitten holle cilindrische vormen en horizontale dwarsdoorsnedes die cirkelvormig kunnen zijn, rechthoekig of met iedere andere vorm. De takvormige poly-siliciumlagen 80a, 80b en 40a, 40b strekken zich respectie-5 velijk verticaal opwaarts uit vanaf het bovenoppervlak van de polysiliciumlagen 26a, 26b over een zekere afstand en strekken zich vervolgens horizontaal buitenwaarts uit. Opvolgende bewerkingsstappen zijn niet verschillend van conventionele bewerkingen en worden daarom hierin niet be-10 schreven. Wanneer meer dan twee takvormige elektrodelagen nodig zijn kunnen verdere takken worden geproduceerd door de herhaaldelijke toepassing van gestapelde laagformaties overeenkomstig de werkwijze die wordt beschreven in verbinding met deze uitvoeringsvorm.

15

Vijfde voorkeursuitvoeringsvorm

Bij de voorgaande eerste tot vierde uitvoeringsvormen bezitten de takvormige elektrodelagen van de opslag-elektrode allen L-vormige dwarsdoorsnedes. De uitvinding is 20 evenwel niet beperkt tot een dergelijke vorm. De takvormige elektrodelagen van de opslagelektrode kunnen verschillende andere dwarsdoorsnedevormen bezitten. Bij de volgende uitvoeringsvorm heeft een takvormige elektrodelaag van de opslagelektrode een L-vormige dwarsdoorsnede terwijl een an-25 dere is voorzien van een T-vormige dwarsdoorsnede.

De figuren 6A en 6B illustreren een vijfde uitvoeringsvorm van een halfgeleidergeheugeninrichting met een boomvormige ladingsopslagcondensator volgens de uitvinding. De uitvoeringsvorm van de halfgeleidergeheugeninrichting 30 kan worden geconstrueerd met behulp van een vijfde voor- keurswerkwijze voor het vervaardigen van halfgeleidergeheugeninrichting volgens de uitvinding.

1005637 24

De boomvormige opslagelektrode van de vijfde uitvoeringsvorm is gebaseerd op de wafelstructuur van figuur 2F met gebruikmaking van een andere vervaardigingswerkwijze voor het produceren van DRAM-opslagelektrode met een andere 5 structuur. Elementen in de figuren 6A en 6B die identiek zijn met die in figuur 2F worden aangeduid met dezelfde verwij zingscij fers.

Figuur 2F toont tezamen met figuur 6A dat bij de volgende stap met gebruikmaking van de polysiliciumlaag 40 10 als masker een natte etsbewerking wordt uitgevoerd voor het verwijderen van de isolatielagen 30a, 30b. Vervolgens wordt CVD uitgevoerd voor het opbrengen van een isolatielaag 82, bijvoorbeeld een siliciumdioxydelaag op de oppervlakken van de isolatielaag 28 en de polysiliciumlaag 40. Daarna wordt 15 een conventionele fotolithografische en etsbewerking uitgevoerd voor het selectief etsen van, in volgorde, de isolatielaag 82, en de isolatielaag 28 totdat het oppervlak van de polysiliciumlaag 26 wordt bereikt waardoor openingen 84a en 84b worden gevormd. De openingen 84a en 84b bevinden 20 zich bij voorkeur in posities boven de overeenkomstige draingebieden 16a en 16b. Vervolgens wordt CVD uitgevoerd voor het opbrengen van een polysiliciumlaag 86 tot bijvoorbeeld een dikte van ongeveer 1.000 A op het oppervlak van de isolatielaag 82 teneinde de openingen 84a en 84b op te 25 vullen. Ter verhoging van de conductiviteit van de polysiliciumlaag 86 kunnen bijvoorbeeld arseenionen worden geïmplanteerd in de polysiliciumlaag 86.

Figuur 6B toont dat bij de volgende stap een conventionele fotolithografische en etsbewerking wordt toege-30 past voor het opeenvolgend etsen van de polysiliciumlaag 86, de isolatielaag 82, de polysiliciumlaag 40, de isolatielaag 28 en de polysiliciumlaag 26 voor het bepalen van 1005637 25 een opslagelektrode van de ladingsopslagcondensator bij iedere geheugeneenheid. Door de voorgaande stappen worden de polysiliciumlagen 86, 40 en 26 opgedeeld in secties 86a, 86b, 40a, 40b en 26a, 26b zoals in de tekening wordt ge-5 toond. Vervolgens wordt een nat etsproces uitgevoerd met gebruikmaking van de etsbeschermingslaag 22 als het etseindpunt voor het verwijderen van de isolatielagen 82 en 28. De vervaardiging van de opslagelektrodes van de la-dingsopslagcondensatoren in de DRAM is hiermede voltooid.

10 Zoals in figuur 6B wordt getoond omvat de opslagelektrode een stamvormige polysiliciumlaag 26a/26b, een takvormige polysiliciumlaag 40a/40b met een L-vormige dwarsdoorsnede en een andere takvormige polysiliciumlaag 86a/86b met een T-vormige dwarsdoorsnede. De stamvormige polysiliciumlagen 15 26a, 26b zijn elektrisch gekoppeld met de draingebieden 16a en 16b van de overbrengtransistors in de DRAM en bezitten een T-vormige dwarsdoorsnede. De takvormige polysiliciumlagen 40a, 40b met L-vormige dwarsdoorsnede bezitten een algemeen holle cilindrische vorm alhoewel de horizontale 20 dwarsdoorsnede cirkelvormig kan zijn, rechthoekig of iedere andere vorm kan hebben. De takvormige polysiliciumlagen 40a, 40b strekken zich over een zekere afstand verticaal uit vanaf het bovenoppervlak van de stamvormige polysiliciumlagen 26a, 26b en vervolgens in een buitenwaartse hori-25 zontale richting. De verticale secties van de takvormige polysiliciumlagen 86a, 86b hebben een algemeen holle cilindrische vorm alhoewel de horizontale dwarsdoorsnede cirkel-vormig kan zijn, rechthoekig of iedere andere vorm kan bezitten. De takvormige polysiliciumlagen 86a, 86b strekken 30 zich over een zekere afstand verticaal uit vanaf het bovenoppervlak van de stamvormige polysiliciumlagen 26a, 26b en vervolgens horizontaal in een buitenwaartse richting.

1005637 26

Zesde voorkeursuitvoeringsvorm

Bij de volgende zesde uitvoeringsvorm wordt een 5 andere werkwijze gebruikt voor het vormen van een opslage-lektrode met een andere structuur. De structuur van de op-slagelektrode van deze uitvoeringsvorm is zeer gelijksoortig aan die van de vijfde uitvoeringsvorm. Het verschil ligt in de takvormige polysiliciumlaag die bij deze uitvoe-10 ringsvorm een kolomstructuur bezit in plaats van een T- vormige dwarsdoorsnede zoals bij de vijfde uitvoeringsvorm.

De boomvormige opslagelektrode van de zesde uitvoeringsvorm is gebaseerd op de wafelstructuur van figuur 6A met gebruikmaking van een andere vervaardigingswerkwijze 15 voor het produceren van een DRAM-opslagelektrode met een andere structuur. Elementen in figuur 7 die identiek zijn met die welke in figuur 6A voorkomen zijn aangeduid met dezelfde verwijzingscijfers.

Figuur 6A toont tezamen met figuur 7 dat CMP wordt 20 gebruikt voor het polijsten van de polysiliciumlaag 86 totdat althans het bovenoppervlak van de isolatielaag 82 is blootgelegd zodat kolomvormige polysiliciumlagen 88a en 88b worden gevormd zoals in de tekening wordt getoond. Daarna wordt een natte etsbewerking uitgevoerd met gebruikmaking 25 van de polysiliciumlaag 40 als masker voor het verwijderen van de isolatielaag 82 en het blootliggende gedeelte van de isolatielaag 28. Een conventionele fotolithografische en etsbewerking wordt vervolgens uitgevoerd voor het opeenvolgend selectief etsen van delen van de polysiliciumlaag 40, 30 de isolatielaag 28 en de polysiliciumlaag 26 totdat het oppervlak van de etsbeschermingslaag 22 is blootgelegd. Een opslagelektrode van de ladingsopslagcondensator in iedere 1005637 27 geheugeneenheid wordt aldus bepaald. Door de voorgaand genoemde stappen worden de polysiliciumlagen 40 en 26 onderverdeeld in secties 40a, 40b en 26a, 26b zoals in de tekening wordt getoond. Vervolgens wordt met gebruikmaking van 5 de etsbeschermingslaag 22 als het etseindpunt wederom een natte etsbewerking uitgevoerd voor het wegetsen van de isolatielaag 28. De vervaardiging van de opslagelektrodes voor de ladingsopslagcondensatoren in de DRAM is hiermee voltooid. Zoals figuur 7 toont omvat de opslagelektrode een 10 stamvormige polysiliciumlaag 26a/26b, een takvormige poly-siliciumlaag 40a/40b met een L-vormige dwarsdoorsnede en een kolomvormige takvormige polysiliciumlaag 88a/88b. De stamvormige polysiliciumlagen 26a, 26b zijn elektrisch gekoppeld met de respectievelijke draingebieden 16a en 16b 15 van de overbrengtransistors in de DRAM. De takvormige polysiliciumlagen 40a, 40b die een L-vormige structuur bezitten hebben een algemeen holle cilindrische vorm alhoewel de horizontale dwarsdoorsnede cirkelvormig kan zijn, rechthoekig of iedere andere vorm kan bezitten. De takvormige polysili-20 ciumlagen 40a, 40b strekken zich over een zekere afstand verticaal opwaarts uit vanaf het bovenoppervlak van de stamvormige polysiliciumlagen 26a, 26b en strekken zich vervolgens buitenwaarts horizontaal uit. De kolomvormige takvormige polysiliciumlagen 88a, 88b strekken zich vanaf 25 het bovenoppervlak van de stamvormige polysiliciumlagen 26a verticaal opwaarts uit en bezitten een horizontale dwarsdoorsnede die cirkelvormig kan zijn, rechthoekig of iedere andere vorm kan bezitten.

30 Zevende voorkeursuitvoeringsvorm

Bij de voorgaande eerste tot zesde uitvoeringsvormen raakt het onderoppervlak van het horizontale deel van 1005637 28 de stamvormige polysiliciumlaag de etsbeschermingslaag en tevens wordt CMP toegepast bij de verwijdering en het in secties verdelen van de polysiliciumlaag boven de gestapelde lagen. De uitvinding is evenwel tot het bovenstaande 5 niet beperkt. Bij de volgende uitvoeringsvorm is het onder-oppervlak van het horizontale deel van de stamvormige polysiliciumlaag gescheiden van de etsbeschermingslaag daaronder door een zekere afstand zodat het oppervlaktegebied van de opslagelektrode wordt vergroot. Tevens wordt een alter-10 natieve techniek beschreven zoals toepassing van een conventionele fotolithografische en etsbewerking voor het onderverdelen van de polysiliciumlaag boven de gestapelde laag.

Figuren 8A tot 8E illustreren een zevende uitvoe-15 ringsvorm van een halfgeleidergeheugeninrichting met een boomvormige ladingsopslagcondensator volgens de uitvinding. Deze uitvoeringsvorm van de halfgeleidergeheugeninrichting wordt geproduceerd met behulp van een zevende voorkeurs-werkwijze voor het vervaardigen van een halfgeleidergeheu-20 geninrichting volgens de uitvinding.

De boomvormige opslagelektrode van de zevende uitvoeringsvorm is gebaseerd op de wafelstructuur van figuur 2A met gebruikmaking van een andere vervaardigingswerkwijze voor het produceren van een DRAM-opslagelektrode met een 25 andere structuur. Elementen in figuur 8A tot 8E die identiek met die in figuur 2A worden aangeduid met dezelfde verwij zingscij fers.

Figuur 2A toont tezamen met figuur 8A dat CVD wordt uitgevoerd voor het opbrengen van een isolatielaag 30 30, een etsbeschermingslaag 92 en een isolatielaag 94. De isolatielaag 90 kan bijvoorbeeld bestaan uit een BPSG-laag die is opgebracht tot een dikte van ongeveer 7.000 A. De 1 005637 29 etsbeschermingslaag 92 kan bijvoorbeeld bestaan uit een si-liciumnitridelaag die is aangebracht tot een dikte van ongeveer 1.000 A. De isolatielaag 94 kan bijvoorbeeld bestaan uit een siliciumdioxydelaag die is opgebracht tot een dikte 5 van ongeveer 1.000 A. Daarna wordt een conventionele foto-lithografische en etsbewerking uitgevoerd voor het selectief opeenvolgend etsen van de isolatielaag 94, de etsbeschermingslaag 92, de isolatielaag 90 en de poortoxydelaag 14. Als resultaat worden de opslagelektrodecontactgaten 96a 10 en 96b gevormd. De opslagelektrodecontactgaten 96a en 96b strekken zich uit vanaf een bovenoppervlak van de isolatielaag 94 tot een bovenoppervlak van de draingebieden 16a en 16b. Een polysiliciumlaag wordt vervolgens aangebracht op het oppervlak van de isolatielaag 94 en vult de opslagelek-15 trodecontactgaten 96a en 96b op. Daarna wordt wederom een conventionele fotolithografische en etsbewerking uitgevoerd ter bepaling van de polysiliciumlaag zodat de polysiliciumlaag 98 wordt gevormd zoals in de tekening wordt getoond. Ter verhoging van de conductiviteit van de polysiliciumlaag 20 kunnen bijvoorbeeld arseenionen worden geïmplanteerd in de polysiliciumlaag. Zoals figuur 8A toont vult de polysiliciumlaag 98 de opslagelektrodecontactgaten 96a en 96b en dekt tevens het oppervlak af van de isolatielaag 94. Vervolgens wordt een isolatielaag 100 bijvoorbeeld een siliciumdioxy-25 delaag opgebracht op het oppervlak van de polysiliciumlaag 98 tot een dikte van ongeveer 7.000 A.

Figuur 8B toont dat in de volgende stap een isolatielaag en een polysilicium opofferingslaag successievelijk worden opgebracht op het oppervlak van de isolatielaag 100. 30 Vervolgens wordt een conventionele fotolithografische en etsbewerking uitgevoerd voor het definiëren van de isolatielaag en de polysilicium opofferingslaag zodat massieve 1005637 30 isolatielagen 102a, 102b en polysilicium opofferingslagen 104a, 104b van cilindrische vorm worden gevormd, zoals getoond in de tekeningen. De horizontale dwarsdoorsnedes van de isolatielagen 102a, 102b en de polysilicium opoffe-5 ringslagen 104a, 104b kunnen cirkelvormig zijn, rechthoekig of iedere andere vorm bezitten. De isolatielagen 102a, 102b kunnen bijvoorbeeld bestaan uit siliciumnitridelagen die zijn opgebracht tot een dikte van ongeveer 1.000 A. De polysilicium opofferingslagen 104a, 104b worden opgebracht 10 tot een dikte van bijvoorbeeld ongeveer 1.000 A. De isolatielaag 102a tezamen met de polysilicium opofferingslaag 104a vormt een gestapelde laag 102b, 104b die zich bij voorkeur bevindt in een positie boven het overeenkomstige draingebied 16b. Op dezelfde wijze vormen de isolatielaag 15 102b tezamen met de polysilicium opofferingslaag 104b een gestapelde laag 102b, 104b die zich bij voorkeur bevindt in een positie boven het overeenkomstige draingebied 16b. Vervolgens worden siliciumdioxyde afstandsdelen 106a, 106b gevormd op de zijwanden van de gestapelde lagen 102a, 104a en 20 102b, 104b. Bij deze uitvoeringsvorm kunnen de siliciumdi oxyde afstandsdelen 106a, 106b worden gevormd met behulp van de volgende stappen: eerst opbrengen van een silicium-dioxydelaag tot een dikte van bijvoorbeeld ongeveer 1.000 A gevolgd door terugetsen van de siliciumdioxydelaag. Daarna 25 wordt CVD uitgevoerd voor het opbrengen van een isolatielaag 108, bijvoorbeeld een siliciumnitridelaag tot een dikte van ongeveer 2.000 A. Vervolgens wordt CMP uitgevoerd voor het polijsten van de isolatielaag 108 totdat althans het bovenoppervlak van de gestapelde lagen 102a, 104a en 30 102b, 104b is blootgelegd.

Figuur 8C toont dat bij de volgende stap met gebruikmaking van de gestapelde lagen 102a, 104a en 102b, 1005637 31 104b en de isolatielaag 108 als etsmaskers de siliciumdi-oxyde afstandsdelen 106a, 106b worden verwijderd door etsen. Vervolgens wordt met gebruikmaking van dezelfde gestapelde lagen 102a, 104a en 102b, 104b alsmede de isolatie- 5 laag 108 bij wijze van etsmaskers de isolatielaag 100 geëtst totdat het oppervlak van de polysiliciumlaag 98 is bereikt. Daarna wordt met gebruikmaking van de polvsilicium opofferingslagen 104a, 104b als etsmaskers de isolatielaag 108 door etsen verwijderd. De openingen 110a en 110b worden 10 aldus gevormd.

Figuur 8D toont dat bij de volgende stap een polysiliciumlaag 112 wordt opgebracht op de oppervlakken van de gestapelde lagen 102a, 104a en 102b, 104b en op de isolatielaag 100 tot bijvoorbeeld een dikte van ongeveer 1.000 A 15 en ook voor het opvullen van de openingen 100a en 110b. Om de conductiviteit van de polysiliciumlaag 112 te verhogen kunnen bijvoorbeeld arseenionen worden geïmplanteerd in de polysiliciumlaag 112. Daarna wordt een conventionele foto-lithografische en etsbewerking uitgevoerd voor het bepalen 20 van de polysiliciumlaag 112 en de polysilicium opoffe-ringslagen 104a, 104b. Het resultaat is dat de gedeeltes boven de isolatielagen 102a, 102b worden opgedeeld voor het vormen van de in de tekening getoonde structuur.

Figuur 8E toont dat in opeenvolgende stappen met 25 gebruikmaking van de polysiliciumlaag 112 en de polysilicium opofferingslagen 104a, 104b als maskers een natte etsbewerking wordt uitgevoerd voor het opeenvolgend wegetsen van de isolatielagen 102a, 102b en de isolatielaag 100 daaronder. Daarna wordt een conventionele fotolithografische en 30 etsbewerking uitgevoerd voor het opeenvolgend etsen van de polysiliciumlaag 112, de isolatielaag 100 en de polysiliciumlaag 98 voor het bepalen van een opslagelektrode van de 1005637 32 ladingsopslagcondensator voor iedere geheugeneenheid. Met behulp van de bovenstaande stappen worden de polysilicium-lagen 112 en 98 onderverdeeld in secties 112a, 112b en 98a, 98b. Vervolgens, met gebruikmaking van de etsbescher-5 mingslaag 92 als etseindpunt wordt wederom een natte etsbe-werking uitgevoerd voor het verwijderen van de isolatielagen 100 en 94. De vervaardiging van de opslagelektrode van de ladingsopslagcondensator in de DRAM is zodoende voltooid. Zoals figuur 8E toont omvat de opslagelektrode een 10 stamvormige polysiliciumlaag 98a/98b alsmede een takvormige polysiliciumlaag 112a/ll2b met een T-vormige dwarsdoorsnede. De stamvormige polysiliciumlagen 98a, 98b zijn elektrisch gekoppeld met de respectievelijke draingebieden 16a, 16b van de overbrengtransistors in de DRAM. Er wordt een 15 afstand aangehouden tussen de onderoppervlakken van de horizontale sectie van de stamvormige polysiliciumlagen en de bovenoppervlakken van de etsbeschermingslaag 92 ter verhoging van het oppervlaktegebied van de opslagelektrode. De takvormige polysiliciumlagen 112a, 112b bezitten een alge-20 meen holle cilindrische vorm, alhoewel de horizontale dwarsdoorsnede cirkelvormig kan zijn, rechthoekig of iedere andere vorm kan bezitten. De takvormige polysiliciumlagen 112a, 112b strekken zich bovenwaarts over een zekere afstand uit vanaf het bovenoppervlak van de stamvormige poly-25 siliciumlagen 98a, 98b en strekken zich vervolgens horizontaal buitenwaarts uit.

Het zal voor de vakman in het vakgebied van de vervaardiging van halfgeleiders duidelijk zijn dat de voorgaand geopenbaarde uitvoeringsvormen kunnen worden toege-30 past ofwel alleen ofwel in combinatie voor het verschaffen van opslagelektrodes van verschillende vormen en afmetingen op een enkele DRAM-chip. Deze variaties worden allen be- 1005637 33 schouwd als te behoren tot de beschermingsomvang van de uitvinding.

Alhoewel in de bijvoegde tekeningen de uitvoeringsvormen van de drains van de overbrengtransistors zijn 5 gebaseerd op diffusiegebieden in een siliciumsubstraat zijn andere variaties, bijvoorbeeld draingebieden van het gleuf-type (trench-type) mogelijk.

Elementen in de bijgevoegde tekeningen zijn schematische schema's die uitsluitend de toelichting dienen en 10 derhalve niet op werkelijke schaal worden weergegeven. De vormen, afmetingen en richthoeken van de elementen van de uitvinding zoals deze worden getoond zijn geen beperkingen van de omvang van de uitvinding.

Alhoewel de uitvinding bij wijze van voorbeeld is 15 beschreven in termen van voorkeursuitvoeringsvormen dient te worden begrepen dat de uitvinding niet tot de geopenbaarde uitvoeringsvormen is beperkt. Integendeel ligt het in de bedoeling verschillende modificaties en soortgelijke opstellingen af te dekken zoals deze voor de vakman duide-20 lijk zullen zijn. De omvang van de bijgevoegde conclusies dient derhalve de breedst mogelijke interpretatie te worden verleend teneinde al dergelijke modificaties en soortgelijke opstellingen te omvatten.

1005637

Claims (6)

1. Halfgeleidergeheugeninrichting omvattende: een substraat, een overbrengtransistor met source-/drain-gebieden gevormd op het substraat en 5 een ladingsopslagcondensator die elektrisch is ge koppeld met een van de source-/drain-gebieden van de overbrengt ransistor, waarbij de ladingsopslagcondensator verder omvat: een stamvormige geleidingslaag met een T-10 vormige dwarsdoorsnede en met een onderuiteinde dat elektrisch is gekoppeld met het genoemde exemplaar van de source- /drain-gebieden van de overbrengtransistor, waarbij de stamvormige geleidingslaag zich in hoofdzaak opwaarts uit-strekt vanaf het ondereinde over een zekere afstand tot aan 15 een bovenste punt en zich in buitenwaartse richting uit-strekt in hoofdzaak horizontaal vanaf het bovenste punt, een eerste takvormige geleidingslaag omvattende een eerste segment en een tweede segment waarbij het eerste segment een eerste uiteinde bezit dat is verbon-20 den met een bovenoppervlak van de stamvormige geleidingslaag en zich verticaal opwaarts uitstrekt naar een tweede uiteinde, welk tweede segment een eerste uiteinde bezit dat is verbonden met het tweede uiteinde van het eerste segment en zich horizontaal uitstrekt en de stamvormige 25 geleidingslaag en de eerste takvormige geleidingslaag in combinatie een opslagelektrode vormen van de ladingsopslagcondensator, r 1005637 een dielektrische laag die blootliggende oppervlakken afdekt van de stamvormige geleidingslaag en de takvormige geleidingslaag en een overdekkende geleidingslaag over de 5 dielektrische laag, welke overdekkende geleidingslaag dient als een tegenovergelegen elektrode van de ladingsopslagcon-densator, met het kenmerk, dat het tweede segment van de eerste takvormige geleidingslaag zich horizontaal binnen-10 waarts uitstrekt vanaf het tweede uiteinde van het eerste segment.

2. Halfgeleidergeheugeninrichting volgens conclusie 1, met het kenmerk, dat de eerste takvormige geleidingslaag is verbonden met de stamvormige geleidingslaag 15 bij een omtreksrand van de stamvormige geleidingslaag en waarbij het tweede segment van de eerste takvormige geleidingslaag zich horizontaal uitstrekt vanaf het tweede uiteinde van het eerste segment in een richting naar een andere omtreksrand van de stamvormige geleidingslaag.

3. Halfgeleidergeheugeninrichting volgens conclu sie 1, met het kenmerk, dat de ladingsopslagcondensator verder een takvormige geleidingslaag omvat met een eerste uiteinde dat is verbonden met het bovenoppervlak van de stamvormige geleidingslaag en waarbij de dielektrische laag 25 verder is gevormd op blootliggende oppervlakken van de tweede takvormige geleidingslaag.

4. Halfgeleidergeheugeninrichting volgens conclusie 3, met het kenmerk, dat de tweede takvormige geleidingslaag een T-vormige dwarsdoorsnede bezit.

5. Halfgeleidergeheugeninrichting volgens conclu sie 3, met het kenmerk, dat de tweede takvormige gelei- 1005637 dingslaag een kolomvorm bezit en zich verticaal uitstrekt vanaf het bovenoppervlak van de stamvormige geleidingslaag.

6. Halfgeleidergeheugeninrichting volgens conclusie 1, met het kenmerk, dat de ladingsopslagcondensator een 5 tweede takvormige geleidingslaag omvat die in hoofdzaak evenwijdig loopt met de eerste takvormige geleidingslaag waarbij een eerste uiteinde van de tweede takvormige geleidingslaag is verbonden met het bovenoppervlak van de stamvormige geleidingslaag. 10 1005637