NL1005637C2 - Charge storage capacitor electrode structure production for semiconductor memory device - Google Patents

Charge storage capacitor electrode structure production for semiconductor memory device Download PDF

Info

Publication number
NL1005637C2
NL1005637C2 NL1005637A NL1005637A NL1005637C2 NL 1005637 C2 NL1005637 C2 NL 1005637C2 NL 1005637 A NL1005637 A NL 1005637A NL 1005637 A NL1005637 A NL 1005637A NL 1005637 C2 NL1005637 C2 NL 1005637C2
Authority
NL
Netherlands
Prior art keywords
layer
shaped
branch
polysilicon
conductive layer
Prior art date
Application number
NL1005637A
Other languages
Dutch (nl)
Inventor
Fang-Ching Chao
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to NL1005637A priority Critical patent/NL1005637C2/en
Application granted granted Critical
Publication of NL1005637C2 publication Critical patent/NL1005637C2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Landscapes

  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

The semiconductor memory device includes a substrate; a transfer transistor on the substrate provided with source-drain areas and a storage capacitor connected to one of the areas of the transistor. The storage capacitor includes a T-shaped stem-like conducting layer with a lower end connected to the source-drain area and extending upwards over a certain distance and then outwards horizontally; a first branch-like conducting layer with two segments, one end of the first connected to the upper surface of the stem-like conducting layer extending upwards to which the second segment is connected extending horizontally so that the conducting layers together form an electrode for the storage capacitor; a dielectric layer covering exposed surfaces of the conducting layers and a conducting layer covering the dielectric layer and serving as the opposite electrode such that the second segment of the first branch-like conducting layer extends inwards horizontally from the outer end of the first segment.

Description

HalfgeleidergeheugeninrichtingSemiconductor memory device

ACHTERGROND VAN DE UITVINDINGBACKGROUND OF THE INVENTION

1. Gebied van de uitvinding 5 De uitvinding heeft algemeen betrekking op halfge- leidergeheugeninrichtingen en meer in het bijzonder op de structuur van een dynamic random access memory (DRAM) cel met een overbrengtransistor en een boomvormige ladingsop-slagcondensator.1. Field of the Invention The invention relates generally to semiconductor memory devices and more particularly to the structure of a dynamic random access memory (DRAM) cell with a transfer transistor and a tree-shaped charge storage capacitor.

10 2. Beschrijving van verwante techniek10 2. Description of Related Art

Figuur 1 is een circuitschema van een geheugencel voor een DRAM-inrichting. Zoals in de tekening wordt getoond bestaat een DRAM-cel in hoofdzaak uit een overbreng-15 transistor T en een ladingsopslagcondensator C. Een source van de overbrengtransistor T is verbonden met een overeenkomstige bitlijn BL en de drain is verbonden met een opsla-gelektrode 6 van de ladingsopslagcondensator C. Een gate van de overbrengtransistor T is verbonden met een overeen-20 komstige woordlijn WL. Een tegenovergelegen elektrode 8 van de condensator C is verbonden met een constante voedingsbron. Een dielektrische film 7 is aanwezig tussen de opsla-gelektrode 6 en de tegenovergelegen elektrode 8.Figure 1 is a circuit diagram of a memory cell for a DRAM device. As shown in the drawing, a DRAM cell mainly consists of a transfer transistor T and a charge storage capacitor C. A source of the transfer transistor T is connected to a corresponding bit line BL and the drain is connected to a storage electrode 6 of the charge storage capacitor C. A gate of the transfer transistor T is connected to a corresponding word line WL. An opposite electrode 8 of the capacitor C is connected to a constant power source. A dielectric film 7 is present between the storage electrode 6 and the opposite electrode 8.

Bij het vervaardigingsprocédé van DRAM's wordt een 25 tweedimensionale condensator, ook wel genoemd een planaire condensator, hoofdzakelijk gebruikt bij conventionele DRAM's met een opslagcapaciteit van minder dan 1M (mega = miljoen) bits. Bij een DRAM met een geheugencel die gebruik 1005637 2 maakt van een planaire condensator worden elektrische ladingen opgeslagen op het hoofdoppervlak van een halfgelei-dersubstraat zodat het hoofdoppervlak een groot gebied dient te beslaan. Dit soort geheugencel is daarom niet ge-5 schikt voor een DRAM met een hoge integratiegraad. Voor een hoog geïntegreerde DRAM, zoals een DRAM met meer dan 4M bits geheugen is een driedimensionale condensator, ook wel condensator van het gestapelde soort (stacked-type) of gleuftype (trench-type) genoemd, ingevoerd.In the manufacturing process of DRAMs, a two-dimensional capacitor, also referred to as a planar capacitor, is mainly used with conventional DRAMs with a storage capacity of less than 1M (mega = million) bits. In a DRAM with a memory cell using a planar capacitor 1005637 2, electric charges are stored on the major surface of a semiconductor substrate so that the major surface must cover a large area. This type of memory cell is therefore not suitable for a DRAM with a high degree of integration. For a highly integrated DRAM, such as a DRAM with more than 4M bits of memory, a three-dimensional capacitor, also referred to as stacked-type capacitor or trench-type capacitor, has been introduced.

10 Bij condensatoren van het gestapelde type of gleuftype is het mogelijk gemaakt om een groter geheugen te verkrijgen in een gelijk volume. Voor het realiseren van een halfgeleiderinrichting van nog hogere integratiegraad zoals een VLSI-circuit (very-large-scale integration) met 15 een capaciteit van 64M bits blijkt evenwel een condensator van een simpele driedimensionale structuur zoals de conventionele condensator van het gestapelde type of het gleufty-pe ontoereikend te zijn.10 With stacked or slot type capacitors, it is possible to obtain a larger memory in an equal volume. However, for realizing a semiconductor device of even higher integration degree such as a VLSI (very-large-scale integration) circuit with a capacity of 64M bits, a capacitor of a simple three-dimensional structure such as the conventional capacitor of the stacked type or the slot type -pe to be inadequate.

Een oplossing voor het verbeteren van de capaci-20 teit van een condensator is gebruikmaking van een gestapelde condensator van het vin-type zoals is voorgesteld in het artikel " 3-Dimensional Stacked Capacitor Cell for 16M en 64M DRAM's" , International Electron Devices Meeting, pagina's 592-595, december 1988 van Erna en anderen. De gesta-25 pelde condensator van het vin-type omvat elektrodes en die-lektrische films die zich in vinvorm uitstrekken in een aantal gestapelde lagen. DRAM's voorzien van gestapelde condensatoren van het vin-type worden ook geopenbaard in het Amerikaanse octrooischrift 5.071.783 (Taguchi en ande-30 ren), 5.126.810 (Gotou), 5.196.365 (Gotou) en 5.206.787 (Fuj ioka) .A solution for improving capacitor capacity is to use a fin-type stacked capacitor as suggested in the article "3-Dimensional Stacked Capacitor Cell for 16M and 64M DRAMs", International Electron Devices Meeting, pages 592-595, December 1988 by Erna et al. The fin-type stacked capacitor comprises electrodes and dielectric films extending in fin form in a plurality of stacked layers. DRAMs provided with fin-type stacked capacitors are also disclosed in U.S. Patent 5,071,783 (Taguchi and others), 5,126,810 (Gotou), 5,196,365 (Gotou), and 5,206,787 (Fuj ioka) .

1005637 31005637 3

Een andere oplossing voor het verbeteren van de capaciteit van een condensator is gebruik te maken van een gestapelde condensator van het zogenaamde cilindrische type zoals voorgesteld in het artikel "Novel Stacked Capacitor 5 Cell for 64-Mb DRAM", 1989 Symposium on VLSI Technology Digest of Technical Papers, pagina's 69-70 van Wakamiya en anderen. De gestapelde condensator van het cilindrische type omvat elektrodes en dielektrische films die zich in cilindrische vorm uitstrekken voor het verhogen van het op-10 pervlaktegebied van de elektrodes. Een DRAM voorzien van een gestapelde condensator van het cilindrische type wordt ook geopenbaard in het Amerikaanse octrooischrift 5.077.688 (Kumanoya en anderen).Another solution for improving the capacitance of a capacitor is to use a stacked capacitor of the so-called cylindrical type as suggested in the article "Novel Stacked Capacitor 5 Cell for 64-Mb DRAM", 1989 Symposium on VLSI Technology Digest of Technical Papers, pages 69-70 of Wakamiya and others. The cylindrical-type stacked capacitor includes electrodes and dielectric films that extend in a cylindrical shape to increase the surface area of the electrodes. A DRAM comprising a cylindrical type stacked capacitor is also disclosed in U.S. Patent No. 5,077,688 (Kumanoya et al.).

Uit US-A 5 459 094 is een halfgeleidergeheugenin-15 richting bekend met een ladingsopslagcondensator met een stamvormige geleidingslaag met een T-vormige dwarsdoorsnede waarop zich een takvormige geleidingslaag bevindt. Andere halfgeleidergeheugeninrichtingen met een ladingsopslagcondensator zijn bekend uit JP-A 226 04 53 en US-A 5 266 512.From US-A 5 459 094 a semiconductor memory device is known with a charge storage capacitor with a stem-shaped conductive layer with a T-shaped cross-section on which a branch-shaped conductive layer is situated. Other semiconductor memory devices with a charge storage capacitor are known from JP-A 226 04 53 and US-A 5 266 512.

20 Gezien de trend naar verhoogde integratiedichtheid dient de afmeting van de DRAM-cel in een vlak (het gebied dat in het vlak wordt ingenomen) verder te worden gereduceerd. In het algemeen gesproken leidt een reductie van de afmeting van de cel tot een reductie van de ladingsopslag-25 capaciteit (capaciteit). Bovendien neemt bij afname van de capaciteit, de waarschijnlijkheid van beperkte fouten (soft errors) als gevolg van het invallen van α-stralen toe. Er bestaat zodoende bij deze techniek nog steeds behoefte tot het ontwerpen van een nieuwe structuur van een opslagcon-30 densator die dezelfde capaciteit kan bereiken in een kleiner planair oppervlak alsmede van een geschikte werkwijze voor het vervaardigen van de structuur.In view of the trend towards increased integration density, the size of the DRAM cell in a plane (the area occupied in the plane) should be further reduced. Generally speaking, a reduction in the size of the cell leads to a reduction in the charge storage capacity (capacity). Moreover, as the capacity decreases, the probability of limited errors (soft errors) due to the incident of α-rays increases. Thus, there is still a need in this technique to design a new structure of a storage capacitor that can achieve the same capacity in a smaller planar area as well as a suitable method of manufacturing the structure.

1005637 41005637 4

SAMENVATTING VAN DE UITVINDINGSUMMARY OF THE INVENTION

De uitvinding heeft derhalve tot doel om een half-5 geleidergeheugeninrichting te verschaffen met een boomvormige condensatorstructuur die een toegenomen gebied moge-lijk maakt voor ladingsopslag.It is therefore an object of the invention to provide a semiconductor memory device having a tree-shaped capacitor structure which allows an increased area for charge storage.

Overeenkomstig een voorkeursuitvoeringsvorm van de uitvinding wordt een halfgeleidergeheugeninrichting ver-10 schaft met een condensator. De halfgeleidergeheugeninrichting omvat een substraat, een overbrengtransistor met source- /drain-gebieden gevormd op het substraat en een ladings -opslagcondensator die elektrisch is gekoppeld met een van de source-/drain-gebieden van de overbrengtransistor. De 15 ladingsopslagcondensator omvat een boomvormige gelei- dingslaag met een onderuiteinde dat elektrisch is gekoppeld met een van de source-/drain-gebieden van de overbrengtransistor. De stamvormige geleidingslaag strekt zich eerst in hoofdzaak opwaarts uit vanaf het onderuiteinde over een ze-20 kere afstand en strekt zich vervolgens in hoofdzaak horizontaal buitenwaarts uit. De condensator omvat ten minste een takvormige geleidingslaag met een in hoofdzaak L-vormige dwarsdoorsnede. De takvormige geleidingslaag is met een uiteinde verbonden met het bovenoppervlak van de stam-25 vormige geleidingslaag. De stamvormige geleidingslaag en de takvormige geleidingslaag vormen in combinatie een opslage-lektrode voor de ladingsopslagcondensator. Een dielektri-sche laag is gevormd over blootliggende oppervlakken van de stamvormige geleidingslaag en de takvormige geleidingslaag 30 en een overdekkende geleidingslaag overdekt de dielektri-sche laag. De overdekkende geleidingslaag dient als een tegenovergelegen elektrode van de ladingsopslagcondensator.In accordance with a preferred embodiment of the invention, a semiconductor memory device is provided with a capacitor. The semiconductor memory device includes a substrate, a transfer transistor with source / drain regions formed on the substrate and a charge storage capacitor electrically coupled to one of the source / drain regions of the transfer transistor. The charge storage capacitor includes a trefoil conductive layer with a bottom end electrically coupled to one of the source / drain regions of the transfer transistor. The stem-shaped guiding layer first extends substantially upwardly from the bottom end a considerable distance and then extends substantially horizontally outwardly. The capacitor comprises at least one branch-shaped conductive layer with a substantially L-shaped cross section. The branch-shaped guiding layer is connected at one end to the top surface of the trunk-shaped guiding layer. The stem-shaped guide layer and the branch-shaped guide layer combine to form a storage electrode for the charge storage capacitor. A dielectric layer is formed over exposed surfaces of the stem-shaped conductive layer and the branch-shaped conductive layer 30, and a covering conductive layer covers the dielectric layer. The covering conductive layer serves as an opposite electrode of the charge storage capacitor.

1005637 51005637 5

In overeenstemming met een tweede voorkeursuitvoeringsvorm van de uitvinding is de stamvormige gelei -dingslaag elektrisch gekoppeld met een van de drain-/source-gebieden van de overbrengtransistor en kan in 5 dwarsdoorsnede T-vormig of U-vormig zijn. De takvormige ge-leidingslaag bezit een algemeen holle cilindrische vorm.In accordance with a second preferred embodiment of the invention, the stem-shaped conductive layer is electrically coupled to one of the drain / source regions of the transfer transistor and may be T-shaped or U-shaped in cross-section. The branch-shaped guide layer has a generally hollow cylindrical shape.

Overeenkomstig een derde voorkeursuitvoeringsvorm van de uitvinding wordt een halfgeleidergeheugeninrichting verschaft met een condensator. De halfgeleidergeheugenin-10 richting omvat een substraat, een overbrengtransistor met source-/drain-gebieden, gevormd op het substraat en een la-dingsopslagcondensator die elektrisch is gekoppeld met een van de source-/drain-gebieden van de overbrengtransistor.In accordance with a third preferred embodiment of the invention, a semiconductor memory device is provided with a capacitor. The semiconductor memory device comprises a substrate, a transfer transistor having source / drain regions formed on the substrate and a charge storage capacitor electrically coupled to one of the source / drain regions of the transfer transistor.

De ladingsopslagcondensator omvat een stamvormige gelei-15 dingslaag met een onderuiteinde dat elektrisch is gekoppeld met een van de source-/drain-gebieden van de overbrengtransistor. De stamvormige geleidingslaag strekt zich eerst in hoofdzaak opwaarts uit vanaf het onderuiteinde over een zekere afstand en strekt zich vervolgens in hoofdzaak hori-20 zontaai buitenwaarts uit. De condensator omvat tevens ten minste een eerste takvormige geleidingslaag ieder voorzien van een eerste segment en een tweede segment. Het eerste segment bezit een eerste uiteinde dat is verbonden met het bovenoppervlak van de stamvormige geleidingslaag en zich 25 verticaal naar boven uitstrekt. Het tweede segment is met een uiteinde verbonden met het tweede uiteinde van het eerste segment en strekt zich horizontaal uit. De stamvormige geleidingslaag en de eerste takvormige geleidingslaag vormen in combinatie een opslagelektrode van de ladingsopslag-30 condensator. De condensator omvat verder een dielektrische laag die blootliggende oppervlakken van de stamvormige geleidingslaag en de takvormige geleidingslaag overdekt als- 1 0 05 6 37 6 mede een overdekkende geleidingslaag van de dielektrische laag, welke overdekkende geleidingslaag dient als een tegenovergelegen elektrode van de ladingsopslagcondensator.The charge storage capacitor includes a stem conductor layer with a bottom end electrically coupled to one of the source / drain regions of the transfer transistor. The stem-shaped guiding layer first extends substantially upwardly from the bottom end a certain distance and then extends substantially horizontally outward. The capacitor also comprises at least a first branch-shaped conductive layer, each provided with a first segment and a second segment. The first segment has a first end which is connected to the top surface of the stem-shaped guide layer and extends vertically upwards. The second segment is connected at one end to the second end of the first segment and extends horizontally. The stem-shaped conductive layer and the first branch-shaped conductive layer combine to form a storage electrode of the charge storage capacitor. The capacitor further comprises a dielectric layer which covers exposed surfaces of the stem-shaped conductive layer and the branch-shaped conductive layer as well as a covering conductive layer of the dielectric layer, which covering conductive layer serves as an opposite electrode of the charge storage capacitor.

In overeenstemming met een vierde voorkeursuitvoe-5 ringsvorm van de uitvinding omvat de takvormige geleidingslaag verder een tweede takvormige geleidingslaag met een kolomvorm en in dwarsdoorsnede een T-vorm.In accordance with a fourth preferred embodiment of the invention, the branch-like guide layer further comprises a second branch-like guide layer having a column shape and a T-shape in cross section.

In overeenstemming met een vijfde voorkeursuitvoeringsvorm van de uitvinding strekt het tweede segment van 10 de eerste takvormige geleidingslaag zich horizontaal buitenwaarts uit vanaf het andere uiteinde van het eerste segment .In accordance with a fifth preferred embodiment of the invention, the second segment of the first branch-shaped guide layer extends horizontally outward from the other end of the first segment.

In overeenstemming met een zesde voorkeursuitvoeringsvorm van de uitvinding strekt het tweede segment van 15 de eerste takvormige geleidingslaag zich horizontaal binnenwaarts uit vanaf het andere uiteinde van het eerste segment .In accordance with a sixth preferred embodiment of the invention, the second segment of the first branch-shaped guide layer extends horizontally inwardly from the other end of the first segment.

In overeenstemming met een zevende voorkeursuitvoeringsvorm van de uitvinding strekt het tweede segment 20 van de eerste takvormige geleidingslaag zich horizontaal uit vanaf het andere uiteinde van het eerste segment in een richting naar een andere zijde van hetzelfde segment.In accordance with a seventh preferred embodiment of the invention, the second segment 20 of the first branch-shaped guide layer extends horizontally from the other end of the first segment in one direction to another side of the same segment.

KORTE BESCHRIJVING VAN DE TEKENINGENBRIEF DESCRIPTION OF THE DRAWINGS

2525

Andere doelen, eigenschappen en voordelen van de uitvinding zullen duidelijk worden uit de nu volgende gedetailleerde beschrijving van de niet-limitatieve voorkeursuitvoeringsvormen. De beschrijving wordt gemaakt met ver-30 wijzing naar de bij gevoegde tekeningen waarin: figuur 1 een circuitschema is van een geheugencel van een DRAM-inrichting, 1005637 7 figuren 2A tot 2H aanzichten in dwarsdoorsnede zijn die een eerste uitvoeringsvorm van een halfgeleiderge-heugeninrichting volgens de uitvinding illustreren alsmede een werkwijze voor het vervaardigen van een dergelijke in-5 richting volgens de uitvinding, figuren 3A tot 3E aanzichten in dwarsdoorsnede zijn die een tweede uitvoeringsvorm van een halfgeleiderge-heugeninrichting illustreren van een halfgeleidergeheugen-inrichting volgens de uitvinding alsmede een werkwijze voor io vervaardiging daarvan volgens de uitvinding, figuur 4 een aanzicht is in dwarsdoorsnede dat een derde uitvoeringsvorm illustreert van een halfgeleiderge-heugeninrichting volgens de uitvinding alsmede een werkwijze voor het vervaardigen daarvan volgens de uitvinding, 15 figuren 5A tot 5D aanzichten in dwarsdoorsnede zijn die een vierde uitvoeringsvorm illustreren van een halfgeleidergeheugeninrichting volgens de uitvinding alsmede een werkwijze voor de vervaardiging daarvan volgens de uitvinding, 20 figuren 6A en 6B aanzichten in dwarsdoorsnede zijn die een vijfde uitvoeringsvorm illustreren van een halfgeleidergeheugeninrichting volgens de uitvinding alsmede een werkwijze voor het vervaardigen daarvan volgens de uitvinding, 25 figuur 7 een aanzicht in dwarsdoorsnede is die een zesde uitvoeringsvorm illustreert van een halfgeleidergeheugeninrichting volgens de uitvinding alsmede een werkwijze voor het vervaardigen daarvan volgens de uitvinding, en figuren 8A tot 8E aanzichten in dwarsdoorsnede 30 zijn die een zevende uitvoeringsvorm illustreren van een halfgeleidergeheugeninrichting volgens de uitvinding alsme- 1 005637 8 de een werkwijze voor het vervaardigen daarvan volgens de uitvinding.Other objects, features and advantages of the invention will become apparent from the following detailed description of the non-limiting preferred embodiments. The description is made with reference to the accompanying drawings in which: Figure 1 is a circuit diagram of a memory cell of a DRAM device, 1005637 7 Figures 2A to 2H are cross-sectional views which are a first embodiment of a semiconductor memory device according to illustrate the invention as well as a method of manufacturing such a device according to the invention, figures 3A to 3E are cross-sectional views illustrating a second embodiment of a semiconductor memory device of a semiconductor memory device according to the invention and a method for manufacture thereof according to the invention, figure 4 is a cross-sectional view illustrating a third embodiment of a semiconductor memory device according to the invention and a method of manufacturing it according to the invention, figures 5A to 5D are cross-sectional views showing a fourth output illustrating an embodiment of a semiconductor memory device according to the invention and a method for the manufacture thereof according to the invention, figures 6A and 6B are cross-sectional views illustrating a fifth embodiment of a semiconductor memory device according to the invention and a method for manufacturing it according to the invention, Figure 7 is a cross-sectional view illustrating a sixth embodiment of a semiconductor memory device according to the invention as well as a method for manufacturing it according to the invention, and Figures 8A to 8E are cross-sectional views illustrating a seventh embodiment of a semiconductor memory device according to the invention. invention as well as a method of manufacturing the same according to the invention.

5 BESCHRIJVING VAN DE VOORKEPRSUITVOERINGSVORMEN5 DESCRIPTION OF THE PREFERRED EMBODIMENTS

Eerste voorkeursuitvoeringsvormFirst preferred embodiment

Een beschrijving zal worden gegeven van een eerste uitvoeringsvorm van een halfgeleidergeheugeninrichting met 10 een boomvormige ladingsopslagcondensator overeenkomstig de uitvinding met verwijzing naar de figuren 2A tot 2H.A description will be given of a first embodiment of a semiconductor memory device having a tree-shaped charge storage capacitor according to the invention with reference to Figures 2A to 2H.

Figuur 2A toont een oppervlak van een siliciumsub-straat 10 dat is onderworpen aan thermische oxydatie met behulp van de LOCOS-techniek (local oxidation of silicon) 15 waardoor een veldoxydatielaag 12 met bijvoorbeeld een dikte van ongeveer 3.000 A (Angstroms) wordt gevormd. Vervolgens wordt een poortoxydelaag 14 met een dikte van bijvoorbeeld ongeveer 150 A gevormd door het siliciumsubstraat 10 te onderwerpen aan een thermisch oxydatieproces. Daarna wordt 20 een polysiliciumlaag met bijvoorbeeld een dikte van ongeveer 2.000 A opgebracht op het gehele oppervlak van het siliciumsubstraat 10 met behulp van CVD (chemical vapor deposition) of LPCVD (low pressure CVD). Teneinde een polysiliciumlaag te verkrijgen van lage weerstand worden geschikte 25 verontreinigingen zoals bijvoorbeeld fosforionen in de polysiliciumlaag geïmplanteerd. Bij voorkeur wordt een hittebestendige metaallaag opgebracht over de polysiliciumlaag en wordt daarna een uitgloeibehandeling uitgevoerd voor het vormen van polycide zodat de weerstand van de laag verder 30 wordt verlaagd. Het hittebestendige metaal kan bestaan uit wolfraam (W) en de dikte bedraagt bijvoorbeeld bij benadering 2.000 A. Daarna wordt het polycide onderworpen aan een 1 005637 9 patroonvormingsproces voor het vormen van poortelektrodes (of woordlijnen) WL1 tot WL4, zie figuur 2A. Vervolgens worden bijvoorbeeld arseenionen geïmplanteerd in het sili-ciumsubstraat 10 met een energie van 70 KeV in een dosering 5 van bijvoorbeeld ongeveer 1 x 1015 atomen per vierkante centimeter. Bij deze stap worden de woordlijnen WL1 tot WL4 als maskerlagen gebruikt. Het resultaat is dat draingebie-den 16a en 16b en source-gebieden 18a en 18b in het silici-umsubstraat 10 worden gevormd.Figure 2A shows a surface of a silicon substrate 10 that has been subjected to thermal oxidation using the LOCOS (local oxidation of silicon) technique 15 to form a field oxidation layer 12 having, for example, a thickness of about 3,000 Å (Angstroms). Then, a gate oxide layer 14 having a thickness of, for example, about 150 Å is formed by subjecting the silicon substrate 10 to a thermal oxidation process. Thereafter, a polysilicon layer of, for example, a thickness of about 2,000 Å is applied to the entire surface of the silicon substrate 10 using CVD (chemical vapor deposition) or LPCVD (low pressure CVD). In order to obtain a polysilicon layer of low resistance, suitable impurities such as, for example, phosphorus ions are implanted in the polysilicon layer. Preferably, a heat resistant metal layer is applied over the polysilicon layer and an annealing treatment is then carried out to form polycide so that the resistance of the layer is further reduced. The heat resistant metal may consist of tungsten (W) and the thickness is, for example, approximately 2,000 A. Thereafter, the polycide is subjected to a patterning process to form gate electrodes (or word lines) WL1 to WL4, see Figure 2A. Then, for example, arsenic ions are implanted in the silicon substrate 10 with an energy of 70 KeV in a dose of, for example, about 1 x 1015 atoms per square centimeter. At this step, the word lines WL1 to WL4 are used as mask layers. The result is that drain regions 16a and 16b and source regions 18a and 18b are formed in the silicon substrate 10.

10 Figuur 2B toont dat bij de daaropvolgende stap CVDFigure 2B shows that in the subsequent step CVD

wordt uitgevoerd voor het opbrengen van een isolatielaag 20 bestaande bijvoorbeeld uit borofosfosilicaatglas (BPSG) met een dikte van bijvoorbeeld ongeveer 7.000 A. Vervolgens wordt dezelfde werkwijze gebruikt voor het etsen van een 15 beschermingslaag 22 die bij voorkeur kan bestaan uit een siliciumnitridelaag met een dikte van bijvoorbeeld ongeveer 1.000 A. Daarna wordt een conventionele fotolithografische en etsbewerking uitgevoerd voor het selectief etsen van delen van de etsbeschermingslaag 22, de isolatielaag 20 en de 20 poortoxydelaag 14 voor het vormen van opslagelektrodecon-tactgaten 24a, 24b die vanaf het bovenoppervlak van de etsbeschermingslaag 22 zich uitstrekken naar het bovenoppervlak van de draingebieden 16a en 16b. Vervolgens wordt CVD uitgevoerd voor het opbrengen van een polysiliciumlaag 26 25 over het oppervlak van de etsbeschermingslaag 22. Voor het verhogen van de conductiviteit van de polysiliciumlaag 26 worden bijvoorbeeld arseenionen in de polysiliciumlaag 26 geïmplanteerd. Zoals in de tekening wordt getoond worden de opslagelektrodecontactgaten 24a, 24b opgevuld door de poly-30 siliciumlaag 26 en overdekt de polysiliciumlaag 26 voorts het oppervalk van de etsbeschermingslaag 22. Daarna wordt een dikke isolatielaag 28 bijvoorbeeld bestaande uit sili- 1005637 10 ciumdioxyde opgebracht over het oppervlak van de polysili-ciumlaag 26 tot een dikte van ongeveer 7.000 A.is performed to apply an insulating layer 20 consisting, for example, of borophosphosilicate glass (BPSG) with a thickness of, for example, about 7,000 A. Next, the same method is used for etching a protective layer 22, which may preferably consist of a silicon nitride layer with a thickness of for example, about 1,000 A. Thereafter, a conventional photolithographic and etching operation is performed for selectively etching portions of the etching protection layer 22, the insulating layer 20, and the gate oxide layer 14 to form storage electrode contact holes 24a, 24b that are from the top surface of the etching protection layer 22. extend to the top surface of the drain areas 16a and 16b. CVD is then performed to apply a polysilicon layer 26 over the surface of the etch protection layer 22. For example, to increase the conductivity of the polysilicon layer 26, arsenic ions are implanted into the polysilicon layer 26. As shown in the drawing, the storage electrode contact holes 24a, 24b are filled by the poly-silicon layer 26 and the polysilicon layer 26 further covers the surface of the etch protection layer 22. Thereafter, a thick insulating layer 28 consisting of silicon dioxide is applied over the surface of the polysilicon layer 26 to a thickness of about 7,000 A.

Bij de volgende stap, zie weer figuur 2C, wordt CVD uitgevoerd voor het successievelijk opbrengen van een 5 isolatielaag en een polysilicium opofferingslaag. Vervolgens wordt een conventionele fotolithografische en etsbe-handeling uitgevoerd voor het selectief wegetsen van delen van de isolatielaag en de polysilicium opofferingslaag teneinde massieve cilindrische isolatielagen 30a, 30b te vor-10 men en polysilicium opofferingslagen 32a, 32b, zie de tekening. De isolatielagen 30a, 30b kunnen bijvoorbeeld bestaan uit siliciumnitridelagen die zijn opgebracht tot een dikte van ongeveer 1.000 A. De dikte van de polysilicium opoffe-ringslagen 32a, 32b kunnen bijvoorbeeld ongeveer 1.000 A 15 bedragen. De isolatielaag 30a en de polysilicium opoffe- ringslaag 32a vormen in combinatie een gestapelde laag 30a, 32b die zich bij voorkeur bevindt boven het overeenkomstige draingebied 16a. De isolatielaag 30b en de polysilicium opof feringslaag 32b vormen op dezelfde wijze in combinatie 20 een andere gestapelde laag 30b, 32b die zich bij voorkeur bevindt boven het overeenkomstige draingebied 16b.In the next step, see Figure 2C again, CVD is performed for successively applying an insulating layer and a polysilicon sacrificial layer. Then, a conventional photolithographic and etching treatment is performed for selectively etching away parts of the insulating layer and the polysilicon sacrificial layer to form solid cylindrical insulating layers 30a, 30b and polysilicon sacrificial layers 32a, 32b, see the drawing. For example, the insulating layers 30a, 30b may consist of silicon nitride layers deposited to a thickness of about 1,000 A. The thickness of the polysilicon sacrificial layers 32a, 32b may be, for example, about 1,000 A. The insulating layer 30a and the polysilicon sacrificial layer 32a in combination form a stacked layer 30a, 32b which is preferably above the corresponding drain region 16a. The insulating layer 30b and the polysilicon backing layer 32b similarly form another stacked layer 30b, 32b which is preferably located above the corresponding drain region 16b.

Bij de volgende stap, zie nu figuur 2D, worden si-liciumdioxyde afstandsdelen 34a en 34b gevormd op de zijwanden van de gestapelde lagen 20a, 32a respectievelijk 25 30b, 32b. Bij deze uitvoeringsvorm kunnen de siliciumdioxy- de afstandsdelen 34a en 34b worden gevormd met behulp van de volgende stappen: eerst opbrengen van een siliciumdioxy-delaag tot een dikte van bijvoorbeeld 1.000 A, vervolgens terugetsen van de siliciumdioxydelaag. Daarna wordt CVD 30 uitgevoerd voor het opbrengen van een isolatielaag 36, bijvoorbeeld een siliciumnitridelaag tot een dikte van bijvoorbeeld ongeveer 2.000 A. Vervolgens wordt een chemisch/- 1005637 π mechanische polijsttechniek gebruikt (CMP) voor het polijsten van de isolatielaag 36 totdat de bovenoppervlakken van de gestapelde lagen 30a, 32a en 30b, 32b zijn blootgelegd.In the next step, see Figure 2D now, silicon dioxide spacers 34a and 34b are formed on the side walls of the stacked layers 20a, 32a and 30b, 32b, respectively. In this embodiment, the silicon dioxide spacers 34a and 34b can be formed by the following steps: first depositing a silicon dioxide layer to a thickness of, for example, 1,000 Å, then etching back the silicon dioxide layer. Then CVD 30 is performed to apply an insulating layer 36, for example, a silicon nitride layer to a thickness of, for example, about 2,000 A. Next, a chemical / - 1005637 π mechanical polishing technique (CMP) is used to polish the insulating layer 36 until the top surfaces of the stacked layers 30a, 32a and 30b, 32b are exposed.

Bij de volgende stap, zie nu figuur 2E, worden de 5 siliciumdioxyde afstandsdelen 34a en 34b weggeëtst met gebruikmaking van de gestapelde lagen 30a, 32a en 30b, 32b. en de isolatielaag 36 als maskerlagen. Daarna, met dezelfde gestapelde lagen 30a, 32a en 30b, 32b en de isolatielaag 36 als masker, wordt de isolatielaag 28 geëtst totdat het op-10 pervlak van de polysiliciumlaag 26 is blootgelegd. Vervolgens wordt met gebruikmaking van de polysilicium opoffe-ringslagen 32a, 32b als maskers de isolatielaag 36 verwijderd. Op deze wijze worden openingen 38a en 38b gevormd.In the next step, see Figure 2E now, the silicon dioxide spacers 34a and 34b are etched away using the stacked layers 30a, 32a and 30b, 32b. and the insulating layer 36 as mask layers. Then, with the same stacked layers 30a, 32a and 30b, 32b and the insulating layer 36 as a mask, the insulating layer 28 is etched until the surface of the polysilicon layer 26 is exposed. Then, using the polysilicon sacrificial layers 32a, 32b as masks, the insulating layer 36 is removed. In this way, openings 38a and 38b are formed.

Figuur 2F toont vervolgens dat in de opvolgende 15 stap een polysiliciumlaag 40 wordt opgebracht op de oppervlakken van de gestapelde lagen 30a, 32a en 30b, 32b alsmede de isolatielaag 28 tot een dikte van bijvoorbeeld ongeveer 1.000 A en dat ook de openingen 38a en 38b worden opgevuld. Ter verhoging van de conductiviteit van de polysi-20 liciumlaag 40 worden bijvoorbeeld arseenionen geïmplanteerd in de polysiliciumlaag 40. Vervolgens worden de polysiliciumlaag 40 en de polysilicium opofferingslagen 32a, 32b gepolijst met behulp van CMP totdat de bovenoppervlakken van de isolatielagen 30a, 30b zijn blootgelegd.Figure 2F then shows that in the next step, a polysilicon layer 40 is applied to the surfaces of the stacked layers 30a, 32a and 30b, 32b as well as the insulating layer 28 to a thickness of, for example, about 1,000 Å and that the openings 38a and 38b are also padded. For example, to increase the conductivity of the polysilicon layer 40, arsenic ions are implanted into the polysilicon layer 40. Then, the polysilicon layer 40 and the polysilicon sacrificial layers 32a, 32b are polished using CMP until the top surfaces of the insulating layers 30a, 30b are exposed.

25 Figuur 2G toont dat bij de volgende stap met de polysiliciumlaag 40 als masker nat etsen wordt uitgevoerd ter verwijdering van de isolatielagen 30a, 30b en vervolgens van de isolatielaag 28 daaronder. Vervolgens wordt een conventionele fotolithografisch en etsbewerking uitgevoerd 30 voor het opeenvolgend etsen van de polysiliciumlaag 40, de isolatielaag 28 en de polysiliciumlaag 26 teneinde de op-slagelektrodes van de ladingsopslagcondensatoren in iedere 1005637 12 geheugeneenheid te bepalen. Door de voornoemde stappen zijn de polysiliciumlagen 40 en 26 onderverdeeld in secties 40a, 40b en 26a, 26b. Vervolgens wordt wederom een natte etsbe-werking uitgevoerd op de wafel met de etsbeschermingslaag 5 22 als het etseindpunt voor het verwijderen van het over blijvende deel van de isolatielaag 28. De vervaardiging van de opslagelektrodes van de ladingsopslagcondensator in de DRAM is hiermee gereed. Zoals getoond in figuur 2G omvat iedere opslagelektrode een stamvormige polysiliciumlaag 10 26a/26b en een takvormige polysiliciumlaag 40a/40b met een L-vormige dwarsdoorsnede. De stamvormige polysiliciumlagen 26a, 26b zijn elektrisch gekoppeld met de draingebieden 16a, 16b van de overbrengtransistors in de DRAM en bezitten ieder een T-vormige dwarsdoorsnede. De takvormige polysili-15 ciumlagen 40a, 40b bezitten een algemeen holle cilindrische vorm alhoewel de horizontale dwarsdoorsnede cirkelvormig kan zijn, rechthoekig of iedere andere vorm afhankelijk van de vormen van de respectievelijke gestapelde lagen 30a, 32a en 30b, 32b.Figure 2G shows that in the next step, with the polysilicon layer 40 as a mask, wet etching is performed to remove the insulating layers 30a, 30b and then the insulating layer 28 below. Then, a conventional photolithographic and etching operation is performed 30 for sequentially etching the polysilicon layer 40, the insulating layer 28 and the polysilicon layer 26 to determine the storage electrodes of the charge storage capacitors in each memory unit. By the aforementioned steps, the polysilicon layers 40 and 26 are divided into sections 40a, 40b and 26a, 26b. Subsequently, a wet etching operation is again performed on the wafer with the etching protection layer 22 as the etching end point for removing the remaining part of the insulating layer 28. The manufacture of the storage electrodes of the charge storage capacitor in the DRAM has now been completed. As shown in Figure 2G, each storage electrode comprises a stem-shaped polysilicon layer 26a / 26b and a branch-shaped polysilicon layer 40a / 40b with an L-shaped cross section. The stem-shaped polysilicon layers 26a, 26b are electrically coupled to the drain regions 16a, 16b of the transfer transistors in the DRAM and each have a T-shaped cross section. The branch-shaped silicone layers 40a, 40b have a generally hollow cylindrical shape, although the horizontal cross section may be circular, rectangular or any other shape depending on the shapes of the respective stacked layers 30a, 32a and 30b, 32b.

20 De takvormige polysiliciumlagen 40a, 40b strekken zich eerst verticaal opwaarts uit vanaf de bovenoppervlakken van de stamvormige polysiliciumlagen 26a, 26b over een zekere afstand en vervolgens horizontaal in buitenwaartse richting. Ten gevolge van de specifieke vorm van de opslag-25 elektrode van de condensator volgens de uitvinding worden de opslagelektrodes hierna aangeduid als " boomvormige opslagelektrodes" en de condensators die op deze wijze worden geconstrueerd worden aangeduid als " boomvormige la-dingsopslagcondensators" .The branch-shaped polysilicon layers 40a, 40b first extend vertically upwardly from the top surfaces of the trunk-shaped polysilicon layers 26a, 26b over a certain distance and then horizontally in an outward direction. Due to the specific shape of the storage electrode of the capacitor according to the invention, the storage electrodes are referred to hereinafter as "tree-shaped storage electrodes" and the capacitors constructed in this manner are referred to as "tree-shaped charge storage capacitors".

30 Figuur 2H toont vervolgens dat in de daaropvolgen de stap dielektrische films 42a respectievelijk 42b zijn gevormd over de blootliggende oppervlakken van de opslage- 1005637 13 lektrodes 26a, 40a en 26b, 40b. De dielektrische films 42a, 42b kunnen bijvoorbeeld worden gevormd uit siliciumdioxyde, siliciumnitride, NO (siliciumnitride/siliciumdioxyde), 0N0 (siliciumdioxyde/siliciumnitride/siliciumdioxyde) en derge-5 lijke. Vervolgens wordt een tegenovergelegen elektrode 44 uit polysilicium gevormd over de oppervlakken van de dielektrische film 42a, 42b. Het proces voor het vormen van de tegenovergelegen elektrode 44 omvat een eerste stap bestaande uit het opbrengen van een polysiliciumlaag met be-10 hulp van CVD tot een dikte van bijvoorbeeld ongeveer 1.000 A, een tweede stap van het diffunderen van verontreinigingen van het n-type in de polysiliciumlaag ter verhoging van de conductiviteit en een derde stap van het uitvoeren van een conventionele fotolithografisch en etsbewerking voor 15 het selectief wegetsen van delen van de polysiliciumlaag.Figure 2H then shows that in the subsequent steps the dielectric films 42a and 42b are formed over the exposed surfaces of the storage 1005637 13 electrodes 26a, 40a and 26b, 40b. For example, the dielectric films 42a, 42b can be formed from silicon dioxide, silicon nitride, NO (silicon nitride / silicon dioxide), 0NO (silicon dioxide / silicon nitride / silicon dioxide), and the like. Then, an opposing polysilicon electrode 44 is formed over the surfaces of the dielectric film 42a, 42b. The process for forming the opposite electrode 44 comprises a first step of applying a polysilicon layer using CVD to a thickness of, for example, about 1,000 Å, a second step of diffusing n-type impurities in the polysilicon layer to increase conductivity and a third step of performing a conventional photolithographic and etching operation to selectively etch away portions of the polysilicon layer.

De vervaardiging van de boomvormige ladingsopslagcondensa-tor van de DRAM is hiermee voltooid.The manufacture of the tree-shaped charge storage capacitor of the DRAM has thus been completed.

Alhoewel in figuur 2H niet getoond, omvatten verdere stappen voor het completeren van de vervaardiging van 20 de DRAM-chip het vervaardigen van bitlijnen, aansluiteilan-den, interconnecties, passiveringen en verpakking. Deze stappen involveren uitsluitend conventionele technieken en zijn geen deel van het wezen en de omvang van de uitvinding zodat een gedetailleerde beschrijving daarvan hierin niet 25 zal worden verschaft.Although not shown in Figure 2H, further steps to complete the fabrication of the DRAM chip include the manufacture of bit lines, terminals, interconnections, passivations and packaging. These steps involve only conventional techniques and are not part of the essence and scope of the invention so that a detailed description thereof will not be provided herein.

Tweede voorkeursuitvoeringsvormSecond preferred embodiment

Bij de voorgaande eerste uitvoeringsvorm bezat de stamvormige polysiliciumlaag een massieve structuur met een 30 T-vormige dwarsdoorsnede. Bij de volgende uitvoeringsvorm wordt een andere vervaardigingswerkwijze gebruikt voor het vormen van een opslagelektrode met een andere structuur 1005637 14 waarbij de stamvormige polysiliciumlaag een holle structuur bezit voor het vergroten van het oppervlaktegebied van de opslagelektrode.In the previous first embodiment, the stem-shaped polysilicon layer had a solid structure with a T-shaped cross section. In the following embodiment, another manufacturing method is used to form a storage electrode with a different structure 1005637 14, wherein the stem-shaped polysilicon layer has a hollow structure to increase the surface area of the storage electrode.

Figuren 3A tot 3E illustreren een tweede uitvoe-5 ringsvorm van een halfgeleidergeheugeninrichting met een boomvormige ladingsopslagcondensator volgens de uitvinding. Deze uitvoeringsvorm van de halfgeleidergeheugeninrichting kan worden geproduceerd met behulp van een tweede voorkeurswerkwijze voor het vervaardigen van een halfgeleider-10 geheugeninrichting volgens de uitvinding.Figures 3A to 3E illustrate a second embodiment of a semiconductor memory device with a tree-shaped charge storage capacitor according to the invention. This embodiment of the semiconductor memory device can be produced using a second preferred method of manufacturing a semiconductor memory device according to the invention.

De boomvormige opslagelektrode van de tweede uitvoeringsvorm is gebaseerd op de wafeistructuur van figuur 2A met gebruikmaking van een andere vervaardigingswerkwijze voor het produceren van een DRAM-opslagelektrode met een 15 andere structuur. Elementen in figuren 3A tot 3E die identiek zijn met die in figuur 2A zijn voorzien van dezelfde verwij zingscij fers.The tree-shaped storage electrode of the second embodiment is based on the wafer structure of Figure 2A using another manufacturing method to produce a DRAM storage electrode of a different structure. Elements in Figures 3A to 3E that are identical to those in Figure 2A have the same reference numerals.

CVD wordt uitgevoerd, zie figuur 3A tezamen met figuur 2A, voor het opbrengen van een isolatielaag 46 bij-20 voorbeeld van BPSG tot een dikte van ongeveer 7.000 A. Vervolgens wordt een etsbeschermingslaag 48 bestaande bijvoorbeeld uit siliciumnitride opgebracht met een dikte van ongeveer 1.000 A. Daarna wordt een conventionele fotolitho-grafische en etsbewerking uitgevoerd voor het selectief et-25 sen van delen van opeenvolgend de etsbeschermingslaag 48, de isolatielaag 46 en de poortoxydelaag 14 voor het vormen van opslagelektrodecontactgaten 50a, 50b die zich uitstrekken vanaf het bovenoppervlak van de etsbeschermingslaag 48 tot aan het bovenoppervlak van de draingebieden 16a, 16b.CVD is performed, see Figure 3A together with Figure 2A, for applying an insulating layer 46 for example of BPSG to a thickness of about 7,000 A. Next, an etching protection layer 48 consisting, for example, of silicon nitride, is applied with a thickness of about 1,000 A. Thereafter, a conventional photolithographic and etching operation is performed for selectively etching parts of the etching protection layer 48, the insulating layer 46 and the gate oxide layer 14 successively to form storage electrode contact holes 50a, 50b extending from the top surface of the etching protection layer. 48 to the top surface of the drain areas 16a, 16b.

30 Vervolgens wordt een polysiliciumlaag 52 aangebracht op de etsbeschermingslaag 48. Vervolgens wordt een dikke isolatielaag 54 bijvoorbeeld bestaande uit siliciumdioxyde opge- 1005637 15 bracht op het oppervlak van de polysiliciumlaag 52 tot een dikte van ongeveer 7.000 A. Er wordt opnieuw een CVD-bewerking uitgevoerd voor het opbrengen van opeenvolgend een isolatielaag en een polysilicium opofferingslaag boven-5 op de isolatielaag 54 waarna een conventionele fotolitho-grafische en etsbewerking wordt uitgevoerd voor het bepalen van de isolatielaag en de polysilicium opofferingslaag teneinde de isolatielaag 56 en de polysilicium opofferingslaag 58 de in de tekening getoonde vorm te verschaffen. De iso-10 latielaag 56 kan bijvoorbeeld bestaan uit een siliciumni-tridelaag die is aangebracht tot een dikte van bijvoorbeeld ongeveer 1.000 A. De isolatielaag 56 en de polysilicium opof feringslaag 58 vormen in combinatie een gestapelde laag 56, 58 die zich bij voorkeur bevindt boven en in een posi-15 tie tussen twee naast elkaar liggende opslagcondensatoren.Then, a polysilicon layer 52 is applied to the etch protection layer 48. Then, a thick insulating layer 54 consisting, for example, of silicon dioxide is applied to the surface of the polysilicon layer 52 to a thickness of about 7,000 A. Another CVD operation is performed for successively applying an insulating layer and a polysilicon sacrificial layer above-5 to the insulating layer 54, after which a conventional photolithographic and etching operation is performed to determine the insulating layer and the polysilicon sacrificial layer to form the insulating layer 56 and the polysilicon sacrificial layer 58 in the drawing shown in the drawing. The insulation layer 56 may, for example, consist of a silicon nitride layer applied to a thickness of, for example, about 1,000 A. The insulating layer 56 and the polysilicon backing layer 58 in combination form a stacked layer 56, 58 which is preferably above and in a position between two adjacent storage capacitors.

Figuur 3B toont dat in de daaropvolgende stap si-liciumdioxyde afstandsdelen 60a en 60b worden gevormd op de respectievelijke zijwanden van de gestapelde lagen 56, 58. Bij deze uitvoeringsvorm kunnen de siliciumdioxyde af-20 standsdelen 60a en 60b worden gevormd met behulp van de volgende stappen: eerst aanbrengen van een siliciumdioxyde-laag tot een dikte van ongeveer 1.000 A en vervolgens terugetsen van de siliciumdioxydelaag. Daarna wordt CVD uit-gevoerd voor het opbrengen van een isolatielaag 62, bi j -25 voorbeeld een siliciumnitridelaag tot een dikte van ongeveer 2.000 A. Vervolgens wordt CMP uitgevoerd voor het polijsten van de isolatielaag 62 totdat althans het bovenoppervlak van de gestapelde lagen 56, 58 is blootgelegd.Figure 3B shows that in the subsequent step, silicon dioxide spacers 60a and 60b are formed on the respective side walls of the stacked layers 56, 58. In this embodiment, the silicon dioxide spacers 60a and 60b can be formed using the following steps. : first applying a silicon dioxide layer to a thickness of approximately 1,000 Å and then etching back the silicon dioxide layer. Then CVD is performed to apply an insulating layer 62, e.g., a silicon nitride layer to a thickness of about 2,000 A. Then, CMP is performed to polish the insulating layer 62 until at least the top surface of the stacked layers 56, 58 has been uncovered.

Bij de volgende stap, zie figuur 3C, worden met 30 gebruikmaking van de gestapelde lagen 56, 58 en de isolatielaag 62 als etsmaskers de siliciumdioxyde afstandsdelen 60a en 60b weggeëtst. Daarna wordt wederom met gebruikma- 1005637 16 king van de gestapelde lagen 56, 58 en de isolatielaag 62 als etsmaskers de isolatielaag 54 geëtst totdat het oppervlak van de polysiliciumlaag 52 wordt bereikt. Vervolgens wordt met gebruikmaking van de polysilicium opofferingslaag 5 58 als etsmasker de isolatielaag 62 weggeëtst. Aldus worden openingen 61 en 64b gevormd.In the next step, see Figure 3C, using the stacked layers 56, 58 and the insulating layer 62 as etching masks, the silicon dioxide spacers 60a and 60b are etched away. Thereafter, using the stacked layers 56, 58 and the insulating layer 62 as etching masks, the insulating layer 54 is etched again until the surface of the polysilicon layer 52 is reached. Then, using the polysilicon sacrificial layer 58 as an etching mask, the insulating layer 62 is etched away. Openings 61 and 64b are thus formed.

Figuur 3D toont vervolgens dat een laag van bijvoorbeeld polysilicium 66 met een dikte van ongeveer 1.000 A wordt opgebracht op het oppervlak van de gestapelde lagen 10 56, 58 en de isolatielaag 54 welke tevens de openingen 64a en 64b opvult. Vervolgens wordt CMP uitgevoerd voor het polijsten van de polysiliciumlaag en de polysilicium opoffe-ringslagen 58 totdat althans het bovenoppervlak van de isolatielaag 56 is blootgelegd voor het vormen van polysilici-15 umlagen 66a en 66b. Voor het vergroten van de conductivi-teit van de polysiliciumlagen kunnen bijvoorbeeld arseenio-nen worden geïmplanteerd in de polysiliciumlagen.Figure 3D then shows that a layer of, for example, polysilicon 66 having a thickness of about 1,000 Å is applied to the surface of the stacked layers 56, 58 and the insulating layer 54 which also fills the openings 64a and 64b. Then, CMP is performed to polish the polysilicon layer and the polysilicon sacrificial layers 58 until at least the top surface of the insulating layer 56 is exposed to form polysilicon layers 66a and 66b. For example, to increase the conductivity of the polysilicon layers, arsenic ions can be implanted into the polysilicon layers.

Figuur 3E toont vervolgens dat bij de volgende stap met gebruikmaking van de polysiliciumlagen 66a en 66b 20 als maskers een natte etsbewerking wordt uitgevoerd voor het successievelijk verwijderen van de isolatielaag 56 en de isolatielaag 54 daaronder. Vervolgens wordt een conventionele fotolithografische en etsbewerking uitgevoerd voor het etsen van de polysiliciumlagen 66a, 66b en de polysili-25 ciumlaag 52 teneinde de opslagelektrodes te bepalen van de ladingsopslagcondensatoren bij iedere geheugeneenheid. De polysiliciumlagen 66a, 66b worden boven respectievelijke draingebieden 16a, 16b geëtst. De polysiliciumlaag 52 wordt tussen de draingebieden 16a, 16b geëtst. Door de voren-30 staande stappen worden de polysiliciumlagen 66a, 66b en 52 onderverdeeld in secties 66a, 66b en 52a, 52b. Vervolgens wordt wederom een natte etsbewerking toegepast op de wafel 1 005637 17 met gebruikmaking van de etsbeschermingslaag 48 als het etseindpunt voor het verwijderen van het overblijvende gedeelte van de isolatielaag 54. De vervaardiging van de op-slagelektrodes van de ladingsopslagcondensators in de DRAM 5 is hiermede voltooid. Zoals figuur 3E toont omvat de opsla-gelektrode een stamvormige polysiliciumlaag 52a/52b en een takvormige polysiliciumlaag 66a/66b met een L-vormige dwarsdoorsnede. De stamvormige polysiliciumlagen 52a, 52b zijn elektrisch gekoppeld met de draingebieden 16a en 16b 10 van de overbrengtransistors in de DRAM en bezitten een U-vormige dwarsdoorsnede. De takvormige polysiliciumlagen 66a, 66b bezitten een algemeen holle cilindrische vorm alhoewel de horizontale dwarsdoorsnede cirkelvormig kan zijn, rechthoekig of iedere andere vorm kan hebben. De takvormige 15 polysiliciumlagen 66a, 66b strekken zich eerst verticaal over een zekere afstand uit vanaf het bovenste omtreksop-pervlak van de stamvormige polysiliciumlagen 52a, 52b en strekken zich vervolgens horizontaal binnenwaarts uit. Verdere bewerkingsstappen zijn niet anders dan bij conventio-20 nele processen en worden daarom hierin niet beschreven.Figure 3E then shows that in the next step using the polysilicon layers 66a and 66b 20 as masks, a wet etching operation is performed to successively remove the insulating layer 56 and the insulating layer 54 below. Then, a conventional photolithographic and etching operation is performed for etching the polysilicon layers 66a, 66b and the polysilicon layer 52 to determine the storage electrodes of the charge storage capacitors at each memory unit. The polysilicon layers 66a, 66b are etched above respective drain regions 16a, 16b. The polysilicon layer 52 is etched between the drain regions 16a, 16b. By the foregoing steps, the polysilicon layers 66a, 66b and 52 are divided into sections 66a, 66b and 52a, 52b. Then, a wet etching operation is again applied to the wafer 1 005637 17 using the etching protection layer 48 as the etching end point to remove the remaining portion of the insulating layer 54. The manufacture of the storage electrodes of the charge storage capacitors in the DRAM 5 is hereby completed. As shown in Figure 3E, the storage electrode comprises a stem-shaped polysilicon layer 52a / 52b and a branch-shaped polysilicon layer 66a / 66b with an L-shaped cross section. The stem-shaped polysilicon layers 52a, 52b are electrically coupled to the drain regions 16a and 16b of the transfer transistors in the DRAM and have a U-shaped cross section. The branch polysilicon layers 66a, 66b have a generally hollow cylindrical shape, although the horizontal cross section can be circular, rectangular or any other shape. The branch-shaped polysilicon layers 66a, 66b first extend vertically a certain distance from the upper circumferential surface of the trunk-shaped polysilicon layers 52a, 52b and then extend horizontally inwardly. Further processing steps are no different from conventional processes and are therefore not described herein.

Derde voorkeursuitvoeringsvormThird preferred embodiment

De voorgaande eerste en tweede uitvoeringsvormen bezitten takvormige elektrodelagen met L-vormige dwarsdoor-25 snedes. In dwarsdoorsnede vormen de takvormige elektrodelagen twee dergelijke takken. De uitvinding is evenwel tot een dergelijke configuratie niet beperkt. Het aantal L-vormige takken getoond in dwarsdoorsnede van de takvormige elektrodelaag kan gelijk zijn aan slechts een. Bij de vol-30 gende uitvoeringsvorm wordt een opslagelektrode beschreven met een takvormige elektrode voorzien van een enkele tak met een L-vormige dwarsdoorsnede.The foregoing first and second embodiments have branch-shaped electrode layers with L-shaped cross sections. In cross-section, the branch-shaped electrode layers form two such branches. However, the invention is not limited to such a configuration. The number of L-shaped branches shown in cross-section of the branch-shaped electrode layer can be equal to only one. In the following embodiment, a storage electrode is described having a branch-shaped electrode having a single branch with an L-shaped cross section.

1005637 181005637 18

Figuur 4 toont een derde uitvoeringsvorm van een halfgeleidergeheugeninrichting met een boomvormige ladings-opslagcondensator volgens de uitvinding. Deze uitvoeringsvorm voor de halfgeleidergeheugeninrichting kan worden ge-5 produceerd met behulp van een derde voorkeursuitvoeringsvorm van het vervaardigen van een halfgeleidergeheugeninrichting volgens de uitvinding.Figure 4 shows a third embodiment of a semiconductor memory device with a tree-shaped charge storage capacitor according to the invention. This embodiment for the semiconductor memory device can be produced using a third preferred embodiment of manufacturing a semiconductor memory device according to the invention.

De boomvormige opslagelektrode van de derde uitvoeringsvorm is gebaseerd op de wafelstructuur van figuur 10 3D en maakt gebruikt van een andere vervaardigingsmethode voor het produceren van een DRAM-opslagelektrode met een andere structuur. Elementen in figuur 4 die identiek zijn met die in figuur 3D worden aangeduid met dezelfde verwij-zingscij fers.The tree-shaped storage electrode of the third embodiment is based on the wafer structure of Figure 10 3D and uses another manufacturing method to produce a DRAM storage electrode of a different structure. Elements in Figure 4 which are identical to those in Figure 3D are identified by the same reference numerals.

15 Figuur 3D toont tezamen met figuur 4 dat, met po- lysiliciumlagen 66a, 66b als maskers, een natte etsbewer-king wordt uitgevoerd voor het opeenvolgend verwijderen van de isolatielaag 56 en de isolatielaag 54 daaronder. Daarna wordt een conventionele fotolithografische en etsbewerking 20 uitgevoerd voor het etsen van de polysiliciumlagen 66a, 66b en de polysiliciumlaag 52 voor het bepalen van een opslagelektrode van de ladingsopslagcondensator van iedere geheu-geneenheid. De polysiliciumlagen 66a, 66b worden geëtst voor het verwijderen van een verticaal uiteinde van iedere 25 laag. De polysiliciumlaag 52 wordt geëtst voor het verwijderen van een deel tussen de draingebieden 16a, 16b. Met behulp van de bovengenoemde stappen wordt de polysiliciumlaag 52 onderverdeeld in secties 52a en 52b en zijn de polysiliciumlagen 66a en 66b uitsluitend bij een uiteinde 30 verbonden met de respectievelijke polysiliciumlagen 52a en 52b. Vervolgens wordt wederom een natte etsbewerking uitgevoerd met gebruikmaking van de beschermingslaag 48 als het 1005637 19 etseindpunt voor het verwijderen van de overblijvende isolatielaag 54. De vervaardiging van de opslagelektrodes van de ladingsopslagcondensatoren in de DRAM is hiermede voltooid. Zoals getoond in figuur 4 omvat de opslagelektrode 5 een stamvormige polysiliciumlaag 52a/52b en een takvormige polysiliciumlaag 66a/66b met een L-vormige dwarsdoorsnede. De stamvormige polysiliciumlagen 52a, 52b zijn elektrisch gekoppeld met de draingebieden 16a en 16b van de overbreng-transistors in de DRAM en bezitten T-vormige dwarsdoorsne-10 des. De takvormige polysiliciumlagen 66a, 66b bezitten ieder slechts een enkele tak met een L-vormige dwarsdoorsnede en strekken zich eerst over een zekere afstand verticaal uit vanaf de bovenste omtreksrand van de stamvormige polysiliciumlagen 52a, 52b en strekken zich vervolgens horizon-15 taal uit naar een andere omtreksrand van de respectievelijke stamvormige polysiliciumlagen 52a, 52b. Verdere bewer-kingsstappen zijn niet verschillend van conventionele bewerkingen en worden daarom hier niet verder beschreven.Figure 3D, together with Figure 4, shows that, with polysilicon layers 66a, 66b as masks, a wet etching operation is performed for sequentially removing the insulating layer 56 and the insulating layer 54 below. Thereafter, a conventional photolithographic and etching operation 20 is performed to etch the polysilicon layers 66a, 66b and the polysilicon layer 52 to determine a storage electrode of the charge storage capacitor of each memory unit. The polysilicon layers 66a, 66b are etched to remove a vertical end from each layer. The polysilicon layer 52 is etched to remove a portion between the drain areas 16a, 16b. Using the above steps, the polysilicon layer 52 is divided into sections 52a and 52b and the polysilicon layers 66a and 66b are connected at one end 30 to the respective polysilicon layers 52a and 52b only. Then, another wet etching operation is performed using the protective layer 48 as the etching end point to remove the remaining insulating layer 54. The manufacture of the storage electrodes of the charge storage capacitors in the DRAM is thus completed. As shown in Figure 4, the storage electrode 5 comprises a stem-shaped polysilicon layer 52a / 52b and a branch-shaped polysilicon layer 66a / 66b with an L-shaped cross section. The stem-shaped polysilicon layers 52a, 52b are electrically coupled to the drain regions 16a and 16b of the transfer transistors in the DRAM and have T-shaped cross sections. The branch-shaped polysilicon layers 66a, 66b each have only a single branch with an L-shaped cross-section and first extend vertically a certain distance from the upper peripheral edge of the trunk-shaped polysilicon layers 52a, 52b and then extend horizontally to a other peripheral edge of the respective stem-shaped polysilicon layers 52a, 52b. Further processing steps are no different from conventional operations and are therefore not further described here.

20 Vierde voorkeursuitvoeringsvormFourth preferred embodiment

Bij de voorgaande eerste, tweede en derde uitvoeringsvormen bezat de opslagelektrode slechts een enkele takvormige elektrodelaag met een L-vormige dwarsdoorsnede. Het aantal takvormige elektrodelagen met L-vormige dwars-25 doorsnedes is evenwel niet gelimiteerd tot slechts één en kan twee, drie of meer bedragen voor iedere opslagelektrode. Bij de volgende uitvoeringsvorm wordt een opslagelektrode beschreven met twee takvormige elektrodelagen die ieder zijn voorzien van een L-vormige dwarsdoorsnede.In the foregoing first, second and third embodiments, the storage electrode had only a single branch-shaped electrode layer with an L-shaped cross section. However, the number of branch-shaped electrode layers with L-shaped cross-sections is not limited to only one and can be two, three or more for each storage electrode. In the following embodiment, a storage electrode is described with two branch-shaped electrode layers, each having an L-shaped cross section.

30 Figuren 5A tot 5D illustreren een vierde uitvoe ringsvorm van een halfgeleidergeheugeninrichting met een boomvormige ladingsopslagcondensator overeenkomstig de uit 1005637 20 vinding. De uitvoeringsvorm van de halfgeleidergeheugenin-richting kan worden geconstrueerd met behulp van een vierde voorkeursuitvoeringsvorm voor het vervaardigen van een halfgeleidergeheugeninrichting volgens de uitvinding.Figures 5A to 5D illustrate a fourth embodiment of a semiconductor memory device having a tree-shaped charge storage capacitor according to the invention of 1005637. The embodiment of the semiconductor memory device can be constructed using a fourth preferred embodiment for manufacturing a semiconductor memory device according to the invention.

5 De boomvormige opslagelektrode van de vierde uit voeringsvorm is gebaseerd op de wafelstructuur van figuur 2F met gebruikmaking van een andere vervaardigingswerkwijze voor het produceren van een DRAM-opslagelektrode met een andere structuur. Elementen in figuur 5A tot 5D die iden-10 tiek zijn met die in figuur 2F worden aangeduid met dezelfde verwijzingscijfers.The tree-shaped storage electrode of the fourth embodiment is based on the wafer structure of Figure 2F using a different manufacturing method to produce a DRAM storage electrode of a different structure. Elements in Figures 5A to 5D which are identical to those in Figure 2F are denoted by the same reference numerals.

Figuur 2F toont tezamen met figuur 5A dat bij de volgende stap met gebruikmaking van de polysiliciumlaag 40 als masker een natte etsbewerking wordt uitgevoerd voor het 15 verwijderen van de isolatielagen 30a, 30b. Daarna wordt een isolatielaag 68 bijvoorbeeld van siliciumdioxyde opgebracht op de oppervlakken van de polysiliciumlaag 40 en de isolatielaag 28. Vervolgens worden achtereenvolgens de isolatielaag en een polysilicium opofferingslaag opgebracht op het 20 oppervlak van de isolatielaag 68. Met gebruikmaking van een conventionele fotolithografische en etsbewerking worden de isolatielaag en de polysilicium opofferingslaag zodanig bepaald dat deze de isolatielagen 70a, 70b vormen alsmede de polysilicium opofferingslagen 72a, 72b die in de tekening 25 worden getoond. De isolatielagen 70a, 70b kunnen bijvoorbeeld bestaan uit een siliciumnitridelaag die is opgebracht tot een dikte van ongeveer 1.000 A. De polysilicium opoffe-ringslagen 72a, 72b worden opgebracht tot een dikte van bijvoorbeeld 1.000 A. De isolatielaag 70a en de polysilici-30 um opofferingsla&g 72a vormen tezamen een gestapelde laag 70a, 72a die zich bij voorkeur bevindt boven het overeenkomstige draingebied 16a. De isolatielaag 70b en de polysi- 1005637 21 licium opofferingslaag 72b vormen op dezelfde wijze tezamen een gestapelde laag 70b, 72b die zich bij voorkeur bevindt boven het overeenkomstige draingebied 16b. Vervolgens worden siliciumdioxyde afstandsdelen 74a en 74b op de respec-5 tievelijke zijwanden gevormd van de gestapelde lagen 70a, 72a en 70b, 72b. Bij deze uitvoeringsvorm kunnen de siliciumdioxyde afstandsdelen 74a en 74b worden gevormd met een de volgende stappen: eerst het opbrengen van een silicium-dioxydelaag tot een dikte van bijvoorbeeld ongeveer 1.000 A 10 en vervolgens terugetsen van de siliciumdioxydelaag.Figure 2F together with Figure 5A shows that in the next step, using the polysilicon layer 40 as a mask, a wet etching operation is performed to remove the insulating layers 30a, 30b. Thereafter, an insulating layer 68, for example, of silicon dioxide is applied to the surfaces of the polysilicon layer 40 and the insulating layer 28. Then, the insulating layer and a polysilicon sacrificial layer are successively applied to the surface of the insulating layer 68. Using a conventional photolithographic and etching operation, the insulating layer and the polysilicon sacrificial layer determined to form the insulating layers 70a, 70b as well as the polysilicon sacrificial layers 72a, 72b shown in the drawing. For example, the insulating layers 70a, 70b may consist of a silicon nitride layer deposited to a thickness of about 1,000 A. The polysilicon sacrificial layers 72a, 72b are deposited to a thickness of, for example, 1,000 A. The insulating layer 70a and the polysilicon -30 µm sacrificial layer. 72a together form a stacked layer 70a, 72a which is preferably located above the corresponding drain region 16a. In the same manner, the insulating layer 70b and the polysilic 1005637 21 sacrificial layer 72b together form a stacked layer 70b, 72b which is preferably located above the corresponding drain region 16b. Silicon dioxide spacers 74a and 74b are then formed on the respective side walls of the stacked layers 70a, 72a and 70b, 72b. In this embodiment, the silicon dioxide spacers 74a and 74b can be formed in one of the following steps: first applying a silicon dioxide layer to a thickness of, for example, about 1,000 Å 10, and then etching back the silicon dioxide layer.

Figuur 5B toont vervolgens dat bij de opvolgende stap CVD wordt uitgevoerd voor het opbrengen van een isolatielaag 76 bijvoorbeeld bestaande uit siliciumnitride tot een dikte van ongeveer 2.000 A. Vervolgens wordt CMP uitge-15 voerd voor het polijsten van de isolatielaag 76 totdat althans de bovenoppervlakken van de gestapelde lagen 70a, 72a en 70b, 72b zijn blootgelegd. Vervolgens worden met gebruikmaking van de gestapelde lagen 70a, 72a en 70b, 72b en de isolatielaag 76 als etsmaskers de siliciumdioxyde af-20 standsdelen 74a en 74b met behulp van etsen verwijderd.Figure 5B then shows that in the next step CVD is performed to apply an insulating layer 76, for example, consisting of silicon nitride to a thickness of about 2,000 A. Next, CMP is performed to polish the insulating layer 76 until at least the top surfaces of the stacked layers 70a, 72a and 70b, 72b are exposed. Then, using the stacked layers 70a, 72a and 70b, 72b and the insulating layer 76 as etching masks, the silicon dioxide spacers 74a and 74b are removed by etching.

Vervolgens worden met gebruikmaking van de gestapelde lagen 70a, 72a en 70b, 72b alsmede de isolatielaag 76 wederom als etsmaskers de isolatielagen 68 en 28 geëtst totdat het oppervlak van de polysiliciumlaag 26 is bereikt zodat de ope-25 ningen 78a en 78b worden gevormd.Then, using the stacked layers 70a, 72a and 70b, 72b as well as the insulating layer 76, the insulating layers 68 and 28 are etched again as etching masks until the surface of the polysilicon layer 26 is reached to form openings 78a and 78b.

Bij de volgende stap, zie figuur 5C, wordt met gebruikmaking van de polysilicium opofferingslagen 72a, 72b als etsmaskers de isolatielaag 76 door etsen verwijderd. Vervolgens wordt een polysiliciumlaag 80 op de oppervlakken 30 van de gestapelde lagen 70a, 72a en 70b, 72b opgebracht alsmede de isolatielaag 68 tot een dikte van bijvoorbeeld ongeveer 1.000 A waarbij tevens de openingen 78a en 78b 1 0056.37 22 worden opgevuld. Voor het vergroten van de conductiviteit van de polysiliciumlaag 80 worden bijvoorbeeld arseenionen geïmplanteerd in de polysiliciumlaag 80. Vervolgens wordt CMP uitgevoerd voor het polijsten van de polysiliciumlaag 5 80 en de polysilicium opofferingslagen 72a, 72b totdat al thans de bovenoppervlakken van de isolatielagen 70a, 70b zijn blootgelegd. Daarna wordt met gebruikmaking van de polysiliciumlaag 80 als masker een natte etsbewerking uitgevoerd voor het opeenvolgend verwijderen van de isolatiela-10 gen 70a, 70b en de isolatielagen 68 en 28 daarbeneden.In the next step, see Figure 5C, using the polysilicon sacrificial layers 72a, 72b as etching masks, the insulating layer 76 is removed by etching. Then, a polysilicon layer 80 is applied to the surfaces 30 of the stacked layers 70a, 72a and 70b, 72b as well as the insulating layer 68 to a thickness of, for example, about 1,000 Å, also filling the openings 78a and 78b. For example, to increase the conductivity of the polysilicon layer 80, arsenic ions are implanted into the polysilicon layer 80. Subsequently, CMP is performed to polish the polysilicon layer 5 80 and the polysilicon sacrificial layers 72a, 72b until already the top surfaces of the insulating layers 70a, 70b are exposed. Thereafter, using the polysilicon layer 80 as a mask, a wet etching operation is performed to sequentially remove the insulating layers 70a, 70b and the insulating layers 68 and 28 below.

Figuur 5D toont dat bij de volgende stap een conventionele fotolithografische en etsbewerking wordt uitgevoerd om successievelijk de polysiliciumlaag 80, de isolatielaag 68, de polysiliciumlaag 40, de isolatielaag 28 en 15 de polysiliciumlaag 26 te etsen voor het bepalen van een opslagelektrode van de ladingsopslagcondensator bij iedere geheugeneenheid. Dat wil zeggen dat door de voornoemde stap de polysiliciumlagen 80, 40 en 26 worden opgedeeld in secties 80a, 80b, 40a, 40b en 26a, 26b, zie de tekening. Ver-20 volgens wordt een natte etsbewerking uitgevoerd voor het verwijderen van de overblijvende isolatielagen 68 en 28 met gebruikmaking van de beschermingslaag 22 als etseindpunt.Figure 5D shows that in the next step, a conventional photolithographic and etching operation is performed to successively etch the polysilicon layer 80, the insulating layer 68, the polysilicon layer 40, the insulating layer 28, and the polysilicon layer 26 to determine a storage electrode of the charge storage capacitor at each memory unit. That is, by the aforementioned step, the polysilicon layers 80, 40 and 26 are divided into sections 80a, 80b, 40a, 40b and 26a, 26b, see the drawing. Next, a wet etching operation is performed to remove the remaining insulating layers 68 and 28 using the protective layer 22 as the etching end point.

De vervaardiging van een opslagelektrode van een ladingsopslagcondensator van een DRAM is hiermede voltooid. Zoals 25 figuur 5D toont omvat de opslagelektrode een stamvormige polysiliciumlaag 26a/26b en twee takvormige polysiliciumlagen 80a/80b en 40a/40b ieder voorzien van een L-vormige dwarsdoorsnede. De stamvormige polysiliciumlagen 26a, 26b zijn elektrisch gekoppeld met de draingebieden 16a en 16b 30 van de overbrengtransistors in de DRAM en hebben een T- vormige dwarsdoorsnede. De twee takvormige polysiliciumlagen 80a, 80b en 40a, 40b zijn in het algemeen evenwijdig 1005637 23 met elkaar en bezitten holle cilindrische vormen en horizontale dwarsdoorsnedes die cirkelvormig kunnen zijn, rechthoekig of met iedere andere vorm. De takvormige poly-siliciumlagen 80a, 80b en 40a, 40b strekken zich respectie-5 velijk verticaal opwaarts uit vanaf het bovenoppervlak van de polysiliciumlagen 26a, 26b over een zekere afstand en strekken zich vervolgens horizontaal buitenwaarts uit. Opvolgende bewerkingsstappen zijn niet verschillend van conventionele bewerkingen en worden daarom hierin niet be-10 schreven. Wanneer meer dan twee takvormige elektrodelagen nodig zijn kunnen verdere takken worden geproduceerd door de herhaaldelijke toepassing van gestapelde laagformaties overeenkomstig de werkwijze die wordt beschreven in verbinding met deze uitvoeringsvorm.The manufacture of a storage electrode of a charge storage capacitor of a DRAM has thus been completed. As Figure 5D shows, the storage electrode comprises a stem-shaped polysilicon layer 26a / 26b and two branch-shaped polysilicon layers 80a / 80b and 40a / 40b, each having an L-shaped cross section. The stem-shaped polysilicon layers 26a, 26b are electrically coupled to the drain regions 16a and 16b of the transfer transistors in the DRAM and have a T-shaped cross section. The two branch-shaped polysilicon layers 80a, 80b and 40a, 40b are generally parallel to each other and have hollow cylindrical shapes and horizontal cross sections which may be circular, rectangular or any other shape. The branch-shaped polysilicon layers 80a, 80b and 40a, 40b respectively extend vertically upwardly from the top surface of the polysilicon layers 26a, 26b and then horizontally outwardly. Subsequent machining steps are no different from conventional machining and are therefore not described herein. When more than two branch-shaped electrode layers are required, further branches can be produced by the repeated use of stacked layer formations according to the method described in connection with this embodiment.

1515

Vijfde voorkeursuitvoeringsvormFifth preferred embodiment

Bij de voorgaande eerste tot vierde uitvoeringsvormen bezitten de takvormige elektrodelagen van de opslag-elektrode allen L-vormige dwarsdoorsnedes. De uitvinding is 20 evenwel niet beperkt tot een dergelijke vorm. De takvormige elektrodelagen van de opslagelektrode kunnen verschillende andere dwarsdoorsnedevormen bezitten. Bij de volgende uitvoeringsvorm heeft een takvormige elektrodelaag van de opslagelektrode een L-vormige dwarsdoorsnede terwijl een an-25 dere is voorzien van een T-vormige dwarsdoorsnede.In the foregoing first to fourth embodiments, the branch electrode layers of the storage electrode all have L-shaped cross sections. However, the invention is not limited to such a form. The branch electrode layers of the storage electrode can have various other cross-sectional shapes. In the following embodiment, a branch-shaped electrode layer of the storage electrode has an L-shaped cross-section while another has a T-shaped cross-section.

De figuren 6A en 6B illustreren een vijfde uitvoeringsvorm van een halfgeleidergeheugeninrichting met een boomvormige ladingsopslagcondensator volgens de uitvinding. De uitvoeringsvorm van de halfgeleidergeheugeninrichting 30 kan worden geconstrueerd met behulp van een vijfde voor- keurswerkwijze voor het vervaardigen van halfgeleidergeheugeninrichting volgens de uitvinding.Figures 6A and 6B illustrate a fifth embodiment of a semiconductor memory device with a tree-shaped charge storage capacitor according to the invention. The embodiment of the semiconductor memory device 30 can be constructed using a fifth preferred method of manufacturing a semiconductor memory device according to the invention.

1005637 241005637 24

De boomvormige opslagelektrode van de vijfde uitvoeringsvorm is gebaseerd op de wafelstructuur van figuur 2F met gebruikmaking van een andere vervaardigingswerkwijze voor het produceren van DRAM-opslagelektrode met een andere 5 structuur. Elementen in de figuren 6A en 6B die identiek zijn met die in figuur 2F worden aangeduid met dezelfde verwij zingscij fers.The tree-shaped storage electrode of the fifth embodiment is based on the wafer structure of Figure 2F using another manufacturing method to produce DRAM storage electrode of a different structure. Elements in Figures 6A and 6B that are identical to those in Figure 2F are identified by the same reference numerals.

Figuur 2F toont tezamen met figuur 6A dat bij de volgende stap met gebruikmaking van de polysiliciumlaag 40 10 als masker een natte etsbewerking wordt uitgevoerd voor het verwijderen van de isolatielagen 30a, 30b. Vervolgens wordt CVD uitgevoerd voor het opbrengen van een isolatielaag 82, bijvoorbeeld een siliciumdioxydelaag op de oppervlakken van de isolatielaag 28 en de polysiliciumlaag 40. Daarna wordt 15 een conventionele fotolithografische en etsbewerking uitgevoerd voor het selectief etsen van, in volgorde, de isolatielaag 82, en de isolatielaag 28 totdat het oppervlak van de polysiliciumlaag 26 wordt bereikt waardoor openingen 84a en 84b worden gevormd. De openingen 84a en 84b bevinden 20 zich bij voorkeur in posities boven de overeenkomstige draingebieden 16a en 16b. Vervolgens wordt CVD uitgevoerd voor het opbrengen van een polysiliciumlaag 86 tot bijvoorbeeld een dikte van ongeveer 1.000 A op het oppervlak van de isolatielaag 82 teneinde de openingen 84a en 84b op te 25 vullen. Ter verhoging van de conductiviteit van de polysiliciumlaag 86 kunnen bijvoorbeeld arseenionen worden geïmplanteerd in de polysiliciumlaag 86.Figure 2F together with Figure 6A shows that in the next step using the polysilicon layer 40 as a mask, a wet etching operation is performed to remove the insulating layers 30a, 30b. Then CVD is performed to apply an insulating layer 82, for example, a silicon dioxide layer to the surfaces of the insulating layer 28 and the polysilicon layer 40. Thereafter, a conventional photolithographic and etching operation is performed for selectively etching, in sequence, the insulating layer 82, and the insulating layer 28 until the surface of the polysilicon layer 26 is reached, thereby forming openings 84a and 84b. The openings 84a and 84b are preferably in positions above the corresponding drain regions 16a and 16b. Then CVD is performed to apply a polysilicon layer 86 to, for example, a thickness of about 1,000 Å on the surface of the insulation layer 82 to fill the gaps 84a and 84b. For example, to increase the conductivity of the polysilicon layer 86, arsenic ions can be implanted in the polysilicon layer 86.

Figuur 6B toont dat bij de volgende stap een conventionele fotolithografische en etsbewerking wordt toege-30 past voor het opeenvolgend etsen van de polysiliciumlaag 86, de isolatielaag 82, de polysiliciumlaag 40, de isolatielaag 28 en de polysiliciumlaag 26 voor het bepalen van 1005637 25 een opslagelektrode van de ladingsopslagcondensator bij iedere geheugeneenheid. Door de voorgaande stappen worden de polysiliciumlagen 86, 40 en 26 opgedeeld in secties 86a, 86b, 40a, 40b en 26a, 26b zoals in de tekening wordt ge-5 toond. Vervolgens wordt een nat etsproces uitgevoerd met gebruikmaking van de etsbeschermingslaag 22 als het etseindpunt voor het verwijderen van de isolatielagen 82 en 28. De vervaardiging van de opslagelektrodes van de la-dingsopslagcondensatoren in de DRAM is hiermede voltooid.Figure 6B shows that in the next step a conventional photolithographic and etching operation is used for sequentially etching the polysilicon layer 86, the insulating layer 82, the polysilicon layer 40, the insulating layer 28 and the polysilicon layer 26 to determine a storage electrode. of the charge storage capacitor at each memory unit. By the foregoing steps, the polysilicon layers 86, 40, and 26 are divided into sections 86a, 86b, 40a, 40b, and 26a, 26b as shown in the drawing. Subsequently, a wet etching process is performed using the etching protection layer 22 as the etching end point to remove the insulating layers 82 and 28. The manufacture of the storage electrodes of the charge storage capacitors in the DRAM is thus completed.

10 Zoals in figuur 6B wordt getoond omvat de opslagelektrode een stamvormige polysiliciumlaag 26a/26b, een takvormige polysiliciumlaag 40a/40b met een L-vormige dwarsdoorsnede en een andere takvormige polysiliciumlaag 86a/86b met een T-vormige dwarsdoorsnede. De stamvormige polysiliciumlagen 15 26a, 26b zijn elektrisch gekoppeld met de draingebieden 16a en 16b van de overbrengtransistors in de DRAM en bezitten een T-vormige dwarsdoorsnede. De takvormige polysiliciumlagen 40a, 40b met L-vormige dwarsdoorsnede bezitten een algemeen holle cilindrische vorm alhoewel de horizontale 20 dwarsdoorsnede cirkelvormig kan zijn, rechthoekig of iedere andere vorm kan hebben. De takvormige polysiliciumlagen 40a, 40b strekken zich over een zekere afstand verticaal uit vanaf het bovenoppervlak van de stamvormige polysiliciumlagen 26a, 26b en vervolgens in een buitenwaartse hori-25 zontale richting. De verticale secties van de takvormige polysiliciumlagen 86a, 86b hebben een algemeen holle cilindrische vorm alhoewel de horizontale dwarsdoorsnede cirkel-vormig kan zijn, rechthoekig of iedere andere vorm kan bezitten. De takvormige polysiliciumlagen 86a, 86b strekken 30 zich over een zekere afstand verticaal uit vanaf het bovenoppervlak van de stamvormige polysiliciumlagen 26a, 26b en vervolgens horizontaal in een buitenwaartse richting.As shown in Figure 6B, the storage electrode comprises a stem-shaped polysilicon layer 26a / 26b, a branch-shaped polysilicon layer 40a / 40b with an L-shaped cross section, and another branch-shaped polysilicon layer 86a / 86b with a T-shaped cross section. The stem-shaped polysilicon layers 15 26a, 26b are electrically coupled to the drain regions 16a and 16b of the transfer transistors in the DRAM and have a T-shaped cross section. The branch-shaped polysilicon layers 40a, 40b with L-shaped cross-section have a generally hollow cylindrical shape, although the horizontal cross-section can be circular, rectangular or any other shape. The branch-shaped polysilicon layers 40a, 40b extend vertically a certain distance from the top surface of the trunk-shaped polysilicon layers 26a, 26b and then in an outward horizontal direction. The vertical sections of the branch-shaped polysilicon layers 86a, 86b have a generally hollow cylindrical shape, although the horizontal cross-section may be circular, rectangular or any other shape. The branch polysilicon layers 86a, 86b extend vertically a certain distance from the top surface of the trunk polysilicon layers 26a, 26b and then horizontally in an outward direction.

1005637 261005637 26

Zesde voorkeursuitvoeringsvormSixth preferred embodiment

Bij de volgende zesde uitvoeringsvorm wordt een 5 andere werkwijze gebruikt voor het vormen van een opslage-lektrode met een andere structuur. De structuur van de op-slagelektrode van deze uitvoeringsvorm is zeer gelijksoortig aan die van de vijfde uitvoeringsvorm. Het verschil ligt in de takvormige polysiliciumlaag die bij deze uitvoe-10 ringsvorm een kolomstructuur bezit in plaats van een T- vormige dwarsdoorsnede zoals bij de vijfde uitvoeringsvorm.In the following sixth embodiment, a different method is used to form a storage electrode of a different structure. The structure of the storage electrode of this embodiment is very similar to that of the fifth embodiment. The difference lies in the branch-shaped polysilicon layer, which in this embodiment has a column structure instead of a T-shaped cross section as in the fifth embodiment.

De boomvormige opslagelektrode van de zesde uitvoeringsvorm is gebaseerd op de wafelstructuur van figuur 6A met gebruikmaking van een andere vervaardigingswerkwijze 15 voor het produceren van een DRAM-opslagelektrode met een andere structuur. Elementen in figuur 7 die identiek zijn met die welke in figuur 6A voorkomen zijn aangeduid met dezelfde verwijzingscijfers.The tree-shaped storage electrode of the sixth embodiment is based on the wafer structure of Figure 6A using another manufacturing method 15 to produce a DRAM storage electrode of a different structure. Elements in Figure 7 that are identical to those that appear in Figure 6A are indicated by the same reference numerals.

Figuur 6A toont tezamen met figuur 7 dat CMP wordt 20 gebruikt voor het polijsten van de polysiliciumlaag 86 totdat althans het bovenoppervlak van de isolatielaag 82 is blootgelegd zodat kolomvormige polysiliciumlagen 88a en 88b worden gevormd zoals in de tekening wordt getoond. Daarna wordt een natte etsbewerking uitgevoerd met gebruikmaking 25 van de polysiliciumlaag 40 als masker voor het verwijderen van de isolatielaag 82 en het blootliggende gedeelte van de isolatielaag 28. Een conventionele fotolithografische en etsbewerking wordt vervolgens uitgevoerd voor het opeenvolgend selectief etsen van delen van de polysiliciumlaag 40, 30 de isolatielaag 28 en de polysiliciumlaag 26 totdat het oppervlak van de etsbeschermingslaag 22 is blootgelegd. Een opslagelektrode van de ladingsopslagcondensator in iedere 1005637 27 geheugeneenheid wordt aldus bepaald. Door de voorgaand genoemde stappen worden de polysiliciumlagen 40 en 26 onderverdeeld in secties 40a, 40b en 26a, 26b zoals in de tekening wordt getoond. Vervolgens wordt met gebruikmaking van 5 de etsbeschermingslaag 22 als het etseindpunt wederom een natte etsbewerking uitgevoerd voor het wegetsen van de isolatielaag 28. De vervaardiging van de opslagelektrodes voor de ladingsopslagcondensatoren in de DRAM is hiermee voltooid. Zoals figuur 7 toont omvat de opslagelektrode een 10 stamvormige polysiliciumlaag 26a/26b, een takvormige poly-siliciumlaag 40a/40b met een L-vormige dwarsdoorsnede en een kolomvormige takvormige polysiliciumlaag 88a/88b. De stamvormige polysiliciumlagen 26a, 26b zijn elektrisch gekoppeld met de respectievelijke draingebieden 16a en 16b 15 van de overbrengtransistors in de DRAM. De takvormige polysiliciumlagen 40a, 40b die een L-vormige structuur bezitten hebben een algemeen holle cilindrische vorm alhoewel de horizontale dwarsdoorsnede cirkelvormig kan zijn, rechthoekig of iedere andere vorm kan bezitten. De takvormige polysili-20 ciumlagen 40a, 40b strekken zich over een zekere afstand verticaal opwaarts uit vanaf het bovenoppervlak van de stamvormige polysiliciumlagen 26a, 26b en strekken zich vervolgens buitenwaarts horizontaal uit. De kolomvormige takvormige polysiliciumlagen 88a, 88b strekken zich vanaf 25 het bovenoppervlak van de stamvormige polysiliciumlagen 26a verticaal opwaarts uit en bezitten een horizontale dwarsdoorsnede die cirkelvormig kan zijn, rechthoekig of iedere andere vorm kan bezitten.Figure 6A together with Figure 7 shows that CMP is used to polish the polysilicon layer 86 until at least the top surface of the insulating layer 82 is exposed to form columnar polysilicon layers 88a and 88b as shown in the drawing. Thereafter, a wet etching operation is performed using the polysilicon layer 40 as a mask to remove the insulating layer 82 and the exposed portion of the insulating layer 28. A conventional photolithographic and etching operation is then performed for sequentially selectively etching portions of the polysilicon layer 40 , The insulating layer 28 and the polysilicon layer 26 until the surface of the etching protection layer 22 is exposed. A storage electrode of the charge storage capacitor in each 1005637 27 memory unit is thus determined. By the aforementioned steps, the polysilicon layers 40 and 26 are divided into sections 40a, 40b and 26a, 26b as shown in the drawing. Then, using the etch protection layer 22 as the etching end point, a wet etching operation is again performed to etch away the insulation layer 28. The manufacture of the storage electrodes for the charge storage capacitors in the DRAM is completed. As shown in Figure 7, the storage electrode comprises a stem-shaped polysilicon layer 26a / 26b, a branch-shaped polysilicon layer 40a / 40b with an L-shaped cross-section, and a columnar branch-shaped polysilicon layer 88a / 88b. The stem-shaped polysilicon layers 26a, 26b are electrically coupled to the respective drain regions 16a and 16b of the transfer transistors in the DRAM. The branch-shaped polysilicon layers 40a, 40b which have an L-shaped structure have a generally hollow cylindrical shape, although the horizontal cross-section may be circular, rectangular or any other shape. The branch-shaped polysilicon layers 40a, 40b extend vertically upwardly from the top surface of the trunk-shaped polysilicon layers 26a, 26b for a certain distance and then extend horizontally outwardly. The columnar branch-shaped polysilicon layers 88a, 88b extend vertically upwardly from the top surface of the trunk-shaped polysilicon layers 26a and have a horizontal cross section which may be circular, rectangular or any other shape.

30 Zevende voorkeursuitvoeringsvormSeventh preferred embodiment

Bij de voorgaande eerste tot zesde uitvoeringsvormen raakt het onderoppervlak van het horizontale deel van 1005637 28 de stamvormige polysiliciumlaag de etsbeschermingslaag en tevens wordt CMP toegepast bij de verwijdering en het in secties verdelen van de polysiliciumlaag boven de gestapelde lagen. De uitvinding is evenwel tot het bovenstaande 5 niet beperkt. Bij de volgende uitvoeringsvorm is het onder-oppervlak van het horizontale deel van de stamvormige polysiliciumlaag gescheiden van de etsbeschermingslaag daaronder door een zekere afstand zodat het oppervlaktegebied van de opslagelektrode wordt vergroot. Tevens wordt een alter-10 natieve techniek beschreven zoals toepassing van een conventionele fotolithografische en etsbewerking voor het onderverdelen van de polysiliciumlaag boven de gestapelde laag.In the foregoing first to sixth embodiments, the bottom surface of the horizontal portion of 1005637 28 the stem-shaped polysilicon layer touches the etch protection layer, and CMP is also used in the removal and sectioning of the polysilicon layer above the stacked layers. However, the invention is not limited to the above. In the following embodiment, the bottom surface of the horizontal portion of the stem-shaped polysilicon layer is separated from the etch protection layer below by a certain distance so that the surface area of the storage electrode is increased. Also described is an alternative technique such as using a conventional photolithographic and etching operation to subdivide the polysilicon layer above the stacked layer.

Figuren 8A tot 8E illustreren een zevende uitvoe-15 ringsvorm van een halfgeleidergeheugeninrichting met een boomvormige ladingsopslagcondensator volgens de uitvinding. Deze uitvoeringsvorm van de halfgeleidergeheugeninrichting wordt geproduceerd met behulp van een zevende voorkeurs-werkwijze voor het vervaardigen van een halfgeleidergeheu-20 geninrichting volgens de uitvinding.Figures 8A to 8E illustrate a seventh embodiment of a semiconductor memory device with a tree-shaped charge storage capacitor according to the invention. This embodiment of the semiconductor memory device is produced using a seventh preferred method of manufacturing a semiconductor memory device according to the invention.

De boomvormige opslagelektrode van de zevende uitvoeringsvorm is gebaseerd op de wafelstructuur van figuur 2A met gebruikmaking van een andere vervaardigingswerkwijze voor het produceren van een DRAM-opslagelektrode met een 25 andere structuur. Elementen in figuur 8A tot 8E die identiek met die in figuur 2A worden aangeduid met dezelfde verwij zingscij fers.The tree-shaped storage electrode of the seventh embodiment is based on the wafer structure of Figure 2A using another manufacturing method to produce a DRAM storage electrode of a different structure. Elements in Figures 8A to 8E identical to those in Figure 2A are identified by the same reference numerals.

Figuur 2A toont tezamen met figuur 8A dat CVD wordt uitgevoerd voor het opbrengen van een isolatielaag 30 30, een etsbeschermingslaag 92 en een isolatielaag 94. De isolatielaag 90 kan bijvoorbeeld bestaan uit een BPSG-laag die is opgebracht tot een dikte van ongeveer 7.000 A. De 1 005637 29 etsbeschermingslaag 92 kan bijvoorbeeld bestaan uit een si-liciumnitridelaag die is aangebracht tot een dikte van ongeveer 1.000 A. De isolatielaag 94 kan bijvoorbeeld bestaan uit een siliciumdioxydelaag die is opgebracht tot een dikte 5 van ongeveer 1.000 A. Daarna wordt een conventionele foto-lithografische en etsbewerking uitgevoerd voor het selectief opeenvolgend etsen van de isolatielaag 94, de etsbeschermingslaag 92, de isolatielaag 90 en de poortoxydelaag 14. Als resultaat worden de opslagelektrodecontactgaten 96a 10 en 96b gevormd. De opslagelektrodecontactgaten 96a en 96b strekken zich uit vanaf een bovenoppervlak van de isolatielaag 94 tot een bovenoppervlak van de draingebieden 16a en 16b. Een polysiliciumlaag wordt vervolgens aangebracht op het oppervlak van de isolatielaag 94 en vult de opslagelek-15 trodecontactgaten 96a en 96b op. Daarna wordt wederom een conventionele fotolithografische en etsbewerking uitgevoerd ter bepaling van de polysiliciumlaag zodat de polysiliciumlaag 98 wordt gevormd zoals in de tekening wordt getoond. Ter verhoging van de conductiviteit van de polysiliciumlaag 20 kunnen bijvoorbeeld arseenionen worden geïmplanteerd in de polysiliciumlaag. Zoals figuur 8A toont vult de polysiliciumlaag 98 de opslagelektrodecontactgaten 96a en 96b en dekt tevens het oppervlak af van de isolatielaag 94. Vervolgens wordt een isolatielaag 100 bijvoorbeeld een siliciumdioxy-25 delaag opgebracht op het oppervlak van de polysiliciumlaag 98 tot een dikte van ongeveer 7.000 A.Figure 2A, together with Figure 8A, shows that CVD is performed to apply an insulation layer 30, an etching protection layer 92 and an insulation layer 94. The insulation layer 90 may be, for example, a BPSG layer applied to a thickness of about 7,000 A. For example, the etching protection layer 92 may consist of a silicon nitride layer deposited to a thickness of about 1,000 A. The insulating layer 94 may, for example, consist of a silicon dioxide layer deposited to a thickness of approximately 1,000 A. Then, a conventional photo-lithographic and etching operations performed for selectively sequentially etching the insulating layer 94, the etching protective layer 92, the insulating layer 90, and the gate oxide layer 14. As a result, the storage electrode contact holes 96a 10 and 96b are formed. The storage electrode contact holes 96a and 96b extend from an upper surface of the insulating layer 94 to an upper surface of the drain regions 16a and 16b. A polysilicon layer is then applied to the surface of the insulating layer 94 and fills the storage leak 15 electrode contact holes 96a and 96b. Then, again, a conventional photolithographic and etching operation is performed to determine the polysilicon layer so that the polysilicon layer 98 is formed as shown in the drawing. For example, to increase the conductivity of the polysilicon layer 20, arsenic ions can be implanted in the polysilicon layer. As shown in Figure 8A, the polysilicon layer 98 fills the storage electrode contact holes 96a and 96b and also covers the surface of the insulating layer 94. Then, an insulating layer 100 is applied, for example, a silicon dioxide layer 25 to the surface of the polysilicon layer 98 to a thickness of about 7,000 Å .

Figuur 8B toont dat in de volgende stap een isolatielaag en een polysilicium opofferingslaag successievelijk worden opgebracht op het oppervlak van de isolatielaag 100. 30 Vervolgens wordt een conventionele fotolithografische en etsbewerking uitgevoerd voor het definiëren van de isolatielaag en de polysilicium opofferingslaag zodat massieve 1005637 30 isolatielagen 102a, 102b en polysilicium opofferingslagen 104a, 104b van cilindrische vorm worden gevormd, zoals getoond in de tekeningen. De horizontale dwarsdoorsnedes van de isolatielagen 102a, 102b en de polysilicium opoffe-5 ringslagen 104a, 104b kunnen cirkelvormig zijn, rechthoekig of iedere andere vorm bezitten. De isolatielagen 102a, 102b kunnen bijvoorbeeld bestaan uit siliciumnitridelagen die zijn opgebracht tot een dikte van ongeveer 1.000 A. De polysilicium opofferingslagen 104a, 104b worden opgebracht 10 tot een dikte van bijvoorbeeld ongeveer 1.000 A. De isolatielaag 102a tezamen met de polysilicium opofferingslaag 104a vormt een gestapelde laag 102b, 104b die zich bij voorkeur bevindt in een positie boven het overeenkomstige draingebied 16b. Op dezelfde wijze vormen de isolatielaag 15 102b tezamen met de polysilicium opofferingslaag 104b een gestapelde laag 102b, 104b die zich bij voorkeur bevindt in een positie boven het overeenkomstige draingebied 16b. Vervolgens worden siliciumdioxyde afstandsdelen 106a, 106b gevormd op de zijwanden van de gestapelde lagen 102a, 104a en 20 102b, 104b. Bij deze uitvoeringsvorm kunnen de siliciumdi oxyde afstandsdelen 106a, 106b worden gevormd met behulp van de volgende stappen: eerst opbrengen van een silicium-dioxydelaag tot een dikte van bijvoorbeeld ongeveer 1.000 A gevolgd door terugetsen van de siliciumdioxydelaag. Daarna 25 wordt CVD uitgevoerd voor het opbrengen van een isolatielaag 108, bijvoorbeeld een siliciumnitridelaag tot een dikte van ongeveer 2.000 A. Vervolgens wordt CMP uitgevoerd voor het polijsten van de isolatielaag 108 totdat althans het bovenoppervlak van de gestapelde lagen 102a, 104a en 30 102b, 104b is blootgelegd.Figure 8B shows that in the next step, an insulating layer and a polysilicon sacrificial layer are successively applied to the surface of the insulating layer 100. Then, a conventional photolithographic and etching operation is performed to define the insulating layer and the polysilicon sacrificial layer so that solid 1005637 30 insulating layers 102a , 102b and polysilicon sacrificial layers 104a, 104b of cylindrical shape are formed, as shown in the drawings. The horizontal cross sections of the insulating layers 102a, 102b and the polysilicon sacrificial layers 104a, 104b may be circular, rectangular or any other shape. For example, the insulating layers 102a, 102b may consist of silicon nitride layers deposited to a thickness of about 1,000 A. The polysilicon sacrificial layers 104a, 104b are deposited to a thickness of, for example, about 1,000 A. The insulating layer 102a together with the polysilicon sacrificial layer 104a forms a stacked layer 102b, 104b which is preferably in a position above the corresponding drain region 16b. Likewise, the insulating layer 102b together with the polysilicon sacrificial layer 104b form a stacked layer 102b, 104b which is preferably in a position above the corresponding drain region 16b. Then, silicon dioxide spacers 106a, 106b are formed on the side walls of the stacked layers 102a, 104a and 102b, 104b. In this embodiment, the silicon dioxide spacers 106a, 106b can be formed by the following steps: first depositing a silicon dioxide layer to a thickness of, for example, about 1,000 Å, followed by etching back the silicon dioxide layer. Thereafter, CVD is performed to apply an insulating layer 108, for example, a silicon nitride layer to a thickness of about 2,000 A. Next, CMP is performed to polish the insulating layer 108 until at least the top surface of the stacked layers 102a, 104a and 102b, 104b has been uncovered.

Figuur 8C toont dat bij de volgende stap met gebruikmaking van de gestapelde lagen 102a, 104a en 102b, 1005637 31 104b en de isolatielaag 108 als etsmaskers de siliciumdi-oxyde afstandsdelen 106a, 106b worden verwijderd door etsen. Vervolgens wordt met gebruikmaking van dezelfde gestapelde lagen 102a, 104a en 102b, 104b alsmede de isolatie- 5 laag 108 bij wijze van etsmaskers de isolatielaag 100 geëtst totdat het oppervlak van de polysiliciumlaag 98 is bereikt. Daarna wordt met gebruikmaking van de polvsilicium opofferingslagen 104a, 104b als etsmaskers de isolatielaag 108 door etsen verwijderd. De openingen 110a en 110b worden 10 aldus gevormd.Figure 8C shows that in the next step using the stacked layers 102a, 104a and 102b, 1005637 31 104b and the insulating layer 108 as etching masks, the silicon dioxide spacers 106a, 106b are removed by etching. Then, using the same stacked layers 102a, 104a and 102b, 104b as well as the insulating layer 108, the insulating layer 100 is etched by etching masks until the surface of the polysilicon layer 98 is reached. Thereafter, using the wrist silicon sacrificial layers 104a, 104b as etching masks, the insulating layer 108 is removed by etching. The openings 110a and 110b are thus formed.

Figuur 8D toont dat bij de volgende stap een polysiliciumlaag 112 wordt opgebracht op de oppervlakken van de gestapelde lagen 102a, 104a en 102b, 104b en op de isolatielaag 100 tot bijvoorbeeld een dikte van ongeveer 1.000 A 15 en ook voor het opvullen van de openingen 100a en 110b. Om de conductiviteit van de polysiliciumlaag 112 te verhogen kunnen bijvoorbeeld arseenionen worden geïmplanteerd in de polysiliciumlaag 112. Daarna wordt een conventionele foto-lithografische en etsbewerking uitgevoerd voor het bepalen 20 van de polysiliciumlaag 112 en de polysilicium opoffe-ringslagen 104a, 104b. Het resultaat is dat de gedeeltes boven de isolatielagen 102a, 102b worden opgedeeld voor het vormen van de in de tekening getoonde structuur.Figure 8D shows that in the next step, a polysilicon layer 112 is applied to the surfaces of the stacked layers 102a, 104a and 102b, 104b and on the insulating layer 100 to, for example, a thickness of about 1,000 Å 15 and also for filling the openings 100a and 110b. For example, to increase the conductivity of the polysilicon layer 112, arsenic ions can be implanted into the polysilicon layer 112. Thereafter, a conventional photolithography and etching operation is performed to determine the polysilicon layer 112 and the polysilicon sacrificial layers 104a, 104b. As a result, the sections above the insulating layers 102a, 102b are divided to form the structure shown in the drawing.

Figuur 8E toont dat in opeenvolgende stappen met 25 gebruikmaking van de polysiliciumlaag 112 en de polysilicium opofferingslagen 104a, 104b als maskers een natte etsbewerking wordt uitgevoerd voor het opeenvolgend wegetsen van de isolatielagen 102a, 102b en de isolatielaag 100 daaronder. Daarna wordt een conventionele fotolithografische en 30 etsbewerking uitgevoerd voor het opeenvolgend etsen van de polysiliciumlaag 112, de isolatielaag 100 en de polysiliciumlaag 98 voor het bepalen van een opslagelektrode van de 1005637 32 ladingsopslagcondensator voor iedere geheugeneenheid. Met behulp van de bovenstaande stappen worden de polysilicium-lagen 112 en 98 onderverdeeld in secties 112a, 112b en 98a, 98b. Vervolgens, met gebruikmaking van de etsbescher-5 mingslaag 92 als etseindpunt wordt wederom een natte etsbe-werking uitgevoerd voor het verwijderen van de isolatielagen 100 en 94. De vervaardiging van de opslagelektrode van de ladingsopslagcondensator in de DRAM is zodoende voltooid. Zoals figuur 8E toont omvat de opslagelektrode een 10 stamvormige polysiliciumlaag 98a/98b alsmede een takvormige polysiliciumlaag 112a/ll2b met een T-vormige dwarsdoorsnede. De stamvormige polysiliciumlagen 98a, 98b zijn elektrisch gekoppeld met de respectievelijke draingebieden 16a, 16b van de overbrengtransistors in de DRAM. Er wordt een 15 afstand aangehouden tussen de onderoppervlakken van de horizontale sectie van de stamvormige polysiliciumlagen en de bovenoppervlakken van de etsbeschermingslaag 92 ter verhoging van het oppervlaktegebied van de opslagelektrode. De takvormige polysiliciumlagen 112a, 112b bezitten een alge-20 meen holle cilindrische vorm, alhoewel de horizontale dwarsdoorsnede cirkelvormig kan zijn, rechthoekig of iedere andere vorm kan bezitten. De takvormige polysiliciumlagen 112a, 112b strekken zich bovenwaarts over een zekere afstand uit vanaf het bovenoppervlak van de stamvormige poly-25 siliciumlagen 98a, 98b en strekken zich vervolgens horizontaal buitenwaarts uit.Figure 8E shows that in successive steps using the polysilicon layer 112 and the polysilicon sacrificial layers 104a, 104b as masks, a wet etching operation is performed for sequentially etching the insulating layers 102a, 102b and the insulating layer 100 below. Thereafter, a conventional photolithographic and etching operation is performed for sequentially etching the polysilicon layer 112, the insulating layer 100 and the polysilicon layer 98 to determine a storage electrode of the 1005637 32 charge storage capacitor for each memory unit. Using the above steps, the polysilicon layers 112 and 98 are divided into sections 112a, 112b and 98a, 98b. Then, using the etching protection layer 92 as the etching end point, a wet etching operation is again performed to remove the insulating layers 100 and 94. The manufacture of the storage electrode of the charge storage capacitor in the DRAM is thus completed. As Figure 8E shows, the storage electrode comprises a stem-shaped polysilicon layer 98a / 98b as well as a branch-shaped polysilicon layer 112a / 12b with a T-shaped cross section. The stem-shaped polysilicon layers 98a, 98b are electrically coupled to the respective drain regions 16a, 16b of the transfer transistors in the DRAM. A distance is maintained between the bottom surfaces of the horizontal section of the trunk polysilicon layers and the top surfaces of the etch protection layer 92 to increase the surface area of the storage electrode. The branch-shaped polysilicon layers 112a, 112b have a generally hollow cylindrical shape, although the horizontal cross-section may be circular, rectangular or any other shape. The branch-shaped polysilicon layers 112a, 112b extend upwards a certain distance from the top surface of the trunk-shaped polysilicon layers 98a, 98b and then extend horizontally outward.

Het zal voor de vakman in het vakgebied van de vervaardiging van halfgeleiders duidelijk zijn dat de voorgaand geopenbaarde uitvoeringsvormen kunnen worden toege-30 past ofwel alleen ofwel in combinatie voor het verschaffen van opslagelektrodes van verschillende vormen en afmetingen op een enkele DRAM-chip. Deze variaties worden allen be- 1005637 33 schouwd als te behoren tot de beschermingsomvang van de uitvinding.It will be apparent to those skilled in the semiconductor manufacturing art that the foregoing disclosed embodiments can be used either alone or in combination to provide storage electrodes of various shapes and sizes on a single DRAM chip. These variations are all considered to be within the scope of the invention.

Alhoewel in de bijvoegde tekeningen de uitvoeringsvormen van de drains van de overbrengtransistors zijn 5 gebaseerd op diffusiegebieden in een siliciumsubstraat zijn andere variaties, bijvoorbeeld draingebieden van het gleuf-type (trench-type) mogelijk.Although in the accompanying drawings the embodiments of the drains of the transfer transistors are based on diffusion regions in a silicon substrate, other variations, for example, trench type drainage regions, are possible.

Elementen in de bijgevoegde tekeningen zijn schematische schema's die uitsluitend de toelichting dienen en 10 derhalve niet op werkelijke schaal worden weergegeven. De vormen, afmetingen en richthoeken van de elementen van de uitvinding zoals deze worden getoond zijn geen beperkingen van de omvang van de uitvinding.Elements in the accompanying drawings are schematic diagrams which serve only the explanation and are therefore not shown in actual scale. The shapes, dimensions and aiming angles of the elements of the invention as shown are not limitative of the scope of the invention.

Alhoewel de uitvinding bij wijze van voorbeeld is 15 beschreven in termen van voorkeursuitvoeringsvormen dient te worden begrepen dat de uitvinding niet tot de geopenbaarde uitvoeringsvormen is beperkt. Integendeel ligt het in de bedoeling verschillende modificaties en soortgelijke opstellingen af te dekken zoals deze voor de vakman duide-20 lijk zullen zijn. De omvang van de bijgevoegde conclusies dient derhalve de breedst mogelijke interpretatie te worden verleend teneinde al dergelijke modificaties en soortgelijke opstellingen te omvatten.Although the invention has been described by way of example in terms of preferred embodiments, it is to be understood that the invention is not limited to the disclosed embodiments. Rather, it is intended to cover various modifications and similar arrangements as will be apparent to those skilled in the art. The scope of the appended claims should therefore be given the widest possible interpretation to cover all such modifications and similar arrangements.

10056371005637

Claims (6)

1. Halfgeleidergeheugeninrichting omvattende: een substraat, een overbrengtransistor met source-/drain-gebieden gevormd op het substraat en 5 een ladingsopslagcondensator die elektrisch is ge koppeld met een van de source-/drain-gebieden van de overbrengt ransistor, waarbij de ladingsopslagcondensator verder omvat: een stamvormige geleidingslaag met een T-10 vormige dwarsdoorsnede en met een onderuiteinde dat elektrisch is gekoppeld met het genoemde exemplaar van de source- /drain-gebieden van de overbrengtransistor, waarbij de stamvormige geleidingslaag zich in hoofdzaak opwaarts uit-strekt vanaf het ondereinde over een zekere afstand tot aan 15 een bovenste punt en zich in buitenwaartse richting uit-strekt in hoofdzaak horizontaal vanaf het bovenste punt, een eerste takvormige geleidingslaag omvattende een eerste segment en een tweede segment waarbij het eerste segment een eerste uiteinde bezit dat is verbon-20 den met een bovenoppervlak van de stamvormige geleidingslaag en zich verticaal opwaarts uitstrekt naar een tweede uiteinde, welk tweede segment een eerste uiteinde bezit dat is verbonden met het tweede uiteinde van het eerste segment en zich horizontaal uitstrekt en de stamvormige 25 geleidingslaag en de eerste takvormige geleidingslaag in combinatie een opslagelektrode vormen van de ladingsopslagcondensator, r 1005637 een dielektrische laag die blootliggende oppervlakken afdekt van de stamvormige geleidingslaag en de takvormige geleidingslaag en een overdekkende geleidingslaag over de 5 dielektrische laag, welke overdekkende geleidingslaag dient als een tegenovergelegen elektrode van de ladingsopslagcon-densator, met het kenmerk, dat het tweede segment van de eerste takvormige geleidingslaag zich horizontaal binnen-10 waarts uitstrekt vanaf het tweede uiteinde van het eerste segment.A semiconductor memory device comprising: a substrate, a transfer transistor having source / drain regions formed on the substrate and a charge storage capacitor electrically coupled to one of the source / drain regions of the transfer transistor, the charge storage capacitor further comprising a stem-shaped conductive layer with a T-10 shaped cross-section and with a bottom end electrically coupled to said copy of the source / drain regions of the transfer transistor, the stem-shaped conductive layer extending substantially upwardly from the bottom end over a certain distance up to an upper point and outwardly extending substantially horizontally from the upper point, a first branch-shaped guiding layer comprising a first segment and a second segment, the first segment having a first end which is connected pine with an upper surface of the trunk-shaped guide layer and itself extends vertically upwardly to a second end, the second segment having a first end which is connected to the second end of the first segment and extends horizontally and the trunk-shaped conductive layer and the first branch-shaped conductive layer combine to form a storage electrode of the charge storage capacitor, r 1005637 a dielectric layer covering exposed surfaces of the trunk-shaped conductive layer and the branch-shaped conductive layer and a covering conductive layer over the dielectric layer, which covering conductive layer serves as an opposite electrode of the charge storage capacitor, characterized in that the second segment of the first branch-shaped guide layer horizontally extends inwardly from the second end of the first segment. 2. Halfgeleidergeheugeninrichting volgens conclusie 1, met het kenmerk, dat de eerste takvormige geleidingslaag is verbonden met de stamvormige geleidingslaag 15 bij een omtreksrand van de stamvormige geleidingslaag en waarbij het tweede segment van de eerste takvormige geleidingslaag zich horizontaal uitstrekt vanaf het tweede uiteinde van het eerste segment in een richting naar een andere omtreksrand van de stamvormige geleidingslaag.A semiconductor memory device according to claim 1, characterized in that the first branch-shaped guide layer is connected to the trunk-shaped guide layer 15 at a peripheral edge of the trunk-shaped guide layer and wherein the second segment of the first branch-shaped guide layer extends horizontally from the second end of the first segment in one direction to another peripheral edge of the stem-shaped guiding layer. 3. Halfgeleidergeheugeninrichting volgens conclu sie 1, met het kenmerk, dat de ladingsopslagcondensator verder een takvormige geleidingslaag omvat met een eerste uiteinde dat is verbonden met het bovenoppervlak van de stamvormige geleidingslaag en waarbij de dielektrische laag 25 verder is gevormd op blootliggende oppervlakken van de tweede takvormige geleidingslaag.A semiconductor memory device according to claim 1, characterized in that the charge storage capacitor further comprises a branch-shaped conductive layer having a first end connected to the top surface of the trunk-shaped conductive layer and wherein the dielectric layer 25 is further formed on exposed surfaces of the second branch-shaped conductive layer. 4. Halfgeleidergeheugeninrichting volgens conclusie 3, met het kenmerk, dat de tweede takvormige geleidingslaag een T-vormige dwarsdoorsnede bezit.Semiconductor memory device according to claim 3, characterized in that the second branch-shaped conductive layer has a T-shaped cross section. 5. Halfgeleidergeheugeninrichting volgens conclu sie 3, met het kenmerk, dat de tweede takvormige gelei- 1005637 dingslaag een kolomvorm bezit en zich verticaal uitstrekt vanaf het bovenoppervlak van de stamvormige geleidingslaag.A semiconductor memory device according to claim 3, characterized in that the second branch-shaped conduction layer 1005637 has a columnar shape and extends vertically from the top surface of the trunk-shaped conduction layer. 6. Halfgeleidergeheugeninrichting volgens conclusie 1, met het kenmerk, dat de ladingsopslagcondensator een 5 tweede takvormige geleidingslaag omvat die in hoofdzaak evenwijdig loopt met de eerste takvormige geleidingslaag waarbij een eerste uiteinde van de tweede takvormige geleidingslaag is verbonden met het bovenoppervlak van de stamvormige geleidingslaag. 10 10056376. Semiconductor memory device according to claim 1, characterized in that the charge storage capacitor comprises a second branch-shaped conductive layer which is substantially parallel to the first branch-shaped conductive layer, wherein a first end of the second branch-shaped conductive layer is connected to the top surface of the trunk-shaped conductive layer. 10 1005637
NL1005637A 1997-03-25 1997-03-25 Charge storage capacitor electrode structure production for semiconductor memory device NL1005637C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
NL1005637A NL1005637C2 (en) 1997-03-25 1997-03-25 Charge storage capacitor electrode structure production for semiconductor memory device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL1005637 1997-03-25
NL1005637A NL1005637C2 (en) 1997-03-25 1997-03-25 Charge storage capacitor electrode structure production for semiconductor memory device

Publications (1)

Publication Number Publication Date
NL1005637C2 true NL1005637C2 (en) 1998-09-28

Family

ID=19764667

Family Applications (1)

Application Number Title Priority Date Filing Date
NL1005637A NL1005637C2 (en) 1997-03-25 1997-03-25 Charge storage capacitor electrode structure production for semiconductor memory device

Country Status (1)

Country Link
NL (1) NL1005637C2 (en)

Similar Documents

Publication Publication Date Title
US5817565A (en) Method of fabricating a semiconductor memory cell having a tree-type capacitor
US5763305A (en) Method for forming a semiconductor memory device with a capacitor
US5744833A (en) Semiconductor memory device having tree-type capacitor
US5863821A (en) Method of fabricating a semiconductor memory device having a tree-typecapacitor
NL1005637C2 (en) Charge storage capacitor electrode structure production for semiconductor memory device
US5796138A (en) Semiconductor memory device having a tree type capacitor
US5904522A (en) Method of fabricating a semiconductor memory device having a capacitor
US5739060A (en) Method of fabricating a capacitor structure for a semiconductor memory device
NL1005638C2 (en) Charge storage capacitor electrode structure production for semiconductor memory device
NL1005633C2 (en) Semiconductor memory device.
NL1005628C2 (en) A method of manufacturing a semiconductor memory device.
US5811848A (en) Capacitor structure for a semiconductor memory device
US5912485A (en) Capacitor structure for a semiconductor memory device
NL1005631C2 (en) Semiconductor memory device.
NL1005639C2 (en) Semiconductor memory device.
NL1005630C2 (en) Charge storage capacitor electrode structure production used in semiconductor memory device
NL1005629C2 (en) Charge storage capacitor electrode structure used in semiconductor memory device
US5759890A (en) Method for fabricating a tree-type capacitor structure for a semiconductor memory device
NL1005641C2 (en) Charge storage capacitor electrode structure production for semiconductor memory device
NL1005640C2 (en) A method of manufacturing a semiconductor memory device.
NL1005632C2 (en) Semiconductor memory device containing a charge storage condenser electrode structure production
NL1005634C2 (en) Semiconductor memory device production containing charge storage capacitor electrode structure
GB2321776A (en) Method of fabricating a stacked capacitor
US5952689A (en) Semiconductor memory device having tree-type capacitor
NL1005635C2 (en) Semiconductor memory device production containing charge storage capacitor electrode structure

Legal Events

Date Code Title Description
PD2B A search report has been drawn up
VD1 Lapsed due to non-payment of the annual fee

Effective date: 20021001