NL1005634C2

NL1005634C2 - Semiconductor memory device production containing charge storage capacitor electrode structure

Info

Publication number: NL1005634C2
Application number: NL1005634A
Authority: NL
Inventors: Fang-Ching Chao
Original assignee: United Microelectronics Corp
Priority date: 1997-03-25
Filing date: 1997-03-25
Publication date: 1998-09-28

Abstract

The semiconductor memory device on a substrate containing a transfer transistor is produced by: forming a first insulating layer over the transistor; forming an etch-resistant layer over the first layer; forming a second insulating layer on the etch-resistant layer; forming a stacked layer over the second layer, provided with a cutaway sited above a source-drain area of the transistor and exposing part of the second layer; forming a third insulating layer around the edges of the cutaway; forming a fourth insulating layer to fill the cutaway; removing the third and fourth layers and that part of the second directly beneath the third to form a hollow without exposing the etch-resistant layer; forming a first conducting layer to fill the cutaway and the hollow; removing the stacked layer; forming a fifth insulating layer above the second insulating and first conducting layers; forming a second conducting layer over the fifth insulating layer to penetrate the lower layers and connect with the source-drain area; removing part of the second conducting layer to form a stem-like conducting layer so that the first and second conducting layers together form a storage electrode for the capacitor; removing the second and fifth insulating layers; forming a dielectric layer over the exposed surfaces of at least the first and second conducting layers and forming a third conducting layer over the dielectric layer to serve as the opposite electrode of the capacitor.

Description

NL 43.171-PW/mvNL 43.171-PW / pl

Werkwijze voor het vervaardigen van een halfgeleidergeheu-geninrichtingA method of manufacturing a semiconductor memory device

ACHTERGROND VAN DE UITVINDINGBACKGROUND OF THE INVENTION

1. Gebied van de uitvinding1. Field of the invention

De uitvinding heeft betrekking op halfgeleiderge-5 heugeninrichtingen en meer in het bijzonder op een halfge-leidergeheugeninrichting zoals een DRAM-inrichting (dynamic random access memory) die gebruik maakt van geheugencellen die ieder bestaan uit een overbrengtransistor en een boomvormige condensator ten behoeve van data-opslag.The invention relates to semiconductor memory devices and more particularly to a semiconductor memory device such as a DRAM (dynamic random access memory) device using memory cells each consisting of a transfer transistor and a tree capacitor for data storage.

10 2. Beschrijving van de verwante techniek10 2. Description of the Related Art

Figuur 1 is een circuitschema van een geheugencel voor een DRAM-inrichting. Zoals in de tekening wordt getoond bestaat een DRAM-cel in hoofdzaak uit een overbreng-15 transistor T en een ladingsopslagcondensator C. Een source van de overbrengtransistor T is verbonden met een overeenkomstige bitlijn BL en de drain is verbonden met een opsla-gelektrode 6 van de ladingsopslagcondensator C. Een gate van de overbrengtransistor T is verbonden met een overeen-20 komstige woordlijn WL. Een tegenovergelegen elektrode 8 van de condensator C is verbonden met een constante voedingsbron. Een dielektrische film 7 is aanwezig tussen de opsla-gelektrode 6 en de tegenovergelegen elektrode 8.Figure 1 is a circuit diagram of a memory cell for a DRAM device. As shown in the drawing, a DRAM cell mainly consists of a transfer transistor T and a charge storage capacitor C. A source of the transfer transistor T is connected to a corresponding bit line BL and the drain is connected to a storage electrode 6 of the charge storage capacitor C. A gate of the transfer transistor T is connected to a corresponding word line WL. An opposite electrode 8 of the capacitor C is connected to a constant power source. A dielectric film 7 is present between the storage electrode 6 and the opposite electrode 8.

Bij het vervaardigingsprocédé van DRAM's wordt een 25 tweedimensionale condensator, ook wel genoemd een planaire condensator, hoofdzakelijk gebruikt bij conventionele DRAM's met een opslagcapaciteit van minder dan 1M (mega = 100 5 6 3 4 ' 2 miljoen) bits. Bij een DRAM met een geheugencel die gebruik maakt van een planaire condensator worden elektrische ladingen opgeslagen op het hoofdoppervlak van een halfgelei -dersubstraat zodat het hoofdoppervlak een groot gebied 5 dient te beslaan. Dit soort geheugencel is daarom niet geschikt voor een DRAM met een hoge integratiegraad. Voor een hoog geïntegreerde DRAM, zoals een DRAM met meer dan 4M bits geheugen is een driedimensionale condensator, ook wel condensator van het gestapelde soort (stacked-type) of 10 gleuftype (trench-type) genoemd, ingevoerd.In the manufacturing process of DRAMs, a two-dimensional capacitor, also called a planar capacitor, is mainly used with conventional DRAMs with a storage capacity of less than 1M (mega = 100 5 6 3 4 '2 million) bits. In a DRAM with a memory cell using a planar capacitor, electric charges are stored on the major surface of a semiconductor substrate so that the major surface must cover a large area. This type of memory cell is therefore not suitable for a DRAM with a high degree of integration. For a highly integrated DRAM, such as a DRAM with more than 4M bit memory, a three-dimensional capacitor, also referred to as stacked type capacitor (stacked type) or 10 slot type (trench type), has been introduced.

Bij condensatoren van het gestapelde type of gleuftype is het mogelijk gemaakt om een groter geheugen te verkrijgen in een gelijk volume. Voor het realiseren van een halfgeleiderinrichting van nog hogere integratiegraad 15 zoals een VLSI-circuit (very-large-scale integration) met een capaciteit van 64M bits blijkt evenwel een condensator van een simpele driedimensionale structuur zoals de conventionele condensator van het gestapelde type of het gleufty-pe ontoereikend te zijn.With stacked or slot type capacitors, it is possible to obtain a larger memory in an equal volume. However, for realizing a semiconductor device of even higher integration degree 15 such as a VLSI (very-large-scale integration) circuit with a capacity of 64M bits, a capacitor of a simple three-dimensional structure such as the conventional capacitor of the stacked type or the slot type -pe to be inadequate.

20 Een oplossing voor het verbeteren van de capaci teit van een condensator is gebruikmaking van een gestapelde condensator van het vin-type zoals is voorgesteld in het artikel "3-Dimensional Stacked Capacitor Cell for 16M en 64M DRAM's", International Electron Devices Meeting, pagi-25 na's 592-595, december 1988 van Erna en anderen. De gestapelde condensator van het vin-type omvat elektrodes en die-lektrische films die zich in vinvorm uitstrekken in een aantal gestapelde lagen. DRAM's voorzien van gestapelde condensatoren van het vin-type worden ook geopenbaard in 30 het Amerikaanse octrooischrift 5.071.783 (Taguchi en anderen), 5.126.810 (Gotou), 5.196.365 (Gotou) en 5.206.787 (Fuj ioka) .A solution to improve capacitor capacitance is to use a fin-type stacked capacitor as suggested in the article "3-Dimensional Stacked Capacitor Cell for 16M and 64M DRAMs", International Electron Devices Meeting, page -25 NA's 592-595, December 1988 from Erna et al. The fin-type stacked capacitor comprises electrodes and dielectric films extending in fin form in a plurality of stacked layers. DRAMs provided with fin-type stacked capacitors are also disclosed in U.S. Patent 5,071,783 (Taguchi et al), 5,126,810 (Gotou), 5,196,365 (Gotou), and 5,206,787 (Fuj ioka).

* c o 5 6 3 A* c o 5 6 3 A

ΛΛ

JJ

Een andere oplossing voor het verbeteren van de capaciteit van een condensator is gebruik te maken van een gestapelde condensator van het zogenaamde cilindrische type zoals voorgesteld in het artikel "Novel Stacked Capacitor 5 Cell for 64-Mb DRAM", 1989 Symposium on VLSI Technology Digest of Technical Papers, pagina's 69-70 van Wakamiya en anderen. De gestapelde condensator van het cilindrische type omvat elektrodes en dielektrische films die zich in cilindrische vorm uitstrekken voor het verhogen van het op-10 pervlaktegebied van de elektrodes. Een DRAM voorzien van een gestapelde condensator van het cilindrische type wordt ook geopenbaard in het Amerikaanse octrooischrift 5.077.688 (Kumanoya en anderen).Another solution for improving the capacitance of a capacitor is to use a stacked capacitor of the so-called cylindrical type as suggested in the article "Novel Stacked Capacitor 5 Cell for 64-Mb DRAM", 1989 Symposium on VLSI Technology Digest of Technical Papers, pages 69-70 of Wakamiya and others. The cylindrical-type stacked capacitor includes electrodes and dielectric films that extend in a cylindrical shape to increase the surface area of the electrodes. A DRAM comprising a cylindrical type stacked capacitor is also disclosed in U.S. Patent No. 5,077,688 (Kumanoya et al.).

Gezien de trend naar verhoogde integratiedichtheid 15 dient de afmeting van de DRAM-cel in een vlak (het gebied dat in het vlak wordt ingenomen) verder te worden gereduceerd. In het algemeen gesproken leidt een reductie van de afmeting van de cel tot een reductie van de ladingsopslag-capaciteit (capaciteit). Bovendien neemt bij afname van de 20 capaciteit, de waarschijnlijkheid van beperkte fouten (soft errors) als gevolg van het invallen van α-stralen toe. Er bestaat zodoende bij deze techniek nog steeds behoefte tot het ontwerpen van een nieuwe structuur van een opslagcon-densator die dezelfde capaciteit kan bereiken in een klei-25 ner planair oppervlak alsmede van een geschikte werkwijze voor het vervaardigen van de structuur.In view of the trend towards increased integration density, the size of the DRAM cell in a plane (the area occupied in the plane) needs to be further reduced. Generally speaking, a reduction in the size of the cell leads to a reduction in the charge storage capacity (capacity). Moreover, as the capacity decreases, the probability of limited errors (soft errors) due to the incident of α-rays increases. Thus, there is still a need in this technique to design a new structure of a storage capacitor that can achieve the same capacity in a smaller planar surface as well as a suitable method of manufacturing the structure.

SAMENVATTING VAN DE UITVINDINGSUMMARY OF THE INVENTION

30 Het is derhalve een doel van de uitvinding om een werkwijze te verschaffen voor het vervaardigen van een halfgeleidergeheugeninrichting met een boomvormige conden-It is therefore an object of the invention to provide a method for manufacturing a semiconductor memory device with a tree-shaped condensation

10 0 5 6 3 A10 0 5 6 3 A

4 satorstructuur die een toegenomen gebied verschaft voor la-dingsopslag zonder vergroting van het oppervlaktegebied dat door de inrichting wordt gebruikt.4, the sator structure which provides an increased area for charge storage without increasing the surface area used by the device.

In overeenstemming met de voorgaande en andere 5 doelen van de uitvinding wordt een nieuwe en verbeterde werkwijze verschaft voor het vervaardigen van een halfge-leidergeheugeninrichting.In accordance with the foregoing and other objects of the invention, a new and improved method of manufacturing a semiconductor memory device is provided.

Volgens een voorkeursuitvoeringsvorm van de uitvinding omvat de halfgeleidergeheugeninrichting een sub-10 straat, een op het substraat gevormde overbrengtransistor alsmede een opslagcondensator die elektrisch is verbonden met een source-/drain-gebied van de overbrengtransistor. De werkwijze omvat: het vormen van een eerste isolatielaag over de overbrengtransistor, het vormen van een etsbescher-15 mingslaag over de eerste isolatielaag, het vormen van een tweede isolatielaag, het vormen een gestapelde laag op de tweede isolatielaag, waarbij de gestapelde laag daarin een uitsparing bezit die de tweede isolatielaag blootlegt, het vormen van een derde isolatielaag bij een omtrek van de 20 uitsparing, het vormen van een vierde isolatielaag voor het opvullen van de uitsparing, het verwijderen van de derde isolatielaag, de vierde isolatielaag en een deel van de tweede isolatielaag dat zich direct beneden de derde isolatielaag bevindt voor het vormen van een opening, waarbij de 25 opening niet de etsbeschermingslaag blootlegt, het vormen van een eerste geleidingslaag voor het opvullen van de uitsparing en de opening, het verwijderen van een gestapelde laag, het vormen van een vijfde isolatielaag, het vormen van een tweede geleidingslaag over de vijfde isolatielaag, 30 waarbij de tweede geleidingslaag ten minste de vijfde isolatielaag, de eerste geleidingslaag, de tweede isolatielaag, de etsbeschermingslaag en de eerste isolatielaag pe- ** · - a „ , rf * ** fAccording to a preferred embodiment of the invention, the semiconductor memory device comprises a substrate, a transfer transistor formed on the substrate and a storage capacitor electrically connected to a source / drain region of the transfer transistor. The method includes: forming a first insulating layer over the transfer transistor, forming an etching protection layer over the first insulating layer, forming a second insulating layer, forming a stacked layer on the second insulating layer, the stacked layer therein forming a recess exposing the second insulating layer, forming a third insulating layer at a perimeter of the recess, forming a fourth insulating layer to fill the recess, removing the third insulating layer, the fourth insulating layer and part of the second insulating layer located directly below the third insulating layer for forming an opening, the opening not exposing the etching protection layer, forming a first conductive layer for filling the recess and the opening, removing a stacked layer, forming a fifth insulating layer, forming a second conductive layer over the fifth insulating layer, 30 the second conductive layer having at least the fifth insulating layer, the first conducting layer, the second insulating layer, the etching protective layer and the first insulating layer pe- ** a-rf * ** f

' V' V ν' ·' ,J'V' V ν '·', J

5 netreert en elektrisch is verbonden met het draingebied, het verwijderen van een deel van de tweede geleidingslaag voor het vormen van een stamvormige geleidingslaag, waarbij de eerste geleidingslaag een takvormige geleidingslaag 5 vormt en de stamvormige geleidingslaag en de takvormige geleidingslaag tezamen een opslagelektrode vormen van de op-slagcondensator, het verwijderen van de tweede en vijfde isolatielagen, het vormen van een dielektrische laag op blootliggende oppervlakken van de eerste en tweede gelei-10 dingslagen en het vormen van een derde geleidingslaag op een oppervlak van de dielektrische laag voor het vormen van een tegenovergelegen elektrode.5, and electrically connected to the drain region, removing a portion of the second conductive layer to form a stem-shaped conductive layer, the first conductive layer forming a branch-shaped conductive layer 5, and the trunk-shaped conductive layer and the branch-shaped conductive layer together forming a storage electrode of the storage capacitor, removing the second and fifth insulating layers, forming a dielectric layer on exposed surfaces of the first and second conducting layers, and forming a third conducting layer on a surface of the dielectric layer to form a opposite electrode.

Volgens een ander aspect van de uitvinding bestaat de stamvormige geleidingslaag uit een geïntegreerd element 15 dat elektrisch is verbonden met het source-/drain-gebied.According to another aspect of the invention, the trunk-shaped guide layer consists of an integrated element 15 electrically connected to the source / drain region.

De dwarsdoorsnede van de stamvormige geleidingslaag kan ofwel T-vormig zijn ofwel de vorm hebben van een massieve cilinder .The cross-section of the stem-shaped guiding layer can be either T-shaped or in the form of a solid cylinder.

Volgens een ander aspect van de uitvinding zijn 20 meerdere stappen verder aanwezig nadat de gestapelde laag is verwijderd en voordat de vijfde isolatielaag is gevormd. De additionele stappen zijn: het vormen van een zesde isolatielaag en het vervolgens vormen van een vierde isolatielaag op de zesde isolatielaag. In overeenstemming hiermee 25 wordt de tweede geleidingslaag zodanig gevormd dat deze de vierde geleidingslaag en de zesde isolatielaag penetreert. De vierde geleidingslaag wordt ook van een patroon voorzien zodat deze een deel vormt van de takvormige geleidingslaag. De zesde isolatielaag wordt vervolgens verwijderd. De die-30 lektrische film wordt voorts gevormd op een blootliggend oppervlak van de vierde geleidingslaag.According to another aspect of the invention, several steps are further provided after the stacked layer has been removed and before the fifth insulating layer has been formed. The additional steps are: forming a sixth insulation layer and then forming a fourth insulation layer on the sixth insulation layer. Accordingly, the second conductive layer is formed to penetrate the fourth conductive layer and the sixth insulating layer. The fourth guide layer is also patterned to form part of the branch-shaped guide layer. The sixth insulation layer is then removed. The die-electric film is further formed on an exposed surface of the fourth conduction layer.

100 5 63 4 6100 5 63 4 6

Volgens een ander aspect van de uitvinding wordt een chemisch/mechanische techniek of etstechniek gebruikt voor het verwijderen van een deel van de tweede gelei -dingslaag op de vijfde isolatielaag.According to another aspect of the invention, a chemical / mechanical or etching technique is used to remove part of the second conductivity layer on the fifth insulation layer.

5 Volgens een ander aspect van de uitvinding worden de stappen van het vormen van de tweede isolatielaag tot de stap van het verwijderen van de gestapelde laag ten minste éénmaal herhaalt voordat de vijfde isolatielaag wordt gevormd. Zodoende worden ten minste twee takvormige gelei -10 dingslagen gevormd.According to another aspect of the invention, the steps of forming the second insulating layer to the step of removing the stacked layer are repeated at least once before the fifth insulating layer is formed. Thus, at least two branch-like conducting layers -10 are formed.

Volgens een andere voorkeursuitvoeringsvorm van de uitvinding wordt een werkwijze voor het vervaardigen van een halfgeleidergeheugeninrichting verschaft. De halfgelei-dergeheugeninrichting omvat een substraat, een overbreng-15 transistor gevormd op het substraat en een opslagcondensa-tor die elektrisch is verbonden met een source-/drain-gebied van de overbrengtransistor. De werkwijze omvat: het vormen van een eerste isolatielaag over de overbrengtransistor, het vormen van een eerste geleidingslaag die ten 20 minste de eerste isolatielaag penetreert en elektrisch is verbonden met het source-/drain-gebied, het vormen van een tweede isolatielaag, het vormen van een gestapelde laag met daarin een uitsparing die de tweede isolatielaag blootlegt, het vormen van een derde isolatielaag bij een omtrek van de 25 uitsparing, het vormen van een vierde isolatielaag voor het opvullen van de uitsparing, het verwijderen van de derde en vierde isolatielagen en een deel van de tweede isolatielaag die direct beneden de derde isolatielaag is gelegen voor het vormen van een opening, waarbij de opening zich bevindt 30 in de tweede isolatielaag maar niet de eerste geleidingslaag blootlegt, het vormen van een tweede geleidingslaag voor het opvullen van de uitsparing en de ope- 120 5 6 3 4 7 ning, het verwijderen van de gestapelde laag, het vormen van een vijfde isolatielaag, het vormen van een derde ge-leidingslaag die ten minste de vijfde isolatielaag, de tweede geleidingslaag en de tweede isolatielaag penetreert 5 om elektrisch te worden verbonden met de eerste geleidingslaag, het aanbrengen van een patroon in de eerste geleidingslaag voor het vormen van een deel van de stamvormi-ge geleidingslaag waarbij de eerste en derde geleidingsla-gen de stamvormige geleidingslaag vormen, de tweede gelei-10 dingslaag vormt een takvormige geleidingslaag en de stamvormige en takvormige geleidingslagen vormen een opslage-lektrode van de opslagcondensator, het verwijderen van de tweede en vijfde isolatielagen, het vormen van een dielek-trische laag op blootliggende oppervlakken van de eerste, 15 tweede, derde geleidingslagen en het vormen van een vierde geleidingslaag voor het vormen van een tegenovergelegen elektrode van de opslagcondensator.According to another preferred embodiment of the invention, a method of manufacturing a semiconductor memory device is provided. The semiconductor memory device includes a substrate, a transfer transistor formed on the substrate and a storage capacitor electrically connected to a source / drain region of the transfer transistor. The method includes: forming a first insulating layer over the transfer transistor, forming a first conducting layer that penetrates at least the first insulating layer and is electrically connected to the source / drain region, forming a second insulating layer, forming of a stacked layer containing a recess exposing the second insulating layer, forming a third insulating layer at a perimeter of the recess, forming a fourth insulating layer to fill the recess, removing the third and fourth insulating layers, and a portion of the second insulating layer located directly below the third insulating layer to form an opening, the opening being located in the second insulating layer but not exposing the first conductive layer, forming a second conductive layer to fill the recess and the opening, removing the stacked layer, forming a fifth insulating layer, forming a third conductive layer penetrating at least the fifth insulating layer, the second conducting layer and the second insulating layer to be electrically connected to the first conducting layer, patterning the first conducting layer to form part of the stem-shaped conductive layer wherein the first and third conductive layers form the stem-shaped conductive layer, the second conductive layer forms a branch-shaped conductive layer and the stem-shaped and branch-shaped conductive layers form a storage electrode of the storage capacitor, removing the second and fifth insulating layers, forming a dielectric layer on exposed surfaces of the first, second, third, conducting layers, and forming a fourth conducting layer to form an opposite electrode of the storage capacitor.

In overeenstemming met een ander aspect van de laatste voorkeursuitvoeringsvorm worden verdere stappen 20 uitgevoerd van het vormen van een etsbeschermingslaag op een eerste isolatielaag en het vervolgens vormen van een zevende isolatielaag op de etsbeschermingslaag direct nadat de eerste isolatielaag is gevormd. Hierna wordt de eerste geleidingslaag zodanig gevormd dat deze de zevende isola-25 tielaag en de etsbeschermingslaag penetreert. De zevende isolatielaag wordt verwijderd alvorens de dielektrische laag wordt gevormd.In accordance with another aspect of the last preferred embodiment, further steps are performed of forming an etching protection layer on a first insulating layer and then forming a seventh insulating layer on the etching protecting layer immediately after the first insulating layer is formed. After this, the first conductive layer is formed to penetrate the seventh insulation layer and the etch protection layer. The seventh insulating layer is removed before the dielectric layer is formed.

KORTE BESCHRIJVING VAN DE TEKENINGENBRIEF DESCRIPTION OF THE DRAWINGS

3030

De uitvinding kan meer volledig worden begrepen uit de nu volgende gedetailleerde beschrijving van de voor- 100 5 63 4 8 keursuitvoeringsvormen met verwijzing naar de bijgevoegde tekeningen waarin: figuur 1 een schematisch circuitschema is van een enkele geheugencel van een DRAM-inrichting, 5 de figuren 2A tot 21 aanzichten zijn in doorsnede die de stappen weergegeven van een werkwijze voor het vervaardigen van een halfgeleidergeheugeninrichting volgens een eerste uitvoeringsvorm van de uitvinding, figuren 3A tot 3E aanzichten zijn in doorsnede die 10 de stappen weergegeven van een werkwijze voor het vervaardigen van een halfgeleidergeheugeninrichting volgens een tweede uitvoeringsvorm van de uitvinding, figuur 4 een aanzicht is in doorsnede van een derde uitvoeringsvorm van de halfgeleidergeheugeninrichting 15 volgens de uitvinding, figuren 5A tot 5E aanzichten zijn in doorsnede die de stappen weergegeven van een werkwijze voor het vervaardigen van een halfgeleidergeheugeninrichting volgens een vierde voorkeursuitvoeringsvorm van de uitvinding, 20 figuren 6A tot 6E aanzichten zijn in doorsnede die de stappen weergegeven van een werkwijze voor het vervaardigen van een halfgeleidergeheugeninrichting volgens een vijfde voorkeursuitvoeringsvorm van de uitvinding en figuur 7 een aanzicht is in dwarsdoorsnede die een 25 halfgeleidergeheugencel weergeeft met een boomvormige condensator volgens een zesde uitvoeringsvorm van de uitvinding.The invention can be more fully understood from the following detailed description of the preferred embodiments with reference to the accompanying drawings, in which: Figure 1 is a schematic circuit diagram of a single memory cell of a DRAM device, the Figures Figures 2A to 21 are sectional views showing the steps of a method of manufacturing a semiconductor memory device according to a first embodiment of the invention, Figures 3A to 3E are sectional views showing the steps of a method of manufacturing a semiconductor memory device. according to a second embodiment of the invention, Figure 4 is a cross-sectional view of a third embodiment of the semiconductor memory device 15 according to the invention, Figures 5A to 5E are cross-sectional views showing the steps of a method of manufacturing a semiconductor memory device v According to a fourth preferred embodiment of the invention, Figures 6A to 6E are sectional views showing the steps of a method of manufacturing a semiconductor memory device according to a fifth preferred embodiment of the invention, and Figure 7 is a cross-sectional view showing a semiconductor memory cell with a tree-shaped capacitor according to a sixth embodiment of the invention.

GEDETAILLEERDE BESCHRIJVING VAN DE 30 VOORKEURSUITVOERINGSVORMENDETAILED DESCRIPTION OF THE 30 PREFERRED EMBODIMENTS

Eerste uitvoeringsvorm 100563* 9First embodiment 100563 * 9

Figuren 2A tot 21 zijn doorsnedeschema's die de stappen weergegeven van een werkwijze voor het vervaardigen van een eerste voorkeursuitvoeringsvorm van de halfgelei-dergeheugeninrichting volgens de uitvinding.Figures 2A to 21 are cross-sectional diagrams illustrating the steps of a method of manufacturing a first preferred embodiment of the semiconductor memory device according to the invention.

5 Een siliciumsubstraat 10, zie eerst figuur 2A, wordt onderworpen aan thermische oxydatie volgens de LOCOS-werkwijze (local oxidation of silicon) voor het vormen van een veldoxydatiefilm 12 met een dikte van bijvoorbeeld ongeveer 3.000 A (angstrom) over het siliciumsubstraat 10.A silicon substrate 10, see Figure 2A first, is subjected to thermal oxidation by the LOCOS (local oxidation of silicon) method to form a field oxidation film 12 having a thickness of, for example, about 3,000 Å (angstrom) over the silicon substrate 10.

10 Vervolgens wordt het siliciumsubstraat wederom onderworpen aan thermische oxydatie voor het vormen van een poortoxyda-tielaag 14 met een dikte van bijvoorbeeld ongeveer 150 A. Daarna wordt een polysiliciumlaag opgebracht over het gehele bovenoppervlak van het siliciumsubstraat 10 met behulp 15 van chemische dampopbrenging (chemical vapor deposition CVD) of chemische dampopbrenging bij lage druk (low pressure chemical vapor deposition LPCVD) tot een dikte van bijvoorbeeld ongeveer 2.000 A. Geschikte verontreinigingen zoals fosforionen kunnen in de polysiliciumlaag worden gedif-20 fundeerd ter verhoging van de conductiviteit. Bovendien kan bijvoorbeeld een hittebestendige metaallaag worden opgebracht over de polysiliciumlaag en vervolgens worden uitgegloeid voor het veranderen van de polysiliciumlaag in poly-cide voor het verder verhogen van de conductiviteit van de 25 polysiliciumlaag. De hittebestendige metaallaag kan bijvoorbeeld bestaan uit een laag wolfraam (W) die is opgebracht tot een dikte van bijvoorbeeld ongeveer 2.000 A. Een conventionele fotolithografische en etsbewerking wordt vervolgens uitgevoerd op de wafel voor het bepalen en vormen 30 over de wafel van polysilicium metaliseringslagen, woord-lijnen WL1 en WL2 genoemd, die dienen als poorten zoals wordt geïllustreerd in figuur 2A. Vervolgens worden een 100 5 63 4 10 draingebied 16 en een source-gebied 18 gevormd in het sili-ciumsubstraat 10, bijvoorbeeld door implantatie van arsee-nionen in geselecteerde gebieden op het siliciumsubstraat 10. Gedurende dit proces dienen de woordlijnen WL1 en WL2 5 als masker voor de implantatie en de arseenionen worden geïmplanteerd met een energie van bijvoorbeeld 70 KeV en een concentratie van ongeveer lxlO15 atomen per vierkante centimeter .Subsequently, the silicon substrate is again subjected to thermal oxidation to form a gate oxidation layer 14 with a thickness of, for example, approximately 150 A. Then a polysilicon layer is applied over the entire top surface of the silicon substrate 10 by means of chemical vapor application (chemical vapor). deposition CVD) or low pressure chemical vapor deposition LPCVD (chemical vapor deposition) up to a thickness of, for example, about 2,000 A. Suitable impurities such as phosphorus ions can be diffused into the polysilicon layer to increase conductivity. In addition, for example, a heat-resistant metal layer can be applied over the polysilicon layer and then annealed to change the polysilicon layer into polycide to further increase the conductivity of the polysilicon layer. For example, the heat resistant metal layer may consist of a layer of tungsten (W) applied to a thickness of, for example, about 2,000 A. A conventional photolithographic and etching operation is then performed on the wafer to determine and shape over the wafer of polysilicon metalization layers, word lines called WL1 and WL2, which serve as gates as illustrated in Figure 2A. Then, a drain region 16 and a source region 18 are formed in the silicon substrate 10, for example, by implantation of arsenic ions into selected regions on the silicon substrate 10. During this process, the word lines WL1 and WL2 5 serve as Implant mask and the arsenic ions are implanted with an energy of, for example, 70 KeV and a concentration of approximately 1x10 15 atoms per square centimeter.

Figuur 2B toont vervolgens dat tijdens de volgende 10 stap een isolatielaag 20 zoals borofosfosilicaatglas (BPSG) wordt aangebracht over de gehele wafel met behulp van chemische dampopbrenging (CVD) tot een dikte van bijvoorbeeld ongeveer 7.000 A. Daarna wordt dezelfde CVD-werkwijze gebruikt voor het opbrengen van een etsbeschermingslaag 22 15 zoals een laag van siliciumnitride over de isolatielaag 20 tot een dikte van bijvoorbeeld ongeveer 1.000 A.Figure 2B then shows that in the next 10 step, an insulating layer 20 such as borophosphosilicate glass (BPSG) is applied over the entire wafer using chemical vapor deposition (CVD) to a thickness of, for example, about 7,000 A. Then the same CVD method is used for applying an etching protection layer 22 such as a layer of silicon nitride over the insulating layer 20 to a thickness of, for example, approximately 1,000 A.

Een dikke laag 24 van isolatiemateriaal, zie figuur 2C, zoals siliciumdioxyde wordt met behulp van de CVD-methode opgebracht over de etsbeschermingslaag 22 tot een 20 dikte van bijvoorbeeld ongeveer 7.000 A. Daarna worden een isolatielaag en een polysilicium opofferingslaag successievelijk opgebracht over de isolatielaag 24. Vervolgens wordt een conventionele fotolithografische en etsbewerking op de wafel uitgevoerd ter verwijdering van geselecteerde delen 25 van de isolatielaag en de polysilicium opofferingslaag. Het overblijvende gedeelte van de isolatielaag wordt aangegeven door het verwijzingscijfer 26 en het overblijvende gedeelte van de polysilicium opofferingslaag wordt aangegeven in figuur 2C met het verwijzingscijfer 28. De isolatielaag 26 30 kan bijvoorbeeld bestaan uit siliciumnitride opgebracht tot een dikte van bijvoorbeeld ongeveer 1.000 A en de polysilicium opofferingslaag 28 wordt opgebracht tot een dikte van 4 r E. P 7 h Η bijvoorbeeld ongeveer 1.000 A. De isolatielaag 26 en de po-lysilicium opofferingslaag 28 vormen in combinatie een gestapelde structuur 26, 28 met daarin een verticale uitsparing 30. De uitsparing 30 is in hoofdzaak uitgelijnd met 5 het daaronder liggende draingebied 16.A thick layer 24 of insulating material, see Fig. 2C, such as silicon dioxide is applied over the etching protection layer 22 to a thickness of, for example, about 7,000 A using the CVD method. Thereafter, an insulating layer and a polysilicon sacrificial layer are successively applied over the insulating layer 24. Then, a conventional photolithographic and etching operation on the wafer is performed to remove selected portions of the insulating layer and the polysilicon sacrificial layer. The remaining portion of the insulating layer is indicated by the reference numeral 26, and the remaining portion of the polysilicon sacrificial layer is indicated in Figure 2C by the reference numeral 28. The insulating layer 26 may be, for example, silicon nitride applied to a thickness of, for example, about 1,000 Å and the polysilicon sacrificial layer 28 is applied to a thickness of 4 r E. P 7 h Η, for example, approximately 1,000 A. The insulating layer 26 and the polysilicon sacrificial layer 28 in combination form a stacked structure 26, 28 with a vertical recess 30 therein. The recess 30 is substantially aligned with the underlying drainage region 16.

Bij de volgende stap, zie figuur 2D, worden sili-ciumdioxyde afstandsdelen 32 gevormd op de zijwanden van de gestapelde structuur 26, 28. Bij deze uitvoeringsvorm worden de siliciumdioxyde afstandsdelen 32 gevormd door het 10 eerst opbrengen van een laag siliciumdioxyde tot een dikte van bijvoorbeeld ongeveer 1.000 A en vervolgens terugetsen van de siliciumdioxydelaag. Een laag 34 van isolatiemateriaal zoals siliciumnitride wordt daarna opgebracht op de wafel met behulp van CVD tot een dikte van bijvoorbeeld onge-15 veer 2.000 A. De isolatielaag 34 vult in hoofdzaak de uitsparing 30 op. Vervolgens wordt een chemisch/mechanische polijstbewerking (chemical mechanical polishing CMP) uitgevoerd op het bovenoppervlak van de wafel zodat een deel van de isolatielaag 34 wordt weggepolijst, totdat althans het 20 bovenoppervlak van de gestapelde structuur 26, 28 is blootgelegd .In the next step, see Figure 2D, silicon dioxide spacers 32 are formed on the side walls of the stacked structure 26, 28. In this embodiment, the silicon dioxide spacers 32 are formed by first applying a layer of silicon dioxide to a thickness of, for example, about 1,000 A and then etching back the silicon dioxide layer. A layer 34 of insulating material such as silicon nitride is then applied to the wafer using CVD to a thickness of, for example, about 2,000 A. The insulating layer 34 substantially fills the recess 30. Subsequently, a chemical / mechanical polishing (chemical mechanical polishing CMP) operation is performed on the top surface of the wafer so that part of the insulating layer 34 is polished away, until at least the top surface of the stacked structure 26, 28 is exposed.

De gestapelde structuur 26, 28, zie figuur 2E, alsmede de isolatielaag 34 worden vervolgens tezamen gebruikt als etsmasker bij het etsen van de wafel voor het 25 verwijderen van de siliciumdioxyde afstandsdelen 32. Nadat de siliciumdioxyde afstandsdelen 32 volledig zijn verwijderd gaat de etsbewerking voort waarbij nog steeds de gestapelde structuur 26, 28 en de isolatielaag 34 fungeren als etsmaskers teneinde de gedeeltes van de isolatielaag 24 30 weg te etsen die zich direct onder de posities bevindt waar de siliciumdioxyde afstandsdelen 32 zich oorspronkelijk bevonden. Het etsen wordt tot een tevoren bepaalde diepte be- 100 5 63 4' 12 stuurd voor het vormen van holtes 36 in de isolatielaag 24. Opgemerkt dient te worden dat de diepte van de holtes 36 op willekeurige wijze kan worden ingesteld maar dat de bodems van de holtes 36 zich op enige afstand boven het bovenop-5 pervlak van de etsbeschermingslaag 22 dienen te bevinden. Vervolgens wordt met gebruikmaking van de polysilicium op-offeringslaag 28 als etsmasker de wafel geëtst voor het verwijderen van de isolatielaag 34.The stacked structure 26, 28, see Figure 2E, as well as the insulating layer 34 are then used together as an etching mask in etching the wafer to remove the silicon spacers 32. After the silicon spacers 32 have been completely removed, the etching operation continues, still, the stacked structure 26, 28 and the insulating layer 34 function as etching masks to etch away the portions of the insulating layer 24 located immediately below the positions where the silicon spacers 32 were originally located. The etching is controlled to a predetermined depth to form voids 36 in the insulating layer 24. It should be noted that the depth of the voids 36 can be arbitrarily adjusted but that the bottoms of the the cavities 36 should be some distance above the top surface of the etch protection layer 22. Then, using the polysilicon sacrificial layer 28 as an etching mask, the wafer is etched to remove the insulating layer 34.

Figuur 2F toont dat een polysiliciumlaag 38 ver-10 volgens wordt aangebracht over de gestapelde structuur 26, 28 en de isolatielaag 24 tot een dikte van bijvoorbeeld ongeveer 1.000 A waardoor de holtes 36 in hoofdzaak worden opgevuld. De polysiliciumlaag 38 kan worden gediffundeerd met bijvoorbeeld arseenionen ter verhoging van de conducti-15 viteit. Daarna wordt CMP op de wafel uitgevoerd totdat althans het bovenoppervlak van de isolatielaag 26 is blootgelegd. Het overblijvende deel van de polysiliciumlaag wordt aangegeven met het verwijzingscijfer 38 in figuur 2F. Het polijsten verwijdert tevens de polysilicium opofferingslaag 20 28. Vervolgens, met gezamenlijke gebruikmaking van de poly siliciumlaag 38 en de isolatielaag 24 als etsbeschermings-masker, wordt een natte etsbewerking uitgevoerd op de wafel voor het verwijderen van de isolatielaag 26. De gehele gestapelde structuur 26, 28 wordt aldus verwijderd. Een iso-25 latielaag 40, bijvoorbeeld bestaande uit siliciumdioxyde wordt vervolgens opgebracht op de wafel met behulp van CVD tot een dikte van bijvoorbeeld ongeveer 2.000 A.Figure 2F shows that a polysilicon layer 38 is then applied over the stacked structure 26, 28 and the insulation layer 24 to a thickness of, for example, about 1,000 Å, thereby substantially filling the cavities 36. The polysilicon layer 38 can be diffused with, for example, arsenic ions to increase conductivity. CMP is then performed on the wafer until at least the top surface of the insulating layer 26 is exposed. The remaining part of the polysilicon layer is indicated by reference numeral 38 in Figure 2F. The polishing also removes the polysilicon sacrificial layer 20 28. Then, using jointly the poly silicon layer 38 and the insulating layer 24 as an etching protection mask, a wet etching operation is performed on the wafer to remove the insulating layer 26. The entire stacked structure 26 28 is thus removed. An iso-25 layer 40, for example, consisting of silicon dioxide, is then applied to the wafer using CVD to a thickness of, for example, about 2,000 A.

Figuur 2G toont dat in een volgende stap een conventionele fotolithografische en etsbewerking wordt uitge-30 voerd voor het vormen van een opslagelektrodecontactgat 42 door de isolatielaag 40, de polysiliciumlaag 38, de isolatielaag 24, de etsbeschermingslaag 22, de isolatielaag 20 10 0 5 6 3 4' 13 en de poortoxydatielaag 14 tot aan het bovenoppervlak van het draingebied 16. Daarna wordt een polysiliciumlaag 44 met behulp van CVD opgebracht voor het opvullen van het op-slagelektrodecontactgat 42 en het afdekken van het bovenop-5 pervlak van de isolatielaag 40.Figure 2G shows that in a next step a conventional photolithographic and etching operation is performed to form a storage electrode contact hole 42 through the insulating layer 40, the polysilicon layer 38, the insulating layer 24, the etching protective layer 22, the insulating layer 20 10 0 5 6 3 4 '13 and the gate oxidation layer 14 to the top surface of the drain region 16. Then, a polysilicon layer 44 is applied by CVD to fill the storage electrode contact hole 42 and cover the top surface of the insulation layer 40.

Figuur 2H toont dat een conventionele fotolitho-grafische en etsbewerking vervolgens wordt toegepast voor het definiëren van de opslagelektrode voor de data-opslagcondensator van de DRAM-cel die dient te worden ge-10 vormd. Vervolgens wordt met gebruikmaking van de etsbe-schermingslaag 22 als etseindpunt een natte etsbewerking uitgevoerd op de wafel voor het volledig verwijderen van zowel de isolatielaag 40 als de isolatielaag 24. Hiermee is de vervaardiging van de opslagelektrode voor de data-15 opslagcondensator van de DRAM-cel voltooid. Zoals de tekening toont omvat de opslagelektrode een stamvormige polysiliciumlaag 44 die in hoofdzaak een T-vormige dwarsdoorsnede bezit en takvormige polysiliciumlaagsecties 38 die in dwarsdoorsnede in hoofdzaak L-vormig zijn. De stamvormige 20 polysiliciumlaag 44a is met de wortel 44b (onderste uiteinde) elektrische verbonden met het draingebied 16 van de overbrengtransistor van de DRAM-cel. De L-vormige takvormige polysiliciumlaagsecties 38 vertakken zich zijwaarts vanaf het opstaande gedeelte 44a (loodrecht op het opstaande 25 gedeelte 44c van de T-vormige stamvormige polysiliciumlaag 44a) en strekken zich vervolgens naar beneden toe uit in de richting van het substraat 10. Tengevolge van de specifieke vorm en de vorm van de componenten wordt de opslagelektrode hieronder in deze beschrijving aangeduid als een 30 "boomvormige opslagelektrode" en de aldus vervaardigde da-ta-opslagcondensator wordt aangeduid als een "boomvormige condensator".Figure 2H shows that a conventional photolithographic and etching operation is then used to define the storage electrode for the data storage capacitor of the DRAM cell to be formed. Then, using the etching protection layer 22 as the etching end point, a wet etching operation is performed on the wafer to completely remove both the insulating layer 40 and the insulating layer 24. This completes the manufacture of the storage electrode for the data storage capacitor of the DRAM. cell completed. As the drawing shows, the storage electrode comprises a stem-shaped polysilicon layer 44 which has substantially a T-shaped cross-section and branch-shaped polysilicon layer sections 38 which are substantially L-shaped in cross-section. The stem-shaped polysilicon layer 44a is electrically connected with the root 44b (bottom end) to the drain region 16 of the transfer transistor of the DRAM cell. The L-shaped branch-shaped polysilicon layer sections 38 branch laterally from the upstanding portion 44a (perpendicular to the upstanding portion 44c of the T-shaped stem-shaped polysilicon layer 44a) and then extend downward toward the substrate 10. As a result of Due to the specific shape and shape of the components, the storage electrode hereinafter referred to herein as a "tree-shaped storage electrode" and the data storage capacitor thus prepared is referred to as a "tree-shaped capacitor".

100 5 6 3 4 14100 5 6 3 4 14

Figuur 21 toont dat bij een volgende stap een die-lektrische laag 46, bijvoorbeeld van siliciumdioxyde, sili-ciumnitride, NO (siliciumnitride/siliciumdioxyde), 0N0 (siliciumdioxyde/siliciumnitride/siliciumdioxyde) of iets 5 dergelijks, over de blootliggende oppervlakken van zowel de stamvormige polysiliciumlaag 44a als de takvormige polysi-liciumlaagsecties 38 wordt gevormd. Vervolgens wordt voor de voltooiing van de vervaardiging van de boomvormige condensator een laag van polysilicium 48 gevormd bij wijze van 10 tegenovergelegen elektrode van de opslagelektrode 44a, 38 over de dielektrische laag 46. De werkwijze voor het vormen van de tegenovergelegen elektrode 48 omvat een eerste stap van opbrengen van polysilicium met behulp van CVD tot een dikte van bijvoorbeeld ongeveer 1.000 A, een tweede stap 15 van diffusie van verontreinigingen van het n-type in het polysilicium ter verhoging van de conductiviteit, alsmede een uiteindelijke stap van uitvoeren van een conventionele fotolithografische en etsbewerking op het polysilicium voor het vormen van de gewenste tegenovergelegen elektrode 48.Figure 21 shows that in a next step, a dielectric layer 46, for example of silicon dioxide, silicon nitride, NO (silicon nitride / silicon dioxide), 0NO (silicon dioxide / silicon nitride / silicon dioxide) or the like, over the exposed surfaces of both the stem-shaped polysilicon layer 44a when the branch-shaped polysilicon layer sections 38 are formed. Then, to complete the fabrication of the tree capacitor, a layer of polysilicon 48 is formed by way of an opposing electrode of the storage electrode 44a, 38 over the dielectric layer 46. The method of forming the opposing electrode 48 comprises a first step of applying polysilicon using CVD to a thickness of, for example, about 1,000 A, a second step of diffusion of n-type impurities into the polysilicon to increase conductivity, as well as a final step of performing a conventional photolithographic and etching on the polysilicon to form the desired opposite electrode 48.

20 Ter beëindiging van de vervaardiging van de DRAM- cel omvatten de volgende stappen de vervaardiging van bit-lijnen, aansluiteilanden, interconnecties, passiveringen en verpakking. Deze stappen involveren uitsluitend conventionele technieken zodat de beschrijving daarvan hierin niet 25 behoeft te worden gegeven.To complete the manufacture of the DRAM cell, the following steps include the manufacture of bit lines, terminal islands, interconnections, passivations and packaging. These steps involve conventional techniques only, so the description thereof need not be given herein.

Tweede uitvoeringsvormSecond embodiment

Bij de voorgaande eerste uitvoeringsvorm omvat iedere opslagelektrode uitsluitend een L-vormige takvormige 30 geleidingslaag met twee secties. De uitvinding is evenwel niet beperkt tot het gebruik van slechts een stel L-vormige takvormige geleidingslaagsecties. Twee of meer verzamelin- 1 & Q 5 6 3 h .In the foregoing first embodiment, each storage electrode includes only an L-shaped branch section with two sections. However, the invention is not limited to the use of only a set of L-shaped branch-shaped guide layer sections. Two or more collections 1 & Q 5 6 3 h.

15 gen van L-vormige takvormige geleidingslaagsecties kunnen worden verschaft. De tweede uitvoeringsvorm bezit dan een opslagelektrode met twee L-vormige takvormige gelei-dingslaagverzamelingen.Gene of L-shaped branch-like conductive layer sections can be provided. The second embodiment then has a storage electrode with two L-shaped branch-like conductive layer sets.

5 De figuren 3A tot 3E zijn aanzichten in doorsnede die de stappen weergegeven van een werkwijze voor het vervaardigen van een tweede uitvoeringsvorm van de halfgelei-dergeheugeninrichting volgens de uitvinding welke inrichting een opslagelektrode van een boomvormige condensator 10 omvat met twee stellen L-vormige takken. De boomvormige condensator van de tweede uitvoeringsvorm is gebaseerd op de structuur van figuur 2F. Elementen in figuur 3A tot 3E die identiek zijn qua structuur en toepassing met die in figuur 2F worden aangeduid met dezelfde verwijzingscijfers. 15 Na het produceren van de structuur van figuur 2F, zie figuur 3A tezamen met figuur 2F, wordt een isolatielaag en een polysilicium opofferingslaag successievelijk aangebracht op de isolatielaag 40. Vervolgens wordt een conventionele fotolithografische en etsbewerking uitgevoerd voor 20 het verwijderen van geselecteerde delen van zowel de isolatielaag als de opofferingslaag. Het overblijvende deel van de isolatielaag wordt aangegeven door het verwijzingscijfer 50 en het overblijvende deel van de polysilicium opoffe-ringslaag wordt aangegeven met het verwijzingscijfer 52 in 25 figuur 3A. De isolatielaag 50 kan zijn gevormd uit silici-umnitride dat is opgebracht tot een dikte van bijvoorbeeld ongeveer 1.000 A en de polysilicium opofferingslaag 52 wordt opgebracht tot een dikte van bijvoorbeeld ongeveer 1.000 A. De isolatielaag 50 en de polysilicium opoffe-30 ringslaag 52 vormen in combinatie een gestapelde structuur 50, 52 met daarin een uitsparing 54. De uitsparing 54 bezit hier een grotere breedte dan de uitsparing 30 die werd ge- 100 5 6 3 4 16 vormd bij de eerder uitgevoerde stappen die zijn getoond in figuur 2C en is in hoofdzaak verticaal uitgelijnd met het draingebied 16.Figures 3A to 3E are cross-sectional views showing the steps of a method of manufacturing a second embodiment of the semiconductor memory device according to the invention, which device comprises a storage electrode of a tree-shaped capacitor 10 with two sets of L-shaped branches. The tree-shaped capacitor of the second embodiment is based on the structure of Figure 2F. Elements in Figures 3A to 3E that are identical in structure and application to those in Figure 2F are designated by the same reference numerals. After producing the structure of Figure 2F, see Figure 3A together with Figure 2F, an insulation layer and a polysilicon sacrificial layer are successively applied to the insulation layer 40. Then, a conventional photolithographic and etching operation is performed to remove selected parts of both the insulation layer as the sacrificial layer. The remaining part of the insulating layer is indicated by the reference numeral 50, and the remaining part of the polysilicon sacrificial layer is indicated by the reference numeral 52 in Figure 3A. The insulating layer 50 may be formed of silicon nitride deposited to a thickness of, for example, about 1,000 Å and the polysilicon sacrificial layer 52 is deposited, to a thickness of, for example, about 1,000 A. The insulating layer 50 and the polysilicon sacrificial layer 52 form in combination a stacked structure 50, 52 with a recess 54 therein. The recess 54 here has a wider width than the recess 30 formed in the previously performed steps shown in Figure 2C and is in substantially vertically aligned with the drainage area 16.

Figuur 3B toont dat bij een volgende stap silici-5 umdioxyde afstandsdelen 56 worden gevormd op de zijwanden van de gestapelde structuur 50, 52. Bij deze uitvoeringsvorm worden de siliciumdioxyde afstandsdelen 56 gevormd door eerst een laag van siliciumdioxyde op te brengen tot een dikte van bijvoorbeeld ongeveer 1.000 A en de laag ver-10 volgens terug te etsen. Een isolatielaag 58 wordt vervolgens gevormd door bijvoorbeeld siliciumnitride met behulp van CVD op te brengen op de wafel tot een dikte van bijvoorbeeld ongeveer 2.000 A. De isolatielaag 58 vult in hoofdzaak de uitsparing 54 op. Hierna wordt het bovenopper-15 vlak van de wafel onderworpen aan CMP voor het wegpolijsten van een deel van de isolatielaag 58 totdat althans het bovenoppervlak van de gestapelde structuur 50, 52 is blootgelegd .Figure 3B shows that in a next step, silicon dioxide spacers 56 are formed on the side walls of the stacked structure 50, 52. In this embodiment, the silicon dioxide spacers 56 are formed by first applying a layer of silicon dioxide to a thickness of, for example, about 1,000 A and then etch the layer back. An insulating layer 58 is then formed by, for example, applying silicon nitride to the wafer by CVD to a thickness of, for example, about 2,000 A. The insulating layer 58 substantially fills the recess 54. After this, the top surface of the wafer is subjected to CMP to polish away a portion of the insulation layer 58 until at least the top surface of the stacked structure 50, 52 is exposed.

Met gezamenlijke gebruikmaking van de gestapelde 20 structuur 50, 52 en de isolatielaag 58 bij wijze van ets-masker, zie figuur 3C, wordt de wafel geëtst voor het verwijderen van de siliciumdioxyde afstandsdelen 56. Nadat de siliciumdioxyde afstandsdelen 56 volledig zijn verwijderd gaat de etsbewerking door waarbij nog steeds de gestapelde 25 structuur 50, 52 en de isolatielaag 58 tezamen worden gebruikt als etsmasker voor het wegetsen van delen van de isolatielaag 58 die zich direct beneden de posities bevinden waar zich de siliciumdioxyde afstandsdelen 56 oorspronkelijk bevonden. Het etsen wordt bestuurd tot een tevoren 30 bepaalde diepte voor het vormen van holtes 60 in de isolatielaag 58. Opgemerkt dient te worden dat de diepte van de holtes 60 op willekeurige wijze kan worden ingesteld maar 100 5 63 4 17 dat de bodem van de holtes 60 zich op enige afstand dienen te bevinden boven het bovenoppervlak van de etsbescher-mingslaag 22. Nadat de holtes 60 volledig zijn gevormd wordt de wafel verder geëtst ter verwijdering van de isola-5 tielaag 58 waarbij de polysilicium opofferingslaag 52 wordt gebruikt als etsmasker.Using jointly the stacked structure 50, 52 and the insulating layer 58 as an etching mask, see Figure 3C, the wafer is etched to remove the silicon spacers 56. After the silicon spacers 56 have been completely removed, the etching operation by still using the stacked structure 50, 52 and the insulating layer 58 together as an etching mask for etching away portions of the insulating layer 58 located directly below the positions where the silicon dioxide spacers 56 were originally located. The etching is controlled to a predetermined depth to form cavities 60 in the insulating layer 58. It should be noted that the depth of the cavities 60 can be arbitrarily set but 100 5 63 4 17 that the bottom of the cavities 60 should be some distance above the top surface of the etch protection layer 22. After the cavities 60 are fully formed, the wafer is further etched to remove the insulation layer 58 using the polysilicon sacrificial layer 52 as the etching mask.

Bij een volgende stap, zie figuur 3D, wordt een polysiliciumlaag opgebracht over zowel de gestapelde structuur 50, 52 als de isolatielaag 40 tot een dikte van bij-10 voorbeeld ongeveer 1.000 A waardoor de holte 60 in hoofdzaak wordt opgevuld. De polysiliciumlaag kan worden gediffundeerd met bijvoorbeeld arseenionen ter verhoging van de conductiviteit. Vervolgens wordt CMP uitgevoerd totdat althans het bovenoppervlak van de isolatielaag 50 wordt 15 blootgelegd. Het achterblijvende deel van de polysiliciumlaag wordt aangegeven door het verwijzingscijfer 62 in figuur 3D. Door dit proces wordt de polysilicium opofferingslaag 52 verwijderd. Vervolgens wordt met gezamenlijke gebruikmaking van de polysiliciumlaag 62 en de isolatielaag 20 40 als etsbeschermingsmasker een natte etsbewerking uitge voerd op de wafel voor het verwijderen van de isolatielaag 50. De volledige gestapelde structuur 50, 52 wordt daardoor verwijderd. Vervolgens wordt een isolatielaag 64 zoals een siliciumdioxydelaag opgebracht met behulp van CVD tot een 25 dikte van bijvoorbeeld ongeveer 2.000 A.In a next step, see Figure 3D, a polysilicon layer is applied over both the stacked structure 50, 52 and the insulating layer 40 to a thickness of, for example, about 1,000 Å, thereby substantially filling the cavity 60. The polysilicon layer can be diffused with, for example, arsenic ions to increase conductivity. CMP is then performed until at least the top surface of the insulating layer 50 is exposed. The remaining part of the polysilicon layer is indicated by reference numeral 62 in Figure 3D. The polysilicon sacrificial layer 52 is removed by this process. Then, using joint use of the polysilicon layer 62 and the insulating layer 40 as an etching protection mask, a wet etching operation is performed on the wafer to remove the insulating layer 50. The entire stacked structure 50, 52 is thereby removed. Then, an insulating layer 64 such as a silicon dioxide layer is applied by CVD to a thickness of, for example, about 2,000 A.

Figuur 3E toont dat een conventionele fotolitho-grafische en etsbewerking vervolgens wordt uitgevoerd voor het vormen van een opslagelektrodecontactgat 66 door de isolatielaag 64, de polysiliciumlaag 62, de isolatielaag 30 40, de polysiliciumlaag 38, de isolatielaag 24, de etsbe- schermingslaag 22, de isolatielaag 20 en de poortoxydatie-laag 14 tot op het bovenoppervlak van het draingebied 16.Figure 3E shows that a conventional photolithographic and etching operation is then performed to form a storage electrode contact hole 66 through the insulating layer 64, the polysilicon layer 62, the insulating layer 30, the polysilicon layer 38, the etching protection layer 22, the insulating layer 20 and the gate oxidation layer 14 up to the top surface of the drain area 16.

10 0 $634 1810 0 $ 634 18

Daarna wordt een polysiliciumlaag 68 met CVD opgebracht over de isolatielaag 64 voor het opvullen van het opslage-lektrodecontactgat 66 en het afdekken van het bovenoppervlak van de isolatielaag 64.Thereafter, a polysilicon layer 68 with CVD is applied over the insulating layer 64 to fill the storage electrode contact hole 66 and cover the top surface of the insulating layer 64.

5 Vervolgens wordt een verdere conventionele fotoli- thografische en etsbewerking uitgevoerd op de wafel voor het definiëren van de plaats van de opslagelektrode voor de data-opslagcondensator van de DRAM-cel die dient te worden gevormd. Daarna wordt met gebruikmaking van de etsbescher-10 mingslaag 22 als eindpunt een natte etsbewerking uitgevoerd op de wafel voor het volledig verwijderen van de silicium-dioxyde isolatielagen 64, 40 en 24. Hiermede is de vervaardiging van de opslagelektrode voor de data-opslagcondensator van de DRAM-cel voltooid.Next, a further conventional photolithographic and etching operation is performed on the wafer to define the location of the storage electrode for the data storage capacitor of the DRAM cell to be formed. Thereafter, using the etching protection layer 22 as the end point, a wet etching operation is performed on the wafer to completely remove the silicon dioxide insulating layers 64, 40 and 24. This involves the manufacture of the storage electrode for the data storage capacitor. DRAM cell completed.

15 Zoals wordt getoond in figuur 3E omvat de opslage lektrode een stamvormige polysiliciumlaag 68 die in hoofdzaak een T-vormige dwarsdoorsnede bezit alsmede twee takvormige polysiliciumlagen 62 en 38 die ieder twee secties bezitten met in hoofdzaak L-vormige dwarsdoorsnede. De 20 stamvormige polysiliciumlaag 68 is met de wortel 68b (onderste uiteinde) elektrisch verbonden met het drainge-bied 16 van de overbrengtransistor van de DRAM-cel. De twee stellen L-vormige takvormige polysiliciumlagen 62 en 38 vertakken zich ieder zijwaarts (horizontaal, dat wil zeggen 25 evenwijdig aan het substraatoppervlak) vanaf het opstaande gedeelte 68a van de T-vormige stamvormige polysiliciumlaag 68 en strekken zich vervolgens naar beneden toe uit. Al de verdere stappen zijn conventionele stappen voor het voltooien van de vervaardiging van de DRAM-cel zodat een be-30 schrijving daarvan niet hierin behoeft te worden gegeven.As shown in Figure 3E, the storage electrode comprises a stem-shaped polysilicon layer 68 having substantially a T-shaped cross-section and two branch-shaped polysilicon layers 62 and 38, each of which has two sections of substantially L-shaped cross-section. The stem-shaped polysilicon layer 68 is electrically connected with the root 68b (bottom end) to the drain region 16 of the transfer transistor of the DRAM cell. The two sets of L-shaped branch polysilicon layers 62 and 38 each branch laterally (horizontally, that is, parallel to the substrate surface) from the upright portion 68a of the T-shaped polysilicon layer 68 and then extend downward. All the further steps are conventional steps for completing the manufacture of the DRAM cell so that a description thereof need not be given herein.

100 5 63 A100 5 63 A

1919

Derde uitvoeringsvormThird embodiment

Bij de voorgaande eerste en tweede voorkeursuitvoeringsvormen bezit iedere boomvormige condensator een 5 stamvormig deel dat in dwarsdoorsnede in hoofdzaak T-vormig is. De uitvinding is evenwel niet beperkt tot het vormen van een stamvormig deel van een dergelijke vorm. De stam-vormige geleidingslaag kan ook bestaan uit een opstaande kolom, zoals hieronder zal worden beschreven.In the foregoing first and second preferred embodiments, each tree-shaped capacitor has a stem-shaped portion which is substantially T-shaped in cross-section. However, the invention is not limited to forming a stem-shaped part of such a shape. The stem-shaped guide layer may also consist of an upright column, as will be described below.

10 Figuur 4 toont een schema in doorsnede dat de stappen weergeeft van een werkwijze voor het vervaardigen van de derde uitvoeringsvorm van de uitvinding die is voorzien van een boomvormige condensator met een kolomvormige stamvormige geleidingslaag. De boomvormige condensator vol-15 gens deze uitvoeringsvorm is gebaseerd op de structuur van figuur 2G. Elementen in figuur 4 die identiek zijn qua structuur en doel met die in figuur 2G worden aangeduid met dezelfde verwijzingscijfers.Figure 4 shows a cross-sectional diagram showing the steps of a method of manufacturing the third embodiment of the invention comprising a tree-shaped capacitor with a columnar stem-shaped conductive layer. The tree-shaped capacitor according to this embodiment is based on the structure of Figure 2G. Elements in Figure 4 that are identical in structure and purpose to those in Figure 2G are denoted by the same reference numerals.

Figuur 4 tezamen met figuur 2G toont dat na vol-20 tooiing van de structuur getoond in figuur 2G CMP wordt uitgevoerd op de wafel voor het wegpolijsten van het horizontale deel 44a van de polysiliciumlaag 44 totdat althans het bovenoppervlak van de isolatielaag 40 is blootgelegd waardoor uitsluitend het opstaande deel 44c van de polysi-25 liciumlaag 44 overblijft dat in hoofdzaak kolomvormig is. Vervolgens wordt er nat geëtst met gebruikmaking van de etsbeschermingslaag 22 als het etseindpunt voor het volledig verwijderen van de siliciumdioxyde isolatielagen 40 en 42. Hiermede is de vervaardiging van de opslagelektrode 30 voor de data-opslagcondensator van de DRAM-cel voltooid. Zoals wordt getoond in figuur 4 omvat de opslagelektrode een stamvormige polysiliciumlaag 44c die in hoofdzaak ko- 10 0 5 8 3 4 20 lomvormig is en een takvormige polysiliciumlaag 38 die twee secties bezit met een in hoofdzaak L-vormige dwarsdoorsnede. De kolomvormige stamvormige polysiliciumlaag 44c is met de wortel 44b (onderste uiteinde) elektrisch verbonden met 5 het draingebied 16 van de overbrengtransistor van de DRAM-cel. De L-vormige takvormige polysiliciumlagen 38 vertakken zich zijwaarts (loodrecht op de stamvormige laag 44c en evenwijdig aan het bovenoppervlak van het substraat 10) vanaf de polysiliciumlaag 44c en strekken zich vervolgens 10 neerwaarts uit naar het substraat 10. Alle verdere stappen voor het voltooien van de vervaardiging van de DRAM-cel zijn conventioneel zodat dergelijke stappen niet verder behoeven te worden beschreven.Figure 4 together with Figure 2G shows that upon completion of the structure shown in Figure 2G, CMP is performed on the wafer to polish away the horizontal portion 44a of the polysilicon layer 44 until at least the top surface of the insulation layer 40 is exposed leaving only the upright portion 44c of the polysilicon layer 44 remains which is substantially columnar. Then, etching is wet using the etch protection layer 22 as the etching end point to completely remove the silica insulating layers 40 and 42. This completes the manufacture of the storage electrode 30 for the data storage capacitor of the DRAM cell. As shown in Figure 4, the storage electrode comprises a stem-shaped polysilicon layer 44c which is substantially column-shaped and a branch-shaped polysilicon layer 38 which has two sections with a substantially L-shaped cross section. The columnar stem-shaped polysilicon layer 44c is electrically connected with the root 44b (bottom end) to the drain region 16 of the transfer transistor of the DRAM cell. The L-shaped branch polysilicon layers 38 branch laterally (perpendicular to the trunk layer 44c and parallel to the top surface of the substrate 10) from the polysilicon layer 44c and then extend downwardly to the substrate 10. All further steps for completing the manufacture of the DRAM cell is conventional so that such steps need not be further described.

Bij deze derde voorkeursuitvoeringsvorm wordt de 15 kolomvormige stamvormige geleidingslaag 44c gevormd met gebruikmaking van CMP. Deze kan evenwel bij wijze van alternatief worden gevormd door terugetsen voor het verwijderen van het horizontale deel 44a van de polysiliciumlaag 44 getoond in figuur 2G waardoor het opstaande deel 44c achter-20 blijft. Een andere alternatieve methode voor het vormen van de kolomvormige stamvormige geleidingslaag 44c is het epi-taxiaal opgroeien van een polysiliciumlaag in het opslage-lektrodecontactgat 42. De opgegroeide epitaxiale polysiliciumlaag fungeert dan als de kolomvormige stamvormige ge-25 leidingslaag 44c.In this third preferred embodiment, the columnar stem-shaped guide layer 44c is formed using CMP. However, it may alternatively be formed by etching back to remove the horizontal portion 44a from the polysilicon layer 44 shown in Figure 2G, leaving the upstanding portion 44c behind. Another alternative method of forming the columnar stem-shaped conductive layer 44c is to epitaxially grow up a polysilicon layer in the storage electrode contact hole 42. The grown-up epitaxial polysilicon layer then functions as the columnar stem-shaped conductive layer 44c.

Vierde uitvoeringsvormFourth embodiment

Bij de voorgaande eerste, tweede en derde uitvoeringsvormen is het stamvormige deel van iedere opslagelek-30 trode een integraal element en omvat iedere takvormige geleidingslaag in dwarsdoorsnede gezien twee L-vormige sec- 100 5 63 4 21 ties of zijtakken vanaf het opstaande deel van de stamvor-mige geleidingslaag.In the foregoing first, second and third embodiments, the stem-shaped portion of each storage leak is an integral element and each branch-shaped conduction layer comprises two L-shaped sections or side branches from the upright portion of the cross-sectional view. stem-shaped conductive layer.

De uitvinding is tot dergelijke structuren evenwel niet beperkt. Een vierde karakteristieke uitvoeringsvorm 5 omvat een opslagelektrode met een stamvormige geleidingslaag bestaande uit twee of meer stamvormige segmenten en een takvormige geleidingslaag met twee zijtakken, waarbij een zijtak in hoofdzaak in dwarsdoorsnede L-vormig is (gevormd uit een horizontaal segment en een verticaal seg-io ment) en de andere zijtak uitsluitend bestaat uit een horizontaal segment.However, the invention is not limited to such structures. A fourth exemplary embodiment 5 comprises a storage electrode with a stem-shaped guide layer consisting of two or more stem-shaped segments and a branch-shaped guide layer with two side branches, wherein a side branch is substantially L-shaped in cross section (formed from a horizontal segment and a vertical segment ment) and the other side branch consists exclusively of a horizontal segment.

Figuren 5A tot 5E zijn aanzichten in dwarsdoorsnede die stappen weergegeven van een werkwijze voor het vervaardigen van de vierde uitvoeringsvorm. De boomvormige 15 condensator van de vierde uitvoeringsvorm is gebaseerd op de structuur van figuur 2B. Elementen in de figuren 5A tot 5E die in hoofdzaak identiek zijn qua structuur en doel aan die in figuur 2B worden aangeduid met dezelfde verwijzings -cij fers.Figures 5A to 5E are cross-sectional views showing steps of a method of manufacturing the fourth embodiment. The tree-shaped capacitor of the fourth embodiment is based on the structure of Figure 2B. Elements in Figures 5A to 5E that are substantially identical in structure and purpose to those in Figure 2B are identified by the same reference numerals.

20 Na voltooiing, zie figuur 5A tezamen met figuur 2B, van de structuur van figuur 2B wordt een conventionele fotolithografische en etsbewerking toegepast voor het vormen van een opslagelektrodecontactgat 70 door de etsbe-schermingslaag 22, de isolatielaag 20 en de poortoxydelaag 25 14 tot op het bovenoppervlak van het draingebied 16. Ver volgens wordt een polysiliciumlaag 72 opgebracht met CVD.After completion, see Figure 5A together with Figure 2B, of the structure of Figure 2B, a conventional photolithographic and etching operation is used to form a storage electrode contact hole 70 through the etch protection layer 22, the insulating layer 20 and the gate oxide layer 14 to top surface of the drain region 16. Next, a polysilicon layer 72 is applied with CVD.

De polysiliciumlaag 72 kan worden gediffundeerd met bijvoorbeeld arseenionen ter verhoging van de conductiviteit. Zoals wordt getoond in figuur 5A vult de polysiliciumlaag 30 72 het opslagelektrodecontactgat 70 op en overdekt het bo venoppervlak van de etsbeschermingslaag 22. Vervolgens wordt een dikke isolatielaag 74 gevormd bijvoorbeeld door 100 5 63 4 22 het opbrengen van siliciumdioxyde over de polysiliciumlaag 72 tot een dikte van bijvoorbeeld ongeveer 7.000 A. Daarna worden successievelijk een isolatielaag en een polysilicium opofferingslaag opgebracht over de isolatielaag 74 met ge-5 bruikmaking van CVD. Een conventionele fotolithografische en etsbewerking wordt uitgevoerd op de wafel voor het selectief verwijderen van delen van de isolatielaag en de opof f eringslaag . Het overblijvende deel van de isolatielaag wordt aangegeven met het verwijzingscijfers 76 en het over-10 blijvende deel van de polysilicium opofferingslaag wordt aangegeven in figuur 5A met het verwijzingscijfer 78. De isolatielaag 76 kan worden gevormd door bijvoorbeeld sili-ciumnitride, op te brengen tot een dikte van bijvoorbeeld ongeveer 1.000 A en de polysilicium opofferingslaag 78 15 wordt opgebracht tot een dikte van bijvoorbeeld ongeveer 1.000 A. De isolatielaag 76 en de polysilicium opoffe-ringslaag 78 vormen in combinatie een gestapelde structuur 76, 78 met daarin een uitsparing 80. De uitsparing 80 is in hoofdzaak verticaal uitgelijnd met een zijde (de linkerzij -20 de in figuur 5A) van het draingebied 16.The polysilicon layer 72 can be diffused with, for example, arsenic ions to increase conductivity. As shown in Figure 5A, the polysilicon layer 30 fills the storage electrode contact hole 70 and covers the top surface of the etch protection layer 22. Then, a thick insulating layer 74 is formed, for example, by applying silicon dioxide over the polysilicon layer 72 to a thickness of, for example, about 7,000 A. Thereafter, an insulating layer and a polysilicon sacrificial layer are successively applied over the insulating layer 74 using CVD. A conventional photolithographic and etching operation is performed on the wafer to selectively remove parts of the insulating layer and the coating layer. The remaining part of the insulating layer is indicated by the reference numerals 76, and the remaining part of the polysilicon sacrificial layer is indicated in Figure 5A with the reference numeral 78. The insulating layer 76 can be formed by applying, for example, silicon nitride. thickness of, for example, about 1,000 Å and the polysilicon sacrificial layer 78 is applied to a thickness of, for example, approximately 1,000 A. The insulating layer 76 and the polysilicon sacrificial layer 78 in combination form a stacked structure 76, 78 with a recess 80 therein. The recess 80 is aligned substantially vertically with one side (the left side -20 the in Figure 5A) of the drain region 16.

Vervolgens worden siliciumdioxyde afstandsdelen 82, zie figuur 5B, gevormd op de zijwanden van de gestapelde structuur 76, 78. Bij deze uitvoeringsvorm worden de siliciumdioxyde afstandsdelen 82 gevormd door het eerst op-25 brengen van een laag van siliciumdioxyde tot een dikte van bijvoorbeeld 1.000 A en de laag vervolgens terug te etsen. Daarna wordt een isolatielaag 84 bijvoorbeeld bestaande uit siliciumnitride op de wafel opgebracht met behulp van CVD tot een dikte van bijvoorbeeld ongeveer 2.000 A. De isola-30 tielaag 84 vult in hoofdzaak de uitsparing 80 op. Vervolgens wordt CMP uitgevoerd op de isolatielaag 84 totdat al- 1C ö 5 6 3 4 23 thans het bovenoppervlak van de gestapelde structuur 76, 78 is blootgelegd.Then, silicon dioxide spacers 82, see Fig. 5B, are formed on the side walls of the stacked structure 76, 78. In this embodiment, the silicon dioxide spacers 82 are formed by first applying a layer of silicon dioxide to a thickness of, for example, 1,000 Å and then etch the layer back. Thereafter, an insulating layer 84, for example, consisting of silicon nitride, is applied to the wafer using CVD to a thickness of, for example, about 2,000 A. The insulation layer 84 substantially fills the recess 80. CMP is then performed on the insulation layer 84 until all of the top surface of the stacked structure 76, 78 is now exposed.

Met gezamenlijke gebruikmaking van de gestapelde structuur 76, 78 en de isolatielaag 84 als isolatiemasker, 5 zie figuur 5C, wordt de wafel geëtst voor het verwijderen van de siliciumdioxyde afstandsdelen 82. Nadat de delen 82 volledig zijn verwijderd gaat het etsen door waarbij nog steeds gebruik wordt gemaakt van de gestapelde structuur 76, 78 en de isolatielaag 84 als etsmasker voor het weget- 10 sen van delen van de isolatielaag 74 die zich direct onder de posities bevinden waar de afstandsdelen 82 zich oorspronkelijk bevonden. Het etsen wordt bestuurd voor het vormen van holtes 86 van een tevoren bepaalde diepte in de isolatielaag 74. Opgemerkt dient te worden dat de diepte 1? van de holtes 86 willekeurig kan worden ingesteld maar dat de bodem van de holtes 86 op enige afstand dienen te liggen boven het bovenoppervlak van de polysiliciumlaag 72. Vervolgens wordt met gebruikmaking van de polysiliciumlaag 78 als etsmasker een etsbewerking uitgevoerd voor het verwij-20 deren van de isolatielaag 84. Daarna wordt een polysiliciumlaag opgebracht over zowel de gestapelde structuur 76, 78 als de isolatielaag 74 tot een dikte van bijvoorbeeld ongeveer 1.000 A waardoor de holtes 86 en 80 in hoofdzaak worden opgevuld. De polysiliciumlaag kan worden gediffundeerd 25 met bijvoorbeeld arseenionen ter verhoging van de conducti-viteit. Daarna wordt CMP uitgevoerd totdat althans het bovenoppervlak van de isolatielaag 76 is blootgelegd. Het overblijvende deel van de polysiliciumlaag wordt aangeduid met het verwijzingscijfer 88 in figuur 5C. Door dit proces 30 wordt ook de polysilicium opofferingslaag 78 verwijderd.Using the stacked structure 76, 78 and the insulating layer 84 as the insulating mask, see Figure 5C, the wafer is etched to remove the silicon spacers 82. After the parts 82 have been completely removed, etching continues with continued use is made of the stacked structure 76, 78 and the insulating layer 84 as an etching mask for etching away portions of the insulating layer 74 located directly below the positions where the spacers 82 were originally located. The etching is controlled to form voids 86 of a predetermined depth in the insulating layer 74. It should be noted that the depth 1? of the cavities 86 can be arbitrarily adjusted, but that the bottom of the cavities 86 should be spaced some distance above the top surface of the polysilicon layer 72. Then, using the polysilicon layer 78 as an etching mask, an etching operation is performed to remove the insulating layer 84. Thereafter, a polysilicon layer is applied over both the stacked structure 76, 78 and the insulating layer 74 to a thickness of, for example, about 1,000 Å, thereby substantially filling voids 86 and 80. The polysilicon layer can be diffused with, for example, arsenic ions to increase conductivity. CMP is then performed until at least the top surface of the insulating layer 76 is exposed. The remaining part of the polysilicon layer is indicated by reference numeral 88 in Figure 5C. This process 30 also removes the polysilicon sacrificial layer 78.

Met gezamenlijke gebruikmaking van de polysiliciumlaag 88 en de isolatielaag 74 als etsbeschermingsmasker, ; O ? δ 3 4 24 zie figuur 5D, wordt nat geëtst voor het verwijderen van de isolatielaag 76. De gehele gestapelde structuur 76, 78 wordt aldus door dit proces verwijderd. Een isolatielaag 90 bestaande bijvoorbeeld uit siliciumdioxyde wordt vervolgens 5 met behulp van CVD opgebracht tot een dikte van bijvoorbeeld ongeveer 2.000 A. Hierna wordt een conventionele fo-tolithografische en etsbewerking uitgevoerd op de wafel voor het selectief successievelijk wegetsen van delen van de isolatielaag 90, de polysiliciumlaag 88 en de isolatie-10 laag 74 totdat het bovenoppervlak van de polysiliciumlaag 72 wordt blootgelegd waardoor een gat 92 wordt gevormd en de polysiliciumlaag 88 wordt gescheiden in linker en rechter L-vormige takken (zijtakken) 88a en 88b. Vervolgens wordt in het gat 92 een massieve kolomvormige polysilicium-15 laag 94 gevormd, bijvoorbeeld epitaxiaal of door een proces bestaande uit opbrengen en etsen.Using jointly the polysilicon layer 88 and the insulating layer 74 as an etching protection mask,; O? δ 3 4 24 see Figure 5D, is wet etched to remove the insulating layer 76. The entire stacked structure 76, 78 is thus removed by this process. An insulating layer 90 consisting, for example, of silicon dioxide is then applied by CVD to a thickness of, for example, approximately 2,000 A. After this, a conventional pholithithographic and etching operation is carried out on the wafer for selectively etching away parts of the insulating layer 90 successively. polysilicon layer 88 and the insulating layer 74 until the top surface of the polysilicon layer 72 is exposed to form a hole 92 and the polysilicon layer 88 is separated into left and right L-shaped branches (side branches) 88a and 88b. Subsequently, a solid columnar polysilicon layer 94 is formed in the hole 92, for example epitaxially or by a process of application and etching.

Figuur 5E toont dat een verdere conventionele fo-tolithografische en etsbewerking vervolgens wordt uitgevoerd op de wafel voor de selectieve verwijdering van delen 20 van de polysiliciumlagen 88 en 72 ter bepaling van een op-slagelektrode voor de data-opslagcondensator van de DRAM-cel die dient te worden gevormd. Door dit proces wordt het verticale segment 88b2 van de linker L-vormige tak 88b van de polysiliciumlaag 88 verwijderd waarbij het horizontale 25 segment 88bl achterblijft als zijtak. Daarna wordt met gebruikmaking van de etsbeschermingslaag 22 als etseindpunt de wafel nat geëtst voor het verwijderen van de siliciumdioxyde isolatielagen 90 en 74. Hiermede is de vervaardiging van de opslagelektrode voor de data-opslagcondensator van 30 de DRAM-cel voltooid. Zoals in de tekening wordt getoond omvat de opslagelektrode een onderste stamvormige gelei-dingslaag 72a, een bovenste stamvormige polysiliciumlaag 94 10 0 5 6 3 4 25 die zich uitstrekt in een richting weg vanaf de onderste stamvormige geleidingslaag 72a alsmede een takvormige ge-leidingslaag bestaande uit een eerste zijtak 88a naar rechts die in dwarsdoorsnede in hoofdzaak L-vormig is en 5 een tweede zijtak 88bl naar links die uitsluitend een horizontaal segment omvat. De onderste stamvormige geleidingslaag 72a is in dwarsdoorsnede in hoofdzaak T-vormig en bezit een wortel 72b (onderste uiteinde) die elektrisch is verbonden met het draingebied 16 van de overbrengtransistor 10 van de DRAM-cel. De bovenste stamvormige polysiliciumlaag 94 is in hoofdzaak kolomvormig en strekt zich opwaarts uit vanaf het bovenoppervlak 72c van de onderste stamvormige geleidingslaag 72a. De takvormige polysiliciumlaag 88a, 88bl vertakt zich zijwaarts vanaf de bovenste stamvormige 15 polysiliciumlaag 94 dat wil zeggen in horizontale richting en in hoofdzaak evenwijdig met de laag 94.Figure 5E shows that a further conventional photolithographic and etching operation is then performed on the wafer for the selective removal of portions 20 of the polysilicon layers 88 and 72 to determine a storage electrode for the data storage capacitor of the DRAM cell to be served. to be formed. By this process, the vertical segment 88b2 of the left L-shaped branch 88b of the polysilicon layer 88 is removed leaving the horizontal segment 88bl left as a side branch. Thereafter, using the etch protection layer 22 as the etching end point, the wafer is wet etched to remove the silicon dioxide insulating layers 90 and 74. This completes the manufacture of the storage electrode for the data storage capacitor of the DRAM cell. As shown in the drawing, the storage electrode comprises a lower stem-shaped conductive layer 72a, an upper stem-shaped polysilicon layer 94 10 0 5 6 3 4 25 extending in a direction away from the lower stem-shaped conductive layer 72a and a branch-shaped conductive layer consisting of a first side branch 88a to the right which is substantially L-shaped in cross section and a second side branch 88bl to the left which comprises only a horizontal segment. The bottom stem-shaped conduction layer 72a is substantially T-shaped in cross-section and has a root 72b (bottom end) electrically connected to the drain region 16 of the transfer transistor 10 of the DRAM cell. The top stem-shaped polysilicon layer 94 is substantially columnar and extends upwardly from the top surface 72c of the bottom stem-shaped guide layer 72a. The branch-shaped polysilicon layer 88a, 88bl branches laterally from the top stem-shaped polysilicon layer 94, ie horizontally and substantially parallel to the layer 94.

Vijfde uitvoeringsvormFifth embodiment

In aanvulling op de voorgaande vier karakteristie-20 ke uitvoeringsvormen bezit de vijfde uitvoeringsvorm een boomvormige condensator die een opslagelektrode omvat met L-vormige takvormige geleidingslagen tezamen met zich horizontaal uitstrekkende takvormige geleidingslagen.In addition to the foregoing four characteristic embodiments, the fifth embodiment includes a tree-shaped capacitor comprising a storage electrode having L-shaped branch-like conductive layers together with horizontally-extending branch-like conductive layers.

Bovendien maakt bij de voorgaande vierde uitvoe-25 ringsvorm het horizontale deel van de onderste stamvormige geleidingslaag 72a contact met de daaronder liggende etsbe-schermingslaag 22. De uitvinding is evenwel daartoe niet beperkt. Het bovenoppervlak van het horizontale deel van de onderste stamvormige geleidingslaag 72a kan door enige af-30 stand zijn gescheiden van de daaronder liggende etsbescher-mingslaag 22 teneinde het oppervlaktegebied van de opslagelektrode verder te vergroten.In addition, in the preceding fourth embodiment, the horizontal portion of the lower stem-shaped guiding layer 72a contacts the etching protection layer 22 therebetween. However, the invention is not limited thereto. The top surface of the horizontal portion of the bottom stem-shaped guiding layer 72a may be separated from the underlying etching protection layer 22 by some distance to further increase the surface area of the storage electrode.

i f) C 5 6 ^ & 26i f) C 5 6 ^ & 26

Figuren 6A tot 6E zijn aanzichten in dwarsdoorsnede die stappen weergegeven van een werkwijze voor het vervaardigen van een vijfde voorkeursuitvoeringsvorm van de uitvinding waarbij de boomvormige condensator is gebaseerd 5 op de structuur van figuur 2B. Elementen getoond in figuur 6A tot 6E die in hoofdzaak identiek zijn qua structuur en doel aan die in figuur 2B worden aangeduid met dezelfde verwij zingscij fers.Figures 6A to 6E are cross-sectional views showing steps of a method of manufacturing a fifth preferred embodiment of the invention wherein the boom capacitor is based on the structure of Figure 2B. Elements shown in Figures 6A to 6E that are substantially identical in structure and purpose to those in Figure 2B are identified by the same reference numerals.

Na voltooiing van de structuur van figuur 2B, zie 10 figuur 6A tezamen met figuur 2B, wordt een isolatielaag 96 gevormd door bijvoorbeeld siliciumdioxyde met behulp van CVD op te brengen over de etsbeschermingslaag 22 tot een dikte van bijvoorbeeld ongeveer 1.000 A. Een conventionele fotolithografische en etsbewerking wordt vervolgens uitge-15 voerd op de wafel voor het vormen van een opslagelek- trodecontactgat 98 door de isolatielaag 96, de etsbeschermingslaag 22, de isolatielaag 20 en de poortoxydatielaag 14 tot aan het bovenoppervlak van het draingebied 16. Vervolgens wordt de polysiliciumlaag 100 met CVD opgebracht over 20 de isolatielaag 96. De polysiliciumlaag 100 kan bijvoorbeeld met arseenionen worden gediffundeerd ter verhoging van de conductiviteit. De polysiliciumlaag 100 vult het op-slagelektrodecontactgat 98 op en overdekt het bovenoppervlak van de isolatielaag 96. Daarna wordt een dikke isola-25 tielaag 102 bijvoorbeeld bestaande uit siliciumdioxyde opgebracht over de polysiliciumlaag 100 tot een dikte van bijvoorbeeld ongeveer 7.000 A. Vervolgens worden achtereenvolgens een isolatielaag en een polysilicium opofferings-laag opgebracht over de isolatielaag 102. Daarna wordt een 30 conventionele fotolithografische en etsbewerking uitgevoerd voor het selectief verwijderen van delen van de isolatielaag en de opofferingslaag. Het overblijvende deel van de 100 5 63 4 27 isolatielaag wordt aangegeven met het verwijzingscijfer 104 en het overblijvende deel van de polysilicium opoffe-ringslaag wordt in figuur 6A aangeduid met het verwijzings-cijfer 106. De isolatielaag 104 kan bestaan uit een silici-5 umnitridelaag met een dikte van bijvoorbeeld ongeveer 1.000 A en de polysilicium opofferingslaag 106 wordt opgebracht tot een dikte van bijvoorbeeld ongeveer 1.000 A. De isolatielaag 104 en de polysilicium opofferingslaag 106 vormen in combinatie een gestapelde structuur 104, 106 met daarin 10 een uitsparing 108. De uitsparing 108 is in hoofdzaak verticaal uitgelijnd ten opzichte van het draingebied 16.Upon completion of the structure of Figure 2B, see Figure 6A together with Figure 2B, an insulating layer 96 is formed by applying, for example, silicon dioxide over the etching protection layer 22 to a thickness of, for example, about 1,000 A using CVD. A conventional photolithographic and etching is then performed on the wafer to form a storage electrode contact hole 98 through the insulating layer 96, the etching protective layer 22, the insulating layer 20 and the gate oxidation layer 14 to the top surface of the drain region 16. Then, the polysilicon layer 100 is CVD deposited over the insulating layer 96. For example, the polysilicon layer 100 can be diffused with arsenic ions to increase conductivity. The polysilicon layer 100 fills up the storage electrode contact hole 98 and covers the top surface of the insulating layer 96. Thereafter, a thick insulating layer 102 consisting, for example, of silicon dioxide is applied over the polysilicon layer 100 to a thickness of, for example, about 7,000 A. Subsequently, a insulating layer and a polysilicon sacrificial layer applied over the insulating layer 102. Thereafter, a conventional photolithographic and etching operation is performed to selectively remove parts of the insulating layer and the sacrificial layer. The remaining part of the 100 5 63 4 27 insulating layer is indicated by the reference numeral 104, and the remaining part of the polysilicon sacrificial layer is indicated by the reference numeral 106 in Figure 6A. The insulating layer 104 may consist of a silicon nitride layer with a thickness of, for example, about 1,000 A and the polysilicon sacrificial layer 106 is applied to a thickness of, for example, about 1,000 A. The insulating layer 104 and the polysilicon sacrificial layer 106 in combination form a stacked structure 104, 106 with a recess 108 therein. The recess 108 is aligned substantially vertically with respect to the drain region 16.

Siliciumdioxyde afstandsdelen 110, zie vervolgens figuur 6B, worden daarna gevormd op de zijwanden van de gestapelde structuur 104, 106. Bij deze uitvoeringsvorm wor-15 den siliciumdioxyde afstandsdelen 110 gevormd door het eerst opbrengen van een siliciumdioxydelaag tot een dikte van bijvoorbeeld ongeveer 1.000 A en de laag vervolgens terug te etsen. Een isolatielaag 112 bijvoorbeeld bestaande uit siliciumnitride wordt vervolgens met CVD opgebracht tot 20 een dikte van bijvoorbeeld ongeveer 2.000 A. De isolatielaag 112 vult in hoofdzaak de uitsparing 108 op. Hierna wordt CMP uitgevoerd op het bovenoppervlak voor het wegpolijsten van de isolatielaag 112 totdat althans het bovenoppervlak van de gestapelde structuur 104, 106 wordt blootge-25 legd.Silicon dioxide spacers 110, see Figure 6B, next, are then formed on the sidewalls of the stacked structure 104, 106. In this embodiment, silicon dioxide spacers 110 are formed by first depositing a silicon dioxide layer to a thickness of, for example, about 1,000 Å and then etch the layer back. For example, an insulating layer 112 consisting of silicon nitride is then applied with CVD to a thickness of, for example, about 2,000 A. The insulating layer 112 mainly fills the recess 108. After this, CMP is performed on the top surface to polish away the insulating layer 112 until at least the top surface of the stacked structure 104, 106 is exposed.

Door gezamenlijk gebruik te maken van een gestapelde structuur 104, 106 en de isolatielaag 112 bij wijze van etsmasker, zie figuur 6C, wordt een etsbewerking uitgevoerd voor het verwijderen van de siliciumdioxyde afstands-30 delen 110. Nadat de siliciumdioxyde afstandsdelen 110 volledig zijn verwijderd gaat de etsbewerking voort waarbij nog steeds de gestapelde structuur 104, 106 en de isolatie- Λ f* r< f ft ^ i 28 laag 112 als etsmasker worden gebruikt voor het wegetsen van de delen van de isolatielaag 102 die zich direct beneden de positie bevinden waar de siliciumdioxyde afstandsde-len 110 zich oorspronkelijk bevonden. Het etsen wordt be-5 stuurd tot een tevoren bepaalde diepte voor het vormen van holtes 114 in de isolatielaag 102. Opgemerkt dient te worden dat de diepte van de holtes 114 op willekeurige wijze kan worden ingesteld maar dat de bodems van de holtes 114 zich op enige afstand dienen te bevinden boven het bovenop-10 pervlak van de polysiliciumlaag 100. Vervolgens wordt met gebruikmaking van de polysilicium opofferingslaag 106 als etsmasker een etsbewerking uitgevoerd voor het verwijderen van de isolatielaag 112. Daarna wordt een polysiliciumlaag opgebracht over de gestapelde structuur 104, 106 en de iso-15 latielaag 102 tot een dikte van bijvoorbeeld ongeveer 1.000 A waardoor de holtes 114 en 108 in hoofdzaak worden opgevuld. De polysiliciumlaag kan bijvoorbeeld met arseenionen worden gediffundeerd ter verhoging van de conductiviteit. Hierna wordt CMP uitgevoerd op de polysiliciumlaag totdat 20 althans het bovenoppervlak van de isolatielaag 104 wordt blootgelegd. Het overblijvende deel van de polysiliciumlaag wordt in figuur 6C aangegeven met het verwijzingscijfers 116. Door deze bewerking is de polysilicium opofferingslaag 106 volledig verwijderd.By jointly using a stacked structure 104, 106 and the insulating layer 112 as an etching mask, see Figure 6C, an etching operation is performed to remove the silicon dioxide spacers 110. After the silicon dioxide spacers 110 are completely removed continue the etching operation still using the stacked structures 104, 106 and the insulating layer 112 as etching mask to etch away the portions of the insulating layer 102 immediately below the position where the silicon dioxide spacers 110 were originally located. The etching is controlled to a predetermined depth to form cavities 114 in the insulating layer 102. It should be noted that the depth of the cavities 114 can be arbitrarily set but the bottoms of the cavities 114 should be some distance above the top surface of the polysilicon layer 100. Then, using the polysilicon sacrificial layer 106 as an etching mask, an etching operation is performed to remove the insulating layer 112. Then, a polysilicon layer is applied over the stacked structure 104, 106 and the insulation layer 102 to a thickness of, for example, about 1,000 Å, substantially filling voids 114 and 108. For example, the polysilicon layer can be diffused with arsenic ions to increase conductivity. After this, CMP is performed on the polysilicon layer until at least the top surface of the insulating layer 104 is exposed. The remaining part of the polysilicon layer is indicated by reference numerals 116 in Figure 6C. By this operation, the polysilicon sacrificial layer 106 has been completely removed.

25 Met gezamenlijke gebruikmaking, zie figuur 6D, van de polysiliciumlaag 116 en de isolatielaag 102 als etsbe-schermingsmasker wordt de wafel nu nat geëtst voor het verwijderen van de isolatielaag 104. De volledige gestapelde structuur 104, 106 wordt door dit proces verwijderd. Hierna 30 wordt CVD gebruikt voor het successievelijk opbrengen van een isolatielaag 118, een polysiliciumlaag 120 en een isolatielaag 122. De isolatielaag 118 kan bijvoorbeeld worden \ Q o ^ 6 3 4 29 gevormd uit siliciumdioxyde tot een dikte van bijvoorbeeld ongeveer 2.000 A en op dezelfde wijze kan de isolatielaag 122 worden gevormd uit bijvoorbeeld siliciumdioxyde tot een dikte van bijvoorbeeld ongeveer 1.000 A. De polysilicium-5 laag 120 kan bijvoorbeeld worden gediffundeerd met arsee-nionen ter verhoging van de conductiviteit. Met gebruikmaking van een conventionele fotolithografische en etsbewer-king wordt vervolgens een gat 124 gevormd op een geselecteerde plaats van de wafel die in hoofdzaak is uitgelijnd 10 met het draingebied 16 door successievelijk door de isolatielaag 122, de polysiliciumlaag 120, de isolatielaag 118, de polysiliciumlaag 116 en de isolatielaag 102 te etsen totdat het bovenoppervlak van de polysiliciumlaag 100 is blootgelegd.With joint use, see Figure 6D, of the polysilicon layer 116 and the insulating layer 102 as an etching protection mask, the wafer is now wet etched to remove the insulating layer 104. The entire stacked structure 104, 106 is removed by this process. Hereafter, CVD is used to successively apply an insulating layer 118, a polysilicon layer 120 and an insulating layer 122. The insulating layer 118 can be formed, for example, from silicon dioxide to a thickness of, for example, about 2,000 Å and on the same In this manner, the insulating layer 122 may be formed from, for example, silicon dioxide to a thickness of, for example, about 1,000 A. The polysilicon layer 120 may, for example, be diffused with arsenic ions to increase conductivity. Using a conventional photolithographic and etching operation, a hole 124 is then formed at a selected location of the wafer which is substantially aligned with the drain region 16 through successively through the insulating layer 122, the polysilicon layer 120, the insulating layer 118, the polysilicon layer 116 and etch the insulating layer 102 until the top surface of the polysilicon layer 100 is exposed.

15 Zoals figuur 6E toont wordt een massieve kolomvor mige polysiliciumlaag 126 gevormd in het gat 124 bijvoorbeeld epitaxiaal of door opbrengen en terugetsen. Vervolgens wordt een verdere conventionele fotolithografische en etsbewerking uitgevoerd op de polysiliciumlagen 120 en 100 20 ter verkleining van de horizontale afmetingen daarvan en voor het zodoende definiëren van een opslagelektrode voor de data-opslagcondensator van de DRAM-cel met takvormige polysiliciumlagen 120a en 116 en een onderste stamvormige polysiliciumlaag 100a. Vervolgens wordt met gebruikmaking 25 van de etsbeschermingslaag 22 als etseindpunt nat geëtst voor het volledig verwijderen van de blootliggende siliciumdioxyde isolatielagen 122, 118, 102 en 96. Hiermede is de vervaardiging van de opslagelektrode voor de data-opslagcondensator van de DRAM-cel voltooid.As Figure 6E shows, a solid columnar polysilicon layer 126 is formed in the hole 124, for example epitaxially or by application and etching. Then, a further conventional photolithographic and etching operation is performed on the polysilicon layers 120 and 100 to reduce their horizontal dimensions and thus define a storage electrode for the data storage capacitor of the DRAM cell with branch polysilicon layers 120a and 116 and a bottom stem-shaped polysilicon layer 100a. Then, using the etch protection layer 22 as the etching end point, wet etching is performed to completely remove the exposed silicon dioxide insulating layers 122, 118, 102 and 96. This completes the manufacture of the storage electrode for the data storage capacitor of the DRAM cell.

30 Zoals figuur 6E toont, omvat deze opslagelektrode de onderste stamvormige polysiliciumlaag 108 die een in hoofdzaak T-vormige dwarsdoorsnede bezit, een bovenste 100 5 63 4 30 stamvormige polysiliciumlaag 126 die zich vanaf de onderste stamvormige polysiliciumlaag 100a uitstrekt alsmede twee takvormige polysiliciumlagen 120a en 116 waarvan de takvormige polysiliciumlaag 116 twee zijtakken 116a en 116b omvat 5 naar iedere zijde die ieder in hoofdzaak in doorsnede L-vormig zijn en de takvormige polysiliciumlaag 120a omvat eveneens twee zijtakken 120al en 120a2 aan iedere zijde maar welke in hoofdzaak rechthoekig zijn. De onderste stamvormige polysiliciumlaag 100a is met de wortel 100b 10 (onderste uiteinde) elektrisch verbonden met het drainge-bied 16 van de overbrengtransistor van de DRAM-cel en de bovenste stamvormige polysiliciumlaag 126 strekt zich opwaarts uit vanaf de bovenkant van de onderste stamvormige polysiliciumlaag 100a. De twee takvormige polysiliciumlagen 15 116a en 116b en 120 vertakken zich zijwaarts dat wil zeggen horizontaal en in hoofdzaak loodrecht op de bovenste stamvormige polysiliciumlaag 126. De takvormige polysiliciumlaag 120a bezit twee horizontale vlakke segmenten 120al en 120a2 die zich naar beide zijden horizontaal uitstrekken en 20 de takvormige polysiliciumlaag 116 bezit twee L-vormige delen 116a, 116b die elk eerste segmenten omvatten (respectievelijk 116al en 116bl) die zich horizontaal vanaf de beide zijde uitstrekken en tweede segmenten (respectievelijk 116a2 en 116b2) die zich daarvandaan neer-25 waarts uitstrekken.As shown in Figure 6E, this storage electrode includes the bottom stem-shaped polysilicon layer 108 which has a generally T-shaped cross-section, an upper stem-shaped polysilicon layer 126 extending from the bottom stem-shaped polysilicon layer 100a and two branch-shaped polysilicon layers 120a and 116 the branch-shaped polysilicon layer 116 comprising two side branches 116a and 116b to each side, each of which is substantially L-shaped in section, and the branch-shaped polysilicon layer 120a also comprises two side branches 120a1 and 120a2 on each side, but which are substantially rectangular. The bottom stem polysilicon layer 100a is electrically connected to the drain region 16 of the transfer transistor of the DRAM cell by the root 100b (bottom end) and the top stem polysilicon layer 126 extends upwardly from the top of the bottom stem polysilicon layer 100a . The two branch-shaped polysilicon layers 15a 116a and 116b and 120 branch laterally, that is to say horizontally and substantially perpendicularly to the upper stem-shaped polysilicon layer 126. The branch-shaped polysilicon layer 120a has two horizontal planar segments 120a1 and 120a2 extending horizontally to both sides and branch-shaped polysilicon layer 116 has two L-shaped members 116a, 116b each comprising first segments (116a1 and 116b1, respectively) extending horizontally from both sides and second segments (116a2 and 116b2, respectively) extending downwardly therefrom.

Zesde uitvoeringsvormSixth embodiment

Bij de zesde uitvoeringsvorm worden in combinatie verschillende structuren voor de stamvormige en de takvor-30 mige elementen gebruikt uit de eerste en vijfde uitvoeringsvormen .In the sixth embodiment, different structures for the stem-shaped and branch-like elements are used in combination from the first and fifth embodiments.

too 5634' 31too 5634 '31

Figuur 7 is een aanzicht in dwarsdoorsnede van een boomvormige opslagelektrode in overeenstemming met een vijfde voorkeursuitvoeringsvorm van de uitvinding waarbij de boomvormige condensator is gebaseerd op de structuur van 5 figuur 2F. Elementen getoond in figuur 7 die in hoofdzaak dezelfde structuur en hetzelfde doel bezitten als die van figuur 2F worden aangeduid met dezelfde verwijzingscijfers.Figure 7 is a cross-sectional view of a tree-shaped storage electrode in accordance with a fifth preferred embodiment of the invention wherein the tree-shaped capacitor is based on the structure of Figure 2F. Elements shown in Figure 7 which have substantially the same structure and purpose as those of Figure 2F are designated by the same reference numerals.

Er wordt vervolgens CVD gebruikt voor het aanbrengen van een polysiliciumlaag 39 en een isolatielaag (niet 10 getoond) boven de polysiliciumlaag 39. De isolatielaag op de polysiliciumlaag 39 kan bijvoorbeeld bestaan uit silici-umdioxyde maar slechts tot een dikte van bijvoorbeeld ongeveer 1.000 A. De polysiliciumlaag 39 kan bijvoorbeeld worden gediffundeerd met arseenionen ter verhoging van de con-15 ductiviteit. Daarna worden een polysiliciumlaag 130a en de wortel 130b gevormd met gebruikmaking van processen soortgelijk aan die welke zijn gebruikt voor het vormen van de polysiliciumlaag 44a en de bijbehorende wortel 44b. De stamvormige polysiliciumlaag 130a penetreert zodoende de 20 polysiliciumlagen 39 en 38; de wortel 44b is elektrisch verbonden met het draingebied 16 van de overbrengtransistor van de DRAM-cel.CVD is then used to apply a polysilicon layer 39 and an insulating layer (not shown 10) above the polysilicon layer 39. The insulating layer on the polysilicon layer 39 may, for example, consist of silicon dioxide but only to a thickness of, for example, about 1,000 A. The polysilicon layer 39 can, for example, be diffused with arsenic ions to increase the productivity. Thereafter, a polysilicon layer 130a and the root 130b are formed using processes similar to those used to form the polysilicon layer 44a and the associated root 44b. The stem-shaped polysilicon layer 130a thus penetrates the polysilicon layers 39 and 38; the root 44b is electrically connected to the drain region 16 of the transfer transistor of the DRAM cell.

Het zal voor de vakman in het vakgebied van de halfgeleidertechnologie uit de voorgaande beschrijvingen 25 van de voorkeursuitvoeringsvormen van de uitvinding duidelijk zijn dat de verschillende structuren voor de stamvormige en takvormige elementen ofwel individueel of in verschillende combinaties en verschillende aantallen kunnen worden gebruikt voor het vormen van een boomvormige conden-30 sator. Dergelijke opstellingen dienen te worden beschouwd als te behoren tot de beschermingsomvang van de uitvinding.It will be apparent to those skilled in the semiconductor technology art from the foregoing descriptions of the preferred embodiments of the invention that the different structures for the stem and branch elements may be used either individually or in different combinations and different numbers to form a tree-shaped capacitor. Such arrangements are to be considered to be within the scope of the invention.

£ d : 6 4 32£ d: 6 4 32

Alhoewel in de voorgaande beschrijving van de voorkeursuitvoeringsvormen de drain van de overbrengtran-sistor is gebaseerd op een gediffundeerd gebied in een si-liciumsubstraat is de uitvinding bovendien niet beperkt tot 5 een dergelijke halfgeleiderstructuur. Andere structuren voor het draingebied zoals een gleufvormig draingebied (trench-type drain region) kunnen eveneens worden gebruikt en bevinden zich binnen het kader van de uitvinding.Moreover, although in the foregoing description of the preferred embodiments, the drain of the transfer transistor is based on a diffused region in a silicon substrate, the invention is not limited to such a semiconductor structure. Other structures for the drainage region such as a trench-type drainage region (trench-type drain region) can also be used and are within the scope of the invention.

Voorts zijn alle elementen in de bijgevoegde teke-10 ningen schematisch getekend uitsluitend ten behoeve van illustratieve doeleinden en zijn derhalve niet op ware schaal. Dergelijke geïllustreerde afmetingen dienen derhalve onder geen beding te worden beschouwd als beperkingen van de beschermingsomvang van de uitvinding.Furthermore, all elements in the accompanying drawings are schematically drawn for illustrative purposes only and are therefore not true to scale. Therefore, such illustrated dimensions should under no circumstances be regarded as limitations on the scope of the invention.

15 De uitvinding is beschreven met gebruikmaking van karakteristieke voorkeursuitvoeringsvormen. Begrepen dient evenwel te worden dat de beschermingsomvang van de uitvinding niet is beperkt tot de geopenbaarde uitvoeringsvormen. Het is integendeel de bedoeling verschillende modificaties 20 en soortgelijke opstellingen af te dekken. De beschermingsomvang van de conclusies dient derhalve de meest brede interpretatie te worden gegeven zodat deze al dergelijke modificaties en soortgelijke opstellingen omvatten.The invention has been described using characteristic preferred embodiments. It is to be understood, however, that the scope of the invention is not limited to the disclosed embodiments. Rather, it is intended to cover various modifications and similar arrangements. The scope of the claims should therefore be given the broadest interpretation so that they include all such modifications and similar arrangements.

100 5 63 4100 5 63 4

Claims

A method of manufacturing a semiconductor memory device on a substrate having a transfer transistor thereon, characterized in that the method comprises: (a) forming a first insulating layer over the transfer transistor, (b) forming an etch protection layer over the first insulation layer, (c) forming a second insulation layer over the etching protection layer, (d) forming a stacked layer over the second insulation layer with the stacked layer provided with recess located above a source / drain area of the transistor and a portion of the second insulating layer, (e) forming a third insulating layer around the circumference of the recess, (f) forming a fourth insulating layer to fill the recess, g) removing the third insulating layer and the fourth insulating layer from the recess and removing a part of the second insulating layer immediately below the third insulating layer for the one of a cavity where the cavity does not expose the etch protection layer, (h) forming a first guiding layer to fill the recess and the cavity, (i) removing the stacked layer, (j) forming a fifth insulating layer above the second insulating layer and the first conducting layer, '00 5634 (k) forming a second conducting layer over the fifth insulating layer, the second conducting layer forming the fifth insulating layer, the first conducting layer, the second insulating layer, the etching protective layer and the first insulating layer layer and is in electrical contact with the source / drain region, (1) removing a portion of the second conductive layer to form a stem-shaped conductive layer, the first conductive layer in cross section forming a branch-shaped conductive layer and the stem-shaped conductive layer and the branch-shaped conductive layer together forms a storage electrode of a storage capacitor, (m) removing the second of the second and fifth insulating layers, (n) forming a dielectric layer over exposed surfaces of at least the first and second conductive layers and (o) forming a third conductive layer on a surface of the dielectric layer to form a 20 opposite electrode.

Method according to claim 1, characterized in that the trunk-shaped guiding layer has a T-shaped cross section.

3. A method according to claim 1, characterized in that the trunk-shaped guiding layer forms a substantially solid column.

Method according to claim 1, characterized in that the branch-shaped guide layer has at least a part with an L-shaped part in cross section.

5. A method according to claim 1, characterized in that the branch-shaped guiding layer comprises a first segment and a second segment, the first segment being electrically connected to the trunk-shaped guiding layer and therefrom extending substantially parallel to the top surface of the substrate and the second segment is electrically connected to the first segment and extends therefrom to the top surface of the substrate.

A method according to claim 3, characterized in that step (1) comprises applying a chemical / mechanical polishing technique for removing the second conductive layer above the fifth insulating layer until the fifth insulating layer is exposed.

Method according to claim 3, characterized in that step (1) comprises the use of an etching technique for removing the part of the second conductive layer.

8. A method according to claim 1, characterized in that step (d) comprises: forming a first film on the second insulating layer and then forming a second film on the first film, the first film consisting of an insulating film and the second film consists of a conductive film 20 and patterning the first film and the second film to form the stacked layer and the recess therein.

9. A method according to claim 1, characterized in that it further comprises: forming a sixth insulating layer over the first conductive layer after said step (i) has ended and forming a fourth conductive layer over the sixth insulating layer, wherein : 100 5 23 4 'step (k) further comprising forming the second conductive layer to penetrate the fourth conductive layer and the sixth insulating layer, step (1) further comprising applying a pattern to the fourth conductive layer in order to make them part of the branch-shaped conductive layer, step (m) further comprises removing the sixth insulating layer and step (n) further comprising forming the dielectric layer on an exposed surface of the fourth conductive layer.

10. A method according to claim 9, characterized in that the fourth guiding layer has a stick-shaped cross-section and is connected to the trunk-shaped guiding layer.

11. A method of manufacturing a semiconductor memory device on a substrate having a transfer transistor formed thereon, characterized in that the method comprises: (a) forming a first insulating layer over the transfer transistor, (b) forming an etching protective layer over the first insulating layer, (c) forming a second insulating layer over the etching protective layer, (d) forming a first stacked layer over the second insulating layer, the first stacked layer having a recess therein above a source / drain region of the transistor and exposing a portion of the second insulating layer, (e) forming a third insulating layer around the circumference of the first recess, forming (0) 5 6 3 4 (f) a fourth insulating layer for filling the first recess, (g) removing the third insulating layer and the fourth insulating layer from the first recess and removing part of the second insulating layer immediately below the third insulating layer to form a first cavity wherein the first cavity does not expose the etch protection layer, (h) forming a first conductive layer to fill the first recess and the first cavity, (i) removing the first stacked layer, (j) forming a sixth insulation layer, (k) forming a second stacked layer over the sixth insulation layer, the second stacked layer having a second recess therein located above the source / drain area and exposes a portion of the sixth insulation layer, (l) forming a seventh insulation layer around a circumference of the second recess, 20 (m) forming an eighth insulation layer to fill the second recess, (n) removing the seventh insulating layer, the eighth insulating layer and a portion of the sixth insulating layer directly below the seventh insulating layer to form a second cavity wherein the two the cavity does not expose the etch protection layer, (o) forming a fourth conductive layer to fill the second recess and the second cavity, (p) removing the second stacked layer, (q) forming a fifth insulating layer over the fourth insulating layer and the fourth conducting layer, 10 f> 5 6 3 4 (r) forming a second conducting layer over the fifth insulating layer, the second conducting layer forming the fifth insulating layer, the fourth conducting layer, the sixth insulating layer, the first conducting layer, the second insulation layer, the etching protection layer and the first insulation layer penetrates and is in electrical contact with the source / drain region, (s) removing a portion of the second conductive layer to form a stem-shaped conductive layer wherein the first and fourth guide layers in cross-section form branch-like guide layers which are substantially parallel to each other and are each connected to the trunk-like guide layer. g and the trunk and branch conductor layers together form a storage electrode of a storage capacitor, (t) removing the second, fifth and sixth insulating layers, (u) forming a dielectric layer over exposed surfaces of at least the first, second 20 and fourth conductive layers and (v) forming a third conductive layer on a surface of the dielectric layer to form an opposite electrode.

12. Method according to claim 11, characterized in that the trunk-shaped guiding layer has a T-shaped cross section.

Method according to claim 11, characterized in that the stem-shaped guiding layer forms a substantially solid column.

Method according to claim 11, characterized in that each of the stem-shaped guide layers has at least one L-shaped part in cross section. 100 5 63 A

15. A method according to claim 11, characterized in that each of the branch-shaped guide layers comprises a first segment and a second segment, the first segment being electrically connected to the trunk-shaped guide layer and therefrom substantially parallel to an upper surface of the substrate and the second segment is electrically connected to the first segment and extends therefrom to the top surface of the substrate.

A method according to claim 13, characterized in that step (s) comprises a chemical / mechanical polishing technique for removing part of the second conductive layer until the fifth insulating layer is exposed.

17. Method according to claim 13, characterized in that step (s) comprises an etching technique for removing the part of the second conductive layer over the fifth insulating layer.

18. Method for manufacturing a semiconductor memory device on a substrate provided with a transfer transistor formed thereon, characterized in that the method comprises: (a) forming a first insulating layer over the transfer ring, (b) forming a first conductive layer that penetrates at least the first insulating layer and is electrically connected to a source / drain region of the transfer transistor, (c) forming a second insulating layer over the first conductive layer, (d) forming a stacked layer over the second insulating layer having a recess therein exposing a portion of the second insulating layer, i * π 5 6 3 4. if a '* (e) forming a third insulating layer around the perimeter of the recess, (f) forming a fourth insulating layer for filling the recess, 5 (g) removing the third and fourth insulating layers from the recess and removing a portion of the second insulating layer immediately below the third insulating layer to form a cavity, the cavity not exposing the first conductive layer, 10 (h) forming a second conductive layer to fill the recess and the cavity, (i) removing the stacked layer, (j) forming a fifth insulating layer above the second insulating layer and the sixth insulating layer, (k) forming a third conductive layer containing at least the fifth insulating layer, the second insulating layer and the second insulating layer penetrates and is in electrical contact with the first conductive layer, (1) applying a pattern in the first conductive layer, the first and third conductive layers forming a stem-shaped conductive layer, wherein the second conductive layer forms a branch-shaped conductive layer and the stem-shaped and branch-like conductive layers form a storage electrode of a storage capacitor, (m) removing the second and fifth insulating layers, (n) forming a dielectric layer on exposed surfaces of the first, second and third conductive layers and (o) forming a fourth conductive layer over the dielectric layer to form an opposite electrode of the storage capacitor. 100 5 63 4

19. A method according to claim 18, characterized in that the stem-shaped guiding layer has a bottom stem-shaped part electrically connected to the source / drain region and an upper stem-shaped part electrically connected to the bottom stem-shaped part and extends substantially away from the substrate.

Method according to claim 19, characterized in that the bottom stem-shaped part is T-shaped in cross section.

Method according to claim 20, characterized in that the upper trunk-shaped cross-section has the shape of a straight stick.

22. Method according to claim 20, characterized in that the top stem-shaped part forms a substantially solid column.

Method according to claim 18, characterized in that the branch-shaped guide layer is L-shaped in cross section.

24. A method according to claim 18, characterized in that the branch-shaped second guide layer comprises a first segment and a second segment, wherein the first segment is electrically connected to the trunk-shaped guide layer and extends substantially parallel to the top surface of the substrate and the second segment 25 is electrically connected to the first segment and extends to the substrate.

25. A method according to claim 18, characterized in that said step (1) further comprises applying a pattern in the second guiding layer such that the branch-shaped guiding layer comprises a straight segment electrically connected to the trunk-shaped guiding layer and 1C G 5 6 3 4 extends substantially parallel to the top surface of the substrate.

26. A method according to claim 22, characterized in that said step (1) further comprises the use of a chemical / mechanical polishing technique for removing part of the third conductive layer until the fifth insulating layer is exposed.

27. A method according to claim 22, characterized in that said step (1) further comprises the use of an etching technique for removing a part of the third conductive layer until the second conductive layer is exposed.

28. A method according to claim 1, characterized in that said step (d) further comprises the steps of: forming a first film on the second insulating layer and then a second film on the first film wherein the first film exists of an insulating film and the second film consists of a conductive film and patterning the first film 20 and the second film to form a stacked layer and the recess therein.

A method according to claim 3, characterized in that it further comprises the steps of: forming a sixth insulating layer at the end of said step (i) and forming a fifth conductive layer on the sixth insulating layer, wherein: step (k) further comprising forming the third conductive layer so as to penetrate the fifth conductive layer and the sixth insulating layer and further comprising step 5 (1) patterning the fifth conductive layer so as to form part of the branch-like conductive layer step (m) further comprises removing the sixth insulating layer and step (n) further comprising forming the dielectric layer on an exposed surface of the fifth conductive layer.

30. A method according to claim 29, characterized in that the fifth guiding layer is in cross-section in the form of a straight stick and is connected to the trunk-shaped guiding layer.

31. A method according to claim 18, characterized in that it further comprises the steps of forming an etch protection layer on the first insulating layer between steps (a) and (b).

A method according to claim 18, characterized in that it further comprises the steps of: forming an etching protection layer on the first insulating layer after step (a) and forming a seventh insulating layer on the etching protective layer before step (b), wherein: in step (b), the first conductive layer 25 further penetrates the etch protection layer and the seventh insulating layer and said step (m) further comprises removing the seventh insulating layer.

33. Method of manufacturing a semiconductor memory device on a substrate provided with a transfer transistor formed thereon, characterized in that the method comprises: 1. fv 5 f> 3 4 '(a) forming first insulating layer over the transfer transistor, (b) forming a first conducting layer which penetrates at least the first insulating layer and is in electrical contact with a source / drain region of the transfer transistor, (c) forming a second insulating layer over the first conducting layer, ( d) forming a stacked layer over the second insulating layer having a recess therein exposing part of the second insulating layer, (e) forming a third insulating layer around the circumference of the recess, (f) forming a fourth insulating layer for filling the recess, (g) removing the third and fourth insulating layers from the recess and removing a part of the second insulating layer immediately below the third insulating layer for forming a cavity wherein the cavity does not expose the first conductive layer, (h) forming a second conductive layer for filling the recess and the cavity, (i) removing the first stacked layer, (c ') forming a fifth insulating layer over the second conductive layer, (d') forming a second stacked layer over the fourth insulating layer containing a recess exposing part of the fifth insulating layer, (e ') forming a sixth insulating layer around 30 a perimeter of the recess, (f ') forming a seventh insulating layer to fill in the second recess, 100 5 63 4 (g') removing the sixth and seventh insulating layers from the recess and removing of a portion of the second and fifth insulating layers immediately below the sixth insulating layer to form a recess where the recess does not expose the first and second conductive layers, (h ') forming a third the guiding layer for filling the second recess and the second cavity, (i ') removing the second stacked layer, (j) forming an eighth insulating layer above the third guiding layer and the fifth insulating layer, (k) forming of a fourth conductive layer which penetrates at least the first insulating layer, the third conductive layer, the fifth insulating layer, the second conductive layer and the second insulating layer and is electrically in contact with the first conductive layer, (1) applying a pattern in the conductive layers wherein the first and fifth conductive layers form stem-shaped conductive layers, the second and third conductive layers form branch-shaped conductive layers and the trunk-shaped and branch-shaped conductive layers form a storage electrode of a storage capacitor, (m) removing the second, fifth and eighth insulating layers, (n) forming a dielectric layer on exposed surfaces of the first, second, third and fourth gel conductor layers and (o) forming a fifth conduction layer over the dielectric layer to form an opposite electrode of the storage capacitor. tons 5 * 34

A method according to claim 33, characterized in that at least one of the branch-shaped guide layers is L-shaped in cross section.

35. A method according to claim 33, characterized in that each of the branch-shaped guiding layers comprises a first segment and a second segment, the first segment being electrically connected to a trunk-shaped guiding layer and substantially parallel to the top surface of the substrate extends and the second segment 10 is electrically connected to the first segment and extends in one direction substantially to the substrate.

36. A method according to claim 33, characterized in that step (1) comprises applying a pattern in the sixth and third guiding layers so that each of the branch-shaped guiding layers comprises a straight segment electrically connected to a trunk-shaped guiding layer and extends substantially parallel to an upper surface of the substrate.

A method according to claim 33, characterized in that it further comprises the steps of: after step (i '), forming a ninth insulation layer after removing the second stacked layer and forming a sixth conductive layer on the ninth insulating layer, wherein: step (k) comprises forming the fourth conductive layer so that it further penetrates the sixth conductive layer and the ninth insulating layer, step (1) further comprises applying a pattern in the sixth conductive layer so that it forms a further branch-shaped conductive layer, step (m) further comprising removing the ninth insulating layer and step (n) further comprising forming the dielectric layer on an exposed surface of the sixth conducting layer.

A method according to claim 37, characterized in that the sixth conductive layer has a stick-shaped cross-section and is electrically connected to a trunk-shaped conductive layer.

A method according to claim 33, characterized in that it further comprises forming an etching protection layer on the first insulating layer after step (a).

A method according to claim 33, characterized in that it further comprises: forming an etching protection layer on the first insulating layer after step (a) and forming a ninth insulating layer on the etching protecting layer, wherein: 20 in step (b) the first conductive layer penetrates further the etch protection layer and the ninth insulating layer and step (m) further comprises removing the ninth insulating layer. 1 0 0 5 S 3 4 *