DE19720272A1 - Halbleiter-Speichervorrichtung - Google Patents

Description

Die Erfindung betrifft eine Halbleiter-Speichervorrich­ tung. Insbesondere betrifft die vorliegende Erfindung den Aufbau eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM = dynamic random access memory) bzw. einer Zelle hiervon, welche im wesentlichen aus einem Übertragungstran­ sistor und einem Ladungsspeicherkondensator aufgebaut ist.

Fig. 8 ist ein Schaltkreisdiagramm einer Speicherzelle für eine DRAM-Vorrichtung. Wie in der Zeichnung darge­ stellt, besteht die DRAM-Zelle im wesentlichen aus einem Übertragungstransistor T und einem Ladungsspeicherkondensa­ tor C. Eine Source des Übertragungstransistor T ist mit ei­ ner entsprechenden Bitleitung BL verbunden und ein Drain hiervon ist mit einer Speicherelektrode 6 des Ladungsspei­ cherkondensators C verbunden. Ein Gate des Übertragungs­ transistors T ist mit einer entsprechenden Wortleitung WL verbunden. Eine gegenüberliegende Elektrode oder Gegenelek­ trode 8 des Kondensators C ist mit einer Konstant-Energie­ versorgung verbunden. Zwischen der Speicherelektrode 6 und der Gegenelektrode 8 ist ein dielektrischer Film 7 angeord­ net.

Bei einem DRAM-Herstellungsprozeß wird für ein übliches DRAM hauptsächlich ein zweidimensionaler Kondensator (Planartyp-Kondensator genannt) mit einer Speicherkapazität von unter 1 Mb (Megabit) verwendet. Im Falle eines DRAM mit einer Speicherzelle, die einen Planartyp-Kondensator ver­ wendet, werden elektrische Ladungen auf der Hauptoberfläche eines Halbleitersubstrates gespeichert, so daß die Haupt­ oberfläche einen großen Flächenbereich haben muß. Diese Art von Speicherzelle ist somit nicht für ein DRAM geeignet, das einen hohen Integrationsgrad hat. Für ein höher inte­ griertes DRAM, beispielsweise ein DRAM mit mehr als 4M Bits Speicherkapazität, wurde daher ein dreidimensionaler Kon­ densator, Stapeltyp oder Grabentyp genannt, eingeführt.

Bei den Kondensatoren des Stapel- oder Grabentyps ist es möglich geworden, in einem gleichen oder ähnlichen Volu­ men höhere Speicherkapazität zu erhalten. Um jedoch eine Halbleitervorrichtung mit einer noch höheren Integrations­ rate zu erzielen, beispielsweise einen VLSI-Schaltkreis (very-large-scale integration) mit einer Kapazität von 64 Megabit, ist ein Kondensator mit einer einfachen dreidimen­ sionalen Struktur, also beispielsweise vom Stapeltyp oder Grabentyp unzureichend.

Eine Lösung zur Verbesserung der Kapazität eines Kon­ densators ist die Verwendung eines sogenannten Stapelkon­ densators des Flossentyps, wie er von Ema et al. in "3-Di­ mensional Stacked Capacitor Cell for 16M and 64M DRAMs", International Electron Devices Meeting, Seiten 592 bis 595, Dezember 1988 vorgeschlagen wird. Dieser Stapelkondensator des Flossentyps umfaßt Elektroden und dielektrische Filme, welche sich in einer Flossenform in einer Mehrzahl von übereinandergestapelten Schichten erstrecken. DRAMs mit Stapelkondensatoren des Flossentyps sind auch in den US-PSen 5 071 783; 5 126 810; 5 196 365; und 5 206 787 offen­ bart.

Ein anderer Lösungsansatz zur Verbesserung der Kapazi­ tät eines Kondensators ist die Verwendung eines sogenannten Stapelkondensator des Zylindertyps, wie er von Wakamiya et al. in "Novel Stacked Capacitor Cell for 64-Mb DRAM" 1989 Symposium on VLSI Technology Digest of Technical Papers, Seiten 69 bis 70 vorgeschlagen wurde. Dieser Stapelkonden­ sator des Zylindertyps umfaßt Elektroden und dielektrische Filme, welche sich in zylindrischer Form erstrecken, um die Oberflächenbereiche der Elektroden zu erhöhen. Ein DRAM mit einem Stapelkondensator des Zylindertyps ist in der US-PS 5 077 688 offenbart.

Mit dem Trend in Richtung erhöhter Intergrationsdichte muß die Größe einer DRAM-Zelle in einer Ebene (die Fläche, welche eine Ebene einnimmt) weiter verringert werden. All­ gemein gesagt, eine Verringerung der Größe der Zelle führt zu einer Verringerung in der Ladungsspeicherkapazität (Kapazität). Wenn weiterhin die Kapazität verringert wird, steigt die Wahrscheinlichkeit von Fehlern aufgrund einfal­ lender u-Strahlen an. Von daher besteht nach wie vor eine Notwendigkeit, eine neue Struktur des Speicherkondensators auszulegen, mit welcher gleiche Kapazität, jedoch ein ge­ ringerer Flächenbedarf in einer Ebene möglich ist, sowie ein Bedarf nach einem geeigneten Verfahren zur Herstellung einer derartigen Struktur.

Von daher ist es Aufgabe der vorliegenden Erfindung, eine Halbleiter-Speichervorrichtung zu schaffen, bei der eine vergrößerte Fläche für die Ladungsspeicherung möglich ist.

Die Lösung dieser Aufgabe erfolgt erfindungsgemäß durch die im Anspruch 1 bzw. 8 angegebenen Merkmale.

Gemäß einer bevorzugten Ausführungsform der Erfindung wird eine Halbleiter-Speichervorrichtung mit einem Konden­ sator geschaffen. Die Halbleiter-Speichervorrichtung umfaßt ein Substrat, sowie einen Übertragungstransistor mit Sour­ ce-/Drainregionen auf dem Substrat und einen Ladungsspei­ cherkondensator, der elektrisch mit einer der Sour­ ce-/Drainregionen des Übertragungstransistors verbunden ist. Der Ladungsspeicherkondensator umfaßt eine stammartige leitfähige Schicht mit einem Bodenende, welches elektrisch mit einer der Source-/Drainregionen des Übertragungstransi­ stors verbunden ist. Die stammartige leitfähige Schicht er­ streckt sich zunächst im wesentlichen von dem Bodenende über einen bestimmten Betrag nach oben und verläuft dann in einer Richtung nach außen im wesentlichen horizontal. Der Kondensator umfaßt auch wenigstens eine zweigartige leitfä­ hige Schicht, welche im wesentlichen L-förmigen Querschnitt hat. Die zweigartige leitfähige Schicht ist mit einem Ende mit der oberen Oberfläche der stammartigen leitfähigen Schicht verbunden. Die stammartige leitfähige Schicht und die zweigartige leitfähige Schicht bilden in Kombination eine Speicherelektrode für den Ladungsspeicherkondensator. Über freiliegenden Oberflächen der stammartigen leitfähigen Schicht und der zweigartigen leitfähigen Schicht ist eine dielektrische Schicht ausgebildet und eine weitere leitfä­ hige Schicht deckt die dielektrischen Schicht ab. Diese weitere leitfähige Schicht dient als Gegenelektrode in dem Ladungsspeicherkondensator.

Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung ist die stammartige leitfähige Schicht elektrisch mit einer der Source-/Drainregionen des Übertragungstransi­ stors verbunden und kann im Querschnitt T- oder U-förmig sein. Die zweigartige leitfähige Schicht weist allgemein hohlzylindrische Form auf.

Gemäß einer dritten bevorzugten Ausführungsform der Er­ findung wird eine Halbleiter-Speichervorrichtung mit einem Kondensator geschaffen. Die Halbleiter-Speichervorrichtung umfaßt ein Substrat, einen Übertragungstransistor mit Sour­ ce-/Drainregionen auf dem Substrat und einen Ladungsspei­ cherkondensator, der elektrisch mit der Source-/Drainre­ gionen des Übertragungstransistors verbunden ist. Der La­ dungsspeicherkondensator umfaßt eine stammartige leitfähige Schicht mit einem Bodenende, das elektrisch mit einer der Source-/Drainregionen des Übertragungstransistors verbunden ist. Die stammartige leitfähige Schicht verläuft zunächst im wesentlichen von dem Bodenende über einen bestimmten Betrag nach oben und erstreckt sich dann nach außen in ei­ ner im wesentlichen horizontalen Richtung. Der Kondensator weist auch wenigstens eine zweigartige leitfähige Schicht auf, wobei diese ein erstes und ein zweites Segment umfaßt.

Das erste Segment ist mit einem ersten Ende mit der oberen Oberfläche der stammartigen leitfähigen Schicht verbunden und verläuft vertikal nach oben. Das zweite Segment ist mit einem Ende mit dem zweiten Ende des ersten Segmentes ver­ bunden und verläuft horizontal. Die stammartige leitfähige Schicht und die erste zweigartige leitfähige Schicht bilden in Kombination eine Speicherelektrode für den Ladungsspei­ cherkondensator. Der Kondensator umfaßt weiterhin eine di­ elektrische Schicht, welche freiliegende Oberflächen der stammartigen leitfähigen Schicht und der zweigartigen leit­ fähigen Schicht abdeckt, sowie eine weitere leitfähige Schicht auf der dielektrischen Schicht, wobei diese weitere leitfähige Schicht als Gegenelektrode für den Speicherkon­ densator dient.

Gemäß einer weiteren Ausführungsform der Erfindung um­ faßt die zweigartige leitfähige Schicht weiterhin eine zweite zweigartige leitfähige Schicht mit Säulenform oder T-förmigem Querschnitt.

Gemäß einer fünften Ausführungsform der Erfindung ver­ läuft das zweite Segment der ersten zweigartigen leitfähi­ gen Schicht horizontal von dem anderen Ende des ersten Seg­ mentes in einer Richtung nach außen.

Gemäß einer sechsten Ausführungsform der Erfindung ver­ läuft das zweite Segment der ersten zweigartigen leitfähi­ gen Schicht horizontal vom anderen Ende des ersten Segmen­ tes nach innen.

Gemäß einer weiteren Ausführungsform verläuft das zwei­ te Segment der ersten zweigartigen leitfähigen Schicht ho­ rizontal von dem anderen Ende des ersten Segmentes in einer Richtung auf eine andere Seite des gleichen ersten Segmen­ tes.

Weitere Einzelheiten, Aspekte und Vorteile der vorlie­ genden Erfindung ergeben sich aus der nachfolgenden Be­ schreibung von Ausführungsformen anhand der Zeichnungen.

Es zeigt:

Fig. 1A bis 1H Querschnittsdarstellungen einer ersten Ausführungsform einer Halbleiter-Speichervorrichtung gemäß der vorliegenden Erfindung;

Fig. 2A bis 2E Querschnittsdarstellungen einer zweiten Ausführungsform einer Halbleiter-Speichervorrichtung gemäß der vorliegenden Erfindung;

Fig. 3 eine Querschnittsdarstellung einer dritten Aus­ führungsform einer Halbleiter-Speichervorrichtung gemäß der vorliegenden Erfindung;

Fig. 4A bis 4D Querschnittsdarstellungen einer vierten Ausführungsform einer Halbleiter-Speichervorrichtung gemäß der vorliegenden Erfindung;

Fig. 5A und 5B Querschnittsdarstellungen einer fünften Ausführungsform einer Halbleiter-Speichervorrichtung gemäß der vorliegenden Erfindung;

Fig. 6 eine Querschnittsdarstellung einer sechsten Aus­ führungsform einer Halbleiter-Speichervorrichtung gemäß der vorliegenden Erfindung;

Fig. 7A bis 7E Querschnittsdarstellungen einer siebten Ausführungsform einer Halbleiter-Speichervorrichtung gemäß der vorliegenden Erfindung; und

Fig. 8 den Schaltkreisaufbau der bekannten Speicher­ zelle einer DRAM-Vorrichtung.

Eine erste Ausführungsform einer Halbleiter-Speicher­ vorrichtung gemäß der vorliegenden Erfindung mit einem La­ dungsspeicherkondensator des Baumtyps wird nachfolgend un­ ter Bezug auf die Fig. 1A bis 1H beschrieben.

Gemäß Fig. 1A wird eine Oberfläche eines Silizium­ substrates 10 durch ein LOCOS-Verfahren (local oxidation of silicon) thermisch oxidiert und hierdurch wird ein Feldoxi­ dationsfilm 12 mit einer Dicke von beispielsweise ungefähr 3000 Å ausgebildet. Nachfolgend wird ein Gateoxidationsfilm 14 mit einer Dicke von beispielsweise ungefähr 150 Å da­ durch ausgebildet, daß das Siliziumsubstrat 10 wieder dem thermischen Oxidationsprozeß unterworfen wird. Nachfolgend wird ein Polysiliziumfilm mit einer Dicke von beispielswei­ se ungefähr 2000 Å auf der gesamten Oberfläche des Silizi­ umsubstrates 10 durch chemische Dampfabscheidung (CVD) oder chemische Niederdruck-Dampfabscheidung (LPCVD) abgeschie­ den. Um einen Polysiliziumfilm mit geringem Widerstand zu erhalten, werden geeignete Verunreinigungen, beispielsweise Phosphorionen in den Polysiliziumfilm eindiffundiert. Be­ vorzugt wird eine Schicht aus einem hochschmelzenden Metall über dem Polysiliziumfilm abgeschieden, wonach ein Temper­ prozeß durchgeführt wird, um Polycid (engl. polycide) zu bilden, so daß der Filmwiderstand weiter abgesenkt wird. Das hochschmelzende oder schwerschmelzende Metall kann Wolfram sein und seine Dicke beträgt beispielsweise unge­ fähr 2000 Å. Nachfolgend wird das Polycid einem Musterer­ zeugungs- oder Musterungsprozeß unterworfen, um Gateelek­ troden (oder Wortleitungen) WL1 bis WL4 zu bilden, wie in Fig. 1A gezeigt. Nachfolgend werden beispielsweise Arsen­ ionen in das Siliziumsubstrat 10 mit einer Energie von unge­ fähr 70 KeV eindiffundiert, um eine Verunreinigungskonzen­ tration von ungefähr 1 × 10¹⁵ Atome/cm² zu erhalten. Hierbei werden die Wortleitungen WL1 bis WL4 als Maskenfilme ver­ wendet. Danach werden Drainregionen 16a und 16b und Source­ regionen 18a und 18b in dem Siliziumsubstrat 10 ausgebil­ det.

Gemäß Fig. 1B wird eine isolierende Schicht 20 aus bei­ spielsweise Borphosphorsilikatglas (BPSG) mit einer Dicke von ungefähr 7000 Å durch CVD abgeschieden. Danach wird ei­ ne Ätzschutzschicht 22, beispielsweise eine Siliziumnitrid­ schicht mit einer Dicke von ungefähr 1000 Å ebenfalls durch CVD abgeschieden. Danach werden unter Verwendung herkömmli­ cher Photolithographie- und Ätztechniken ausgewählte Ab­ schnitte der Ätzschutzschicht 22, der egalisierenden iso­ lierenden Schicht 20 und der Gateoxidschicht 14 aufeinan­ derfolgen geätzt. Somit werden Kontaktlöcher 24a und 24b für Speicherelektroden auf der oberen Oberfläche der Ätz­ schutzschicht 22 ausgebildet, die sich zur Oberfläche der Drainregionen 16a und 16b erstrecken. Nachfolgend wird mit­ tels CVD eine Polysiliziumschicht 26 auf der Oberfläche der Ätzschutzschicht 22 abgeschieden. Bevorzugt können Arsen­ ionen in die Polysiliziumschicht 26 implantiert werden, um die Leitfähigkeit zu erhöhen. Wie in Fig. 1B gezeigt, füllt die Polysiliziumschicht 26 die Kontaktlöcher 24a und 24b vollständig und deckt auch die Oberfläche der Ätzschutz­ schicht 22 ab. Danach wird eine dicke isolierende Schicht 28 aus beispielsweise Siliziumdioxid mit einer Dicke von ungefähr 7000 Å auf der Oberfläche der Polysiliziumschicht 26 abgeschieden.

Gemäß Fig. 1C wird in einem nachfolgenden Schritt ein CVD-Verfahren durchgeführt, um aufeinanderfolgend eine iso­ lierende Schicht und eine Polysilizium-Opferschicht abzu­ scheiden. Sodann werden herkömmliche Photolithographie- und Ätzprozesse durchgeführt, um ausgewählte Teile der isolie­ renden Schicht und der Polysilizium-Opferschicht wegzuät­ zen, um feste zylindrische isolierende Schichten 30a und 30b und Polysilizium-Opferschichten 32a und 32b zu bilden, wie in der Zeichnung gezeigt. Die isolierenden Schichten 30a und 30b können beispielsweise Siliziumnitridschichten sein, die mit einer Dicke von annähernd 1000 Å abgeschieden werden. Die Dicke der Polysilizium-Opferschichten 32a und 32b kann beispielsweise annähernd 1000 Å betragen. Die iso­ lierende Schicht 30a und die Polysilizium-Opferschicht 32a bilden in Kombination eine Stapelschicht 30a, 32a, welche bevorzugt oberhalb der entsprechenden Drainregion 16a ange­ ordnet ist. Auf ähnliche Weise bilden die isolierende Schicht 30b und die Polysilizium-Opferschicht 32b in Kombi­ nation eine andere Stapelschicht 30b, 32b, welche bevor­ zugte oberhalb der entsprechenden Drainregion 16b angeord­ net ist.

Gemäß Fig. 1D werden in einem nachfolgenden Schritt Si­ liziumdioxid-Abstandshalter 34a und 34b an den Seitenwänden der Stapelschichten 30a, 32a und 30b, 32b abgeschieden. In dieser Ausführungsform können die Siliziumdioxid-Abstands­ halter 34a und 34b durch die nachfolgenden Schritte ausge­ bildet werden: zunächst wird eine Siliziumdioxidschicht mit einer Dicke von annähernd 1000 Å abgeschieden und sodann wird diese Siliziumdioxidschicht zurückgeätzt. Dann wird CVD durchgeführt, um eine isolierende Schicht 36, bei­ spielsweise aus Siliziumnitrid mit einer Dicke von bei­ spielsweise annähernd 2000 Å abzuscheiden. Sodann wird ein chemisch/mechanischer Poliervorgang (CMP) durchgeführt, um die isolierende Schicht 36 zu polieren, bis die oberen Oberflächen der Stapelschichten 30a, 32a und 30b, 32b frei­ liegen.

Gemäß Fig. 1E werden in einem nachfolgenden Schritt die Siliziumdioxid-Abstandshalter 34a und 34b zurückgeätzt, wo­ bei die Stapelschichten 30a, 32a und 30b, 32b und die iso­ lierende Schicht 36 als Maskierungsschichten dienen. Sodann wird mit den gleichen Stapelschichten 30a, 32a und 30b, 32b und der isolierenden Schicht 36 als Masken die isolierende Schicht 28 geätzt, bis die Oberfläche der Polysilizium­ schicht 26 freiliegt. Unter Verwendung der Polysilizium-Op­ ferschichten 32a, 32b als Masken wird dann die isolierende Schicht 36 entfernt. Somit werden Öffnungen 38a und 38b ausgebildet. Gemäß Fig. 1F wird in einem nachfolgenden Schritt eine Polysiliziumschicht 40 auf den Oberflächen der Stapelschichten 30a, 32a und 30b, 32b und der isolierenden Schicht 28 abgeschieden, und zwar mit einer Dicke von bei­ spielsweise annähernd 1000 Å, wobei auch die Öffnungen 38a und 38b gefüllt werden. Um die Leitfähigkeit der Polysili­ ziumschicht 40 zu erhöhen, können beispielsweise Arsenionen in diese Polysiliziumschicht 40 implantiert werden. Sodann werden die Polysiliziumschichten 40 und die Polysilizium- Opferschichten 32a, 32b durch ein CMP-Verfahren poliert, bis die oberen Oberflächen der isolierenden Schichten 30a und 30b freiliegen.

Gemäß Fig. 1G wird in einem nachfolgenden Schritt mit der Polysiliziumschicht 40 als Maske ein Naßätzen durchge­ führt, um die isolierenden Schichten 30a und 30b und dann die darunter liegende isolierende Schicht 28 zu entfernen. Sodann werden herkömmliche Photolithographie- und Ätzpro­ zesse durchgeführt, um aufeinanderfolgend die Polysilizium­ schicht 40, die isolierende Schicht 28 und die Polysilizi­ umschicht 26 zu ätzen, so daß die Speicherelektroden der Ladungsspeicherkondensatoren in jeder Speichereinheit ge­ bildet werden. Durch die obigen Schritte werden die Polysi­ liziumschichten 40 und 26 in Abschnitte 40a, 40b und 26a und 26b unterteilt. Sodann wird wieder ein Naßätzvorgang an dem Wafer mit der Ätzschutzschicht 22 als Ätzendpunkt durchgeführt, um den Rest der isolierenden Schicht 28 zu entfernen. Die Herstellung der Speicherelektroden für die Ladungsspeicherkondensatoren in dem DRAM ist dann abge­ schlossen. Gemäß Fig. 1G weist jede Speicherelektrode eine stammartige Polysiliziumschicht 26a/26b und eine zweig­ artige Polysiliziumschicht 40a/40b mit L-förmigem Quer­ schnitt auf. Die stammartigen Polysiliziumschicht 26a/26b sind elektrisch mit den Drainregionen 16a und 16b der Über­ tragungstransistoren in dem DRAM verbunden und haben je­ weils T-förmigen Querschnitt. Die zweigartigen Polysilizi­ umschichten 40a/40b haben im wesentlichen Hohlzylinderform, wobei die horizontalen Querschnitte kreisförmig, rechteck­ förmig oder sonstwie sein können, was von den Formen der jeweiligen Stapelschichten 30a, 32a und 30b, 32b abhängt.

Die zweigartigen Polysiliziumschichten 40a und 40b ver­ laufen zunächst vertikal von den oberen Oberflächen der stammartigen Polysiliziumschichten 26a und 26b über einen bestimmten Betrag nach oben und verlaufen dann horizontal nach außen. Aufgrund der besonderen Formgebung der Spei­ cherelektrode des Kondensators gemäß der vorliegenden Er­ findung werden die Speicherelektroden nachfolgend als "baumartige Speicherelektroden" bezeichnet und die so auf­ gebauten Kondensatoren werden als "Ladungsspeicherkondensatoren des Baumtyps" bezeichnet.

Gemäß Fig. 1H werden in einem nachfolgenden Schritt dielektrische Filme 42a und 42b auf den freiliegenden Ober­ flächen der Speicherelektroden 26a, 40a und 26b, 40b ausge­ bildet. Die dielektrischen Filme 42a und 42b können bei­ spielsweise aus Siliziumdioxid, Siliziumnitrid, NO (Siliziumnitrid/Siliziumdioxid), ONO (Siliziumdioxid/Sili­ ziumnitrid/Siliziumdioxid) oder dergleichen sein. Sodann wird eine Gegenelektrode 44 aus Polysilizium über der Ober­ fläche der dielektrischen Filme 42a und 42b ausgebildet. Der Vorgang zur Ausbildung der Gegenelektrode 44 umfaßt zu­ nächst das Abscheiden einer Polysiliziumschicht durch CVD mit einer Dicke von beispielsweise annähernd 1000 Å, einen zweiten Schritt des Eindiffundierens von Verunreinigungen des N-Typs in die Polysiliziumschicht, um die Leitfähigkeit zu erhöhen und einen dritten Schritt des Durchführens eines herkömmlichen Photolithographie- und Ätzprozesses, um aus­ gewählte Teile der Polysiliziumschicht wegzuätzen. Die Her­ stellung des Ladungsspeicherkondensators des Baumtyps in dem DRAM ist hierdurch abgeschlossen.

Obgleich in Fig. 1H nicht gezeigt, ist zur Endherstel­ lung des DRAM-Chips eine Mehrzahl von nachfolgenden Schrit­ ten notwendig, unter anderem die Herstellung von Bitleitun­ gen, Kontaktkissen, Zwischenverbindungen, Passivierungen und eine Verpackung. Diese Schritte verwenden jedoch nur herkömmliche Techniken und haben mit dem Gegenstand der vorliegenden Erfindung nichts unmittelbar zu tun; eine de­ taillierte Beschreibung hiervon entfällt daher.

In der voranstehenden ersten Ausführungsform hat die stammartige Polysiliziumschicht eine feste Struktur mit T-förmigem Querschnitt. In der nachfolgenden Ausführungsform wird ein anderes Herstellungsverfahren zur Herstellung ei­ ner Speicherelektrode mit einer anderen Struktur verwendet, bei der die stammartige Polysiliziumschicht einen hohlen Aufbau hat, so daß der Oberflächenbereich der Speicherelek­ trode vergrößert ist.

Die Fig. 2A bis 2E zeigen eine zweite Ausführungs­ form einer erfindungsgemäßen Halbleiter-Speichervorrichtung mit einem Ladungsspeicherkondensator des Baumtyps.

Die Speicherelektrode des Baumtyps gemäß der zweiten Ausführungsform basiert auf dem Waferaufbau von Fig. 1A, wonach dann ein anderes Herstellungsverfahren verwendet wird, um eine DRAM-Speicherelektrode mit unterschiedlichem Aufbau herzustellen. Elemente in den Fig. 2A bis 2E, die identisch zu denjenigen in Fig. 1A sind, sind mit gleichen Bezugszeichen versehen.

Gemäß den Fig. 2A und 1A wird ein CVD-Verfahren durchgeführt, um eine isolierende Schicht 46 aus beispiels­ weise BPSG mit einer Dicke von annähernd 7000 Å abzuschei­ den. Sodann wird eine Ätzschutzschicht 48 aus beispielswei­ se Siliziumnitrid mit einer Dicke von ungefähr 1000 Å abge­ schieden. Sodann werden herkömmliche Photolithographie- und Ätzvorgänge verwendet, um ausgewählte Abschnitte der Ätz­ schutzschicht 48, der isolierenden Schicht 46 und der Gate­ oxidschicht 14 aufeinanderfolgend wegzuätzen, um Speicher­ elektroden-Kontaktlöcher 50a und 50b zu bilden, die sich von der oberen Oberfläche der Ätzschutzschicht 48 zur obe­ ren Oberfläche der Drainregionen 16a und 16b erstrecken. Sodann wird eine Polysiliziumschicht 52 auf der Ätzschutz­ schicht 48 abgeschieden. Dann wird ein dicke isolierende Schicht 54 aus beispielsweise Siliziumdioxid auf der Ober­ fläche der Polysiliziumschicht 52 mit einer Dicke von annä­ hernd 7000 Å abgeschieden. Ein CVD-Verfahren wird wieder durchgeführt, um eine isolierende Schicht und eine Polysi­ lizium-Opferschicht aufeinanderfolgend auf der Oberseite der isolierenden Schicht 54 abzuscheiden und sodann werden herkömmliche Photolithographie- und Ätzprozesse durchge­ führt, um die isolierende Schicht und die Polysilizium-Op­ ferschicht zu definieren, so daß die isolierende Schicht 56 und die Polysilizium-Opferschicht 58 gemäß der Zeichnung hergestellt werden. Die isolierende Schicht 56 kann bei­ spielsweise eine Siliziumnitridschicht mit einer Dicke von beispielsweise 1000 Å sein. Die isolierende Schicht 46 und die Polysilizium-Opferschicht 58 bilden in Kombination eine Stapelschicht 56, 58, welche bevorzugt oberhalb von und in einer Position entsprechend der Stelle zwischen zwei be­ nachbarten Ladungsspeicherkondensatoren angeordnet ist.

Gemäß Fig. 2B werden in einem nachfolgenden Schritt Si­ liziumdioxid-Abstandshalter 60a und 60b an den jeweiligen Seitenwänden der Stapelschicht 56 und 58 abgeschieden. In dieser Ausführungsform werden die Siliziumdioxid-Abstands­ halter 60a und 60b durch die nachfolgenden Schritte ausge­ bildet: zunächst wird eine Siliziumdioxidschicht mit einer Dicke von annähernd 1000 Å abgeschieden und sodann zurück­ geätzt. Danach wird ein CVD-Verfahren durchgeführt, um eine isolierende Schicht 62 aus beispielsweise Siliziumnitrid mit einer Dicke von annähernd 2000 Å abzuscheiden. Sodann wird CMP durchgeführt, die isolierende Schicht 62 zu polie­ ren, bis zumindest die obere Oberfläche der Stapelschicht 56, 58 freiliegt.

Gemäß Fig. 2C werden unter Verwendung der Stapelschich­ ten 56, 58 und der isolierenden Schicht 62 als Ätzmasken die Siliziumdioxid-Abstandshalter 60a und 60b weggeätzt. Sodann wird wieder unter Verwendung der Stapelschichten 56, 58 und der isolierenden Schicht 62 als Ätzmaske die isolie­ rende Schicht 54 geätzt, bis die Oberfläche der Polysilizi­ umschicht 52 erreicht ist. Sodann wird unter Verwendung der Polysilizium-Opferschicht 58 als Ätzmaske die isolierende Schicht 62 weggeätzt. Somit werden Öffnungen 64a und 64b gebildet.

Gemäß Fig. 2D wird eine Schicht aus Polysilizium 66 mit beispielsweise einer Dicke von annähernd 1000 Å auf der Oberfläche der Stapelschichten 56, 58 und der isolierenden Schicht 54 abgeschieden, wobei die Öffnungen 64a und 64b gefüllt werden. Sodann wird CMP durchgeführt, um die Poly­ siliziumschicht und die Polysilizium-Opferschicht 58 zu po­ lieren, bis zumindest die obere Oberfläche der isolierenden Schicht 56 freiliegt, so daß Polysiliziumschichten 66a und 66b gebildet werden. Um die Leitfähigkeit der Polysilizium­ schichten zu erhöhen, können beispielsweise Arsenionen in die Polysiliziumschichten implantiert werden.

Gemäß Fig. 2E wird in einem nachfolgenden Schritt unter Verwendung der Polysiliziumschichten 66a und 66b als Masken ein Naßätzvorgang durchgeführt, um aufeinanderfolgend die isolierende Schicht und die darunter liegende isolierende Schicht 54 zu entfernen. Sodann werden herkömmliche Photo­ lithographie und Ätzprozesse durchgeführt, um die Polysili­ ziumschichten 66a und 66b und die Polysiliziumschicht 52 zu ätzen, so daß die Speicherelektroden der Ladungsspeicher­ kondensatoren jeder Speichereinheit definiert werden. Die Polysiliziumschichten 66a und 66b werden oberhalb der je­ weiligen Drainregionen 16a und 16b geätzt. Die Polysilizi­ umschicht 52 wird zwischen den Drainregionen 16a und 16b geätzt. Durch die obigen Schritte werden die Polysilizium­ schichten 66a und 66b bzw. 52 in Abschnitte 66a und 66b bzw. 52a und 52b unterteilt. Sodann wird an dem Wafer wie­ der ein Naßätzvorgang durchgeführt, wobei die Ätzschutz­ schicht 48 als Ätzendpunkt dient, um den Rest der isolie­ renden Schicht 54 zu entfernen. Die Herstellung der Spei­ cherelektroden in den Ladungsspeicherkondensatoren des DRAMs ist hiermit abgeschlossen. Gemäß Fig. 2E umfaßt die Spei­ cherelektrode eine stammartige Polysiliziumschicht 52a/52b und eine zweigartige Polysiliziumschicht 66a/66b mit L-för­ migem Querschnitt. Die stammartigen Polysiliziumschichten 52a und 52b sind elektrisch mit den Drainregionen 16a und 16b der Übertragungstransistoren in dem DRAM verbunden und haben U-förmigen Querschnitt. Die zweigartigen Polysilizi­ umschichten 66a und 66b haben im wesentlichen Hohlzylinder­ form, wobei der horizontale Querschnitt kreisförmig, recht­ eckförmig oder sonstwie sein kann. Die zweigartigen Polysi­ liziumschichten 66a und 66b verlaufen zunächst vertikal über eine bestimmte Distanz von der oberen Umfangsoberflä­ che der stammartigen Polysiliziumschichten 52a, 52b nach oben und dann horizontal nach innen. Die nachfolgenden Ver­ arbeitungs- bzw. Bearbeitungsschritte unterscheiden sich nicht von herkömmlichen Prozessen und werden von daher nicht beschrieben.

Die voranstehenden ersten und zweiten Ausführungsformen haben zweigartige Elektrodenschichten mit L-förmigen Quer­ schnitten. Im Querschnitt bilden die zweigartigen Elektro­ denschichten zwei derartiger Zweige. Die Erfindung ist je­ doch nicht auf eine derartige Formgebung beschränkt. Die Anzahl der L-förmigen Zweige, die sich im Querschnitt der zweigartigen Elektrodenschicht zeigen, kann auch nur eine betragen. In der nachfolgenden Ausführungsform wird eine Speicherelektrode mit einer zweigartigen Elektrode be­ schrieben, welche im Querschnitt einen einzigen L-förmigen Zweig hat.

Fig. 3 zeigt eine dritte Ausführungsform einer Halblei­ ter-Speichervorrichtung mit einem Ladungsspeicherkondensa­ tor des Baumtyps gemäß der vorliegenden Erfindung.

Die Speicherelektrode des Baumtyps der dritten Ausfüh­ rungsform basiert auf der Waferstruktur von Fig. 2D und verwendet ein unterschiedliches Herstellungsverfahren zur Erzeugung einer DRAM-Speicherelektrode mit unterschiedli­ cher Struktur. Elemente in Fig. 3, die identisch zu denje­ nigen in Fig. 2D sind, sind mit gleichen Bezugszeichen ver­ sehen. Gemäß Fig. 2D zusammen mit Fig. 3 wird mit den Poly­ siliziumschichten 66a und 66b als Masken ein Naßätzvorgang durchgeführt, um aufeinanderfolgend die isolierende Schicht 56 und die darunterliegende Schicht 54 zu entfernen. Sodann werden herkömmliche Photolithographie- und Ätzprozesse durchgeführt, um die Polysiliziumschichten 66a und 66b und die Polysiliziumschicht 52 zu ätzen, um eine Speicherelek­ trode in dem Ladungsspeicherkondensator einer jeden Spei­ chereinheit zu definieren. Die Polysiliziumschichten 66a und 66b werden geätzt, um ein vertikales Ende einer jeden Schicht zu entfernen. Die Polysiliziumschicht 52 wird ge­ ätzt, um einen Bereich zwischen den Drainregionen 16a und 16b zu entfernen. Durch die obigen Schritte wird die Poly­ siliziumschicht 52 in Abschnitte 52a und 52b unterteilt und die Polysiliziumschichten 66a und 66b haben nur noch ein Ende, das mit den jeweiligen Polysiliziumschichten 52a und 52b verbunden ist. Sodann wird wieder ein Naßätzvorgang durchgeführt, wobei die Ätzschutzschicht 48 als Ätzendpunkt dient, um die verbleibende isolierende Schicht 54 zu ent­ fernen. Die Herstellung der Speicherelektroden der Ladungs­ speicherkondensatoren in dem DRAM ist hierdurch abgeschlos­ sen. Wie in Fig. 3 gezeigt, umfaßt die Ladungsspeicherelek­ trode eine stammartige Polysiliziumschicht 52a/52b und eine zweigartige Polysiliziumschicht 66a/66b mit einem L-förmi­ gen Querschnitt. Die stammartigen Polysiliziumschichten 52a, 52b sind elektrisch mit den Drainregionen 16a und 16b der Übertragungstransistoren in dem DRAM verbunden und ha­ ben T-förmige Querschnitte. Die zweigartigen Polysilizium­ schichten 66a und 66b mit jeweils einem einzigen Zweig mit L-förmigem Querschnitt verlaufen zunächst vertikal nach oben über einen bestimmten Betrag von der oberen Umfangs­ kante der stammartigen Polysiliziumschichten 52a und 52b und dann horizontal in Richtung einer anderen Umfangskante der jeweiligen stammartigen Polysiliziumschichten 52a und 52b. Die nachfolgenden Bearbeitungsschritte unterscheiden sich nicht von herkömmlichen Schritten und werden daher nicht näher beschrieben.

In den voranstehenden ersten, zweiten und dritten Aus­ führungsformen hat die Speicherelektrode nur eine einzige zweigartige Elektrodenschicht mit L-förmigem Querschnitt. Die Anzahl der zweigartigen Elektrodenschichten mit L-för­ migem Querschnitt ist jedoch nicht auf eins beschränkt und kann zwei, drei oder mehr pro Speicherelektrode betragen. In der nachfolgenden Ausführungsform wird eine Speicherelek­ trode mit zwei zweigartigen Elektrodenschichten mit jeweils L-förmigem Querschnitt beschrieben.

Die Fig. 4A bis 4D zeigen diese vierte Ausführungs­ form einer Halbleiter-Speichervorrichtung mit einem La­ dungsspeicherkondensator des Baumtyps gemäß der vorliegen­ den Erfindung.

Die Speicherelektrode des Baumtyps gemäß der vierten Ausführungsform basiert auf der Waferstruktur von Fig. 1F, wobei jedoch ein anderes Herstellungsverfahren verwendet wird, um eine DRAM-Speicherelektrode mit unterschiedlichem Aufbau zu erhalten. Elemente in den Fig. 4A bis 4D, die identisch zu denjenigen in Fig. 1F sind, sind mit den glei­ chen Bezugszeichen versehen.

Gemäß Fig. 1F zusammen mit Fig. 1A wird in einem ersten Schritt unter Verwendung der Polysiliziumschicht 40 als Maske ein Naßätzvorgang durchgeführt, um die isolierenden Schichten 30a und 30b zu entfernen. Sodann wird eine iso­ lierende Schicht 68 aus beispielsweise Siliziumdioxid auf den Oberflächen der Polysiliziumschicht 40 und der isolie­ renden Schicht 28 abgeschieden. Sodann werden eine isolie­ rende Schicht und eine Polysilizium-Opferschicht aufeinan­ derfolgend auf der Oberfläche der isolierenden Schicht 68 abgeschieden. Unter Verwendung eines herkömmlichen Photoli­ thographie- und Ätzvorganges werden die isolierende Schicht und die Polysilizium-Opferschicht definiert, um isolierende Schichten 70a und 70b und Polysilizium-Opferschichten 72a und 72b gemäß der Zeichnung zu bilden. Die isolierenden Schichten 70a und 70b können beispielsweise aus Siliziumni­ trid sein, das mit einer Dicke von ungefähr 1000 Å abge­ schieden wird. Die Polysilizium-Opferschichten 72a und 72b werden mit einer Dicke von beispielsweise annähernd 1000 Å abgeschieden. Die isolierende Schicht 70a und die Polysili­ zium-Opferschicht 72a bilden zusammen eine Stapelschicht 70a, 72a, die bevorzugt oberhalb der entsprechenden Drain­ region 16a angeordnet ist. Ähnlich bilden die isolierende Schicht 70b und die Polysilizium-Opferschicht 72b zusammen eine andere Stapelschicht 70b, 72b, die bevorzugt oberhalb der entsprechenden Drainregion 16b angeordnet ist. Sodann werden Siliziumdioxid-Abstandshalter 74a und 74b an den je­ weiligen Seitenwänden der Stapelschichten 70a, 72a bzw. 70b, 72b ausgebildet. In dieser Ausführungsform werden die Siliziumdioxid-Abstandshalter 74a und 74b durch die nach­ folgenden Schritte ausgebildet: zunächst wird eine Silizi­ umdioxidschicht mit einer Dicke von beispielsweise annä­ hernd 1000 Å abgeschieden, wonach dann die Siliziumdioxid­ schicht zurückgeätzt wird.

Gemäß Fig. 4B wird in einem nachfolgenden Schritt CVD durchgeführt, um eine isolierende Schicht 76 aus beispiels­ weise Siliziumnitrid mit einer Dicke von annähernd 2000 Å abzuscheiden. Sodann wird CMP durchgeführt, um die isolie­ rende Schicht 76 zu polieren, bis zumindest die oberen Oberflächen der Stapelschichten 70a, 72a und 70b, 72b frei­ liegen. Sodann werden unter Verwendung der Stapelschichten 70a, 72a und 70b, 72b sowie der isolierenden Schicht 76 als Ätzmasken die Siliziumdioxid-Abstandshalter 74a und 74b durch Ätzen entfernt. Sodann werden unter Verwendung der Stapelschichten 70a, 72a und 70b, 72b und die isolierende Schicht 76 als Ätzmasken die isolierenden Schichten 68 und 28 geätzt, bis die Oberfläche der Polysiliziumschicht 26 erreicht ist, um Öffnungen 78a und 78b zu bilden.

Gemäß Fig. 4C wird in einem nachfolgenden Schritt unter Verwendung der Polysilizium-Opferschichten 72a und 72b als Ätzmasken die isolierende Schicht 76 durch Ätzen entfernt. Dann wird eine Polysiliziumschicht 80 auf den Oberflächen der Stapelschichten 70a, 72a und 70b, 72b sowie der isolie­ renden Schicht 68 mit einer Dicke von beispielsweise annä­ hernd 1000 Å abgeschieden, wobei auch die Öffnungen 78a und 78b gefüllt werden. Um die Leitfähigkeit der Polysilizium­ schicht 80 zu erhöhen, können beispielsweise Arsenionen in diese Polysiliziumschicht 80 implantiert werden. Sodann wird CMP durchgeführt, um die Polysiliziumschicht 80 und die Polysilizium-Opferschichten 72a und 72b zu polieren, bis zumindest die oberen Oberflächen der isolierenden Schichten 70a und 70b freiliegen. Dann wird unter Verwen­ dung der Polysiliziumschicht 80 als Maske ein Näßätzen durchgeführt, um aufeinanderfolgend die isolierenden Schichten 70a und 70b und die darunter liegenden isolieren­ den Schichten 68 und 28 zu entfernen.

Gemäß Fig. 4D wird in einem nachfolgenden Schritt ein herkömmlicher Photolithographie- und Ätzprozeß durchge­ führt, um aufeinanderfolgend die Polysiliziumschicht 80, die isolierende Schicht 68, die Polysiliziumschicht 40, die isolierende Schicht 28 und die Polysiliziumschicht 26 zu ätzen, um eine Speicherelektrode des Ladungsspeicherkonden­ sators in jeder Speichereinheit zu definieren. Durch die obigen Schritte werden die Polysiliziumschichten 80, 40 und 26 in Abschnitte 80a, 80b, 40a, 40b und 26a, 26b unter­ teilt, wie in der Zeichnung gezeigt. Sodann wird ein Naßätzvorgang durchgeführt, um die verbleibenden isolieren­ den Schichten 68 und 28 zu entfernen, wobei die Ätzschutz­ schicht 22 als Ätzendpunkt verwendet wird. Die Herstellung einer Speicherelektrode für einen Ladungsspeicherkondensator in dem DRAM ist hiermit abgeschlossen.

Gemäß Fig. 4D umfaßt die Speicherelektrode eine stamm­ artige Polysiliziumschicht 26a/26b und zwei zweigartige Po­ lysiliziumschichten 80a/80b bzw. 40a/40b mit jeweils L-för­ migem Querschnitt. Die stammartigen Polysiliziumschichten 26a und 26b sind elektrisch mit den Drainregionen 16a und 16b der Übertragungstransistoren in dem DRAM verbunden und haben T-förmigen Querschnitt. Die beiden zweigartigen Poly­ siliziumschichten 80a, 80b und 40a, 40b verlaufen im we­ sentlichen parallel zueinander und haben Hohlzylinderfor­ men, wobei ihre horizontalen Querschnitte kreisförmig, rechteckförmig oder sonstwie sein können. Die zweigartigen Polysiliziumschichten 80a, 80b und 40a, 40b verlaufen je­ weils vertikal nach oben von der oberen Oberfläche der Po­ lysiliziumschichten 26a und 26b über einen bestimmten Be­ trag und sodann horizontal nach außen. Die nachfolgenden Herstellungsschritte unterscheiden sich nicht von herkömm­ lichen Prozessen und werden von daher nicht näher im Detail beschrieben.

Wenn mehr als zwei zweigartige Elektrodenschichten ge­ wünscht sind, können weitere Zweige durch eine wiederholte Anwendung der Stapelschicht-Ausbildung gemäß dem oben be­ schriebenen Prozeß hergestellt werden.

In den voranstehenden ersten bis vierten Ausführungs­ formen haben die zweigartigen Elektrodenschichten der Spei­ cherelektrode jeweils L-förmigen Querschnitt. Die vorlie­ gende Erfindung ist jedoch nicht auf eine derartige Formge­ bung beschränkt. Die zweigartigen Elektrodenschichten der Speicherelektrode können auch andere Querschnittsformen ha­ ben. In der nachfolgenden Ausführungsform hat eine zweigar­ tige Elektrodenschicht der Speicherelektrode einen L-förmi­ gen Querschnitt, wohingegen eine andere einen T-förmigen Querschnitt hat.

Die Fig. 5A und 5B zeigen eine fünfte Ausführungs­ form einer Halbleiter-Speichervorrichtung mit einem La­ dungsspeicherkondensator des Baumtyps gemäß der vorliegen­ den Erfindung.

Die Speicherelektrode des Baumtyps gemäß der fünften Ausführungsform basiert auf der Waferstruktur von Fig. 1F, wobei ein unterschiedliches Herstellungsverfahren angewen­ det wird, um eine DRAM-Speicherelektrode mit unterschiedli­ chem Aufbau zu erzeugen. Elemente in den Fig. 5A und 5B, die identisch zu denjenigen in Fig. 1F sind, sind mit glei­ chen Bezugszeichen versehen.

Gemäß Fig. 1F zusammen mit Fig. 5A wird zunächst unter Verwendung der Polysiliziumschicht 40 als Maske ein Naßät­ zen durchgeführt, um die isolierenden Schichten 30a und 30b zu entfernen. Sodann wird CVD durchgeführt, um eine isolie­ rende Schicht 82 aus beispielsweise Siliziumdioxid auf den Oberflächen der isolierenden Schicht 28 und der Polysilizi­ umschicht 40 abzuscheiden. Sodann wird ein herkömmlicher Photolithographie- und Ätzvorgang durchgeführt, um aufein­ anderfolgend ausgewählte Teile der isolierenden Schicht 82 und der isolierenden Schicht 28 zu ätzen, bis die Oberflä­ che der Polysiliziumschicht 26 erreicht ist, wodurch Öff­ nungen 84a und 84b gebildet werden. Die Öffnungen 84a und 84b sind bevorzugt jeweils an Stellen oberhalb der entspre­ chenden Drainregionen 16a und 16b angeordnet. Sodann wird CVD durchgeführt, um eine Polysiliziumschicht 68 mit einer Dicke von beispielsweise annähernd 1000 Å auf der Oberflä­ che der isolierenden Schicht 82 abzuscheiden, wobei die Öffnungen 84a und 84b gefüllt werden. Um die Leitfähigkeit der Polysiliziumschicht 86 zu erhöhen, können beispielswei­ se Arsenionen in die Polysiliziumschicht 86 implantiert werden.

Gemäß Fig. 5B werden in einem nachfolgenden Schritt herkömmliche Photolithographie- und Ätzprozesse durchge­ führt, um aufeinanderfolgend die Polysiliziumschicht 86, die isolierende Schicht 82, die Polysiliziumschicht 40, die isolierende Schicht 28 und die Polysiliziumschicht 26 weg­ zuätzen, um die Speicherelektrode des Ladungsspeicherkon­ densators in jeder Speichereinheit zu definieren. Durch die obigen Schritte werden die Polysiliziumschichten 86, 40 und 26 in Abschnitte 86a, 86b, 40a, 40b und 26a, 26b unter­ teilt, wie in der Zeichnung gezeigt. Sodann wird ein Naßätzvorgang unter Verwendung der Ätzschutzschicht 22 als Ätzendpunkt durchgeführt, um die isolierenden Schichten 82 und 28 zu entfernen. Die Herstellung der Speicherelektroden für die Ladungsspeicherkondensatoren in dem DRAM ist hier­ mit abgeschlossen. Gemäß Fig. 5B umfaßt die Speicherelek­ trode eine stammartige Polysiliziumschicht 26a/26b, eine zweigartige Polysiliziumschicht 40a/40b mit L-förmigem Querschnitt und eine weitere zweigartige Polysilizium­ schicht 86a/86b mit T-förmigem Querschnitt. Die stammarti­ gen Polysiliziumschichten 26a und 26b sind elektrisch mit den Drainregionen 16a und 16b der Übertragungstransistoren in dem DRAM verbunden und haben T-förmigen Querschnitt. Die zweigartigen Polysiliziumschichten 40a und 40b mit dem L-förmigen Querschnitt haben im wesentlichen Hohlzylinder­ form, wobei die horizontalen Querschnitte kreisförmig, rechteckförmig oder sonstwie sein können. Die zweigartigen Polysiliziumschichten 40a und 40b verlaufen vertikal nach oben über eine bestimmte Länge von der oberen Oberfläche der stammartigen Polysiliziumschichten 26a und 26b und ver­ laufen dann horizontal nach außen. Die vertikalen Ab­ schnitte der zweigartigen Polysiliziumschichten 86a und 86b haben im wesentlichen Hohlzylinderform, wobei ihre horizon­ talen Querschnitte kreisförmig, rechteckförmig oder sonst­ wie sein können. Die zweigartigen Polysiliziumschichten 86a und 86b erstrecken sich vertikal über einen bestimmten Be­ trag von der oberen Oberfläche der stammartigen Polysilizi­ umschichten 26a und 26b nach oben und dann horizontal nach außen.

In der nachfolgenden sechsten Ausführungsform wird ein weiteres Verfahren angewendet, um eine Speicherelektrode mit im Vergleich zu den bisherigen Ausführungsformen unter­ schiedlicher Struktur herzustellen. Zwar ist der Aufbau der Speicherelektrode dieser sechsten Ausführungsform ähnlich zu demjenigen der fünften Ausführungsform, jedoch unter­ scheidet er sich hiervon in der Ausbildung der zweigartigen Polysiliziumschicht, welche in dieser sechsten Ausführungs­ form eine Säulenform anstelle der T-förmigen Querschnitts­ form hat, wie sie in der fünften Ausführungsform verwendet wird.

Die Speicherelektrode des Baumtyps gemäß der sechsten Ausführungsform basiert auf der Waferstruktur von Fig. 5A, wobei ein anderes Herstellungsverfahren verwendet wird, um eine DRAM-Speicherelektrode mit unterschiedlichem Aufbau herzustellen. Elemente in der die sechste Ausführungsform beschreibenden Fig. 6, die identisch zu denjenigen in Fig. 5A sind, sind mit gleichen Bezugszeichen versehen.

Gemäß Fig. 5A zusammen mit Fig. 6 wird CMP verwendet, um die Polysiliziumschicht 86 zu polieren, bis zumindest die obere Oberfläche der isolierenden Schicht 82 freiliegt, um säulenförmige Polysiliziumschichten 88a und 88b gemäß der Zeichnung zu bilden. Danach wird ein Naßätzvorgang durchgeführt, wobei die Polysiliziumschicht 40 als Maske verwendet wird, um die isolierende Schicht 82 und freilie­ gende Abschnitte der isolierenden Schicht 28 zu entfernen. Herkömmliche Photolithographie- und Ätzvorgänge werden dann verwendet, um aufeinanderfolgend ausgewählte Abschnitte der Polysiliziumschicht 40, der isolierenden Schicht 28 und der Polysiliziumschicht 26 zu entfernen, bis die Oberfläche der Ätzschutzschicht 22 freiliegt. Eine Speicherelektrode in dem Ladungsspeicherkondensator einer jeden Speichereinheit wird hierdurch definiert. Durch die obigen Schritte werden die Polysiliziumschichten 40 und 26 in Abschnitte 40a, 40b und 26a, 26b unterteilt, wie in der Zeichnung gezeigt. So­ dann wird unter Verwendung der Ätzschutzschicht 22 als Ät­ zendpunkt wieder ein Naßätzvorgang durchgeführt, um die isolierende Schicht 28 zu entfernen. Die Herstellung der Speicherelektroden der Ladungsspeicherkondensatoren in dem DRAM ist hierdurch abgeschlossen. Gemäß Fig. 6 umfaßt die Speicherelektrode eine stammartige Polysiliziumschicht 26a/26b, eine zweigartige Polysiliziumschicht 40a/40b mit L-förmigem Querschnitt und eine säulenförmige zweigartige Polysiliziumschicht 88a/88b. Die stammartigen Polysilizium­ schichten 26a und 26b sind elektrisch mit den jeweiligen Drainregionen 16a und 16b der Übertragungstransistoren in dem DRAM verbunden. Die zweigartigen Polysiliziumschichten 40a und 40b mit der L-Form haben im wesentlichen Hohlzylin­ derform, wobei die horizontalen Querschnitte kreisförmig, rechteckförmig oder sonstwie sein können. Die zweigartigen Polysiliziumschichten 40a und 40b verlaufen vertikal nach oben über einen bestimmten Betrag von der oberen Oberfläche der stammartigen Polysiliziumschichten 26a und 26b aus und erstrecken sich dann horizontal nach außen. Die säulenför­ migen zweigartigen Polysiliziumschichten 88a und 88b ver­ laufen vertikal nach oben von der oberen Oberfläche der stammartigen Polysiliziumschichten 26a und 26b und haben horizontalen Querschnitt, der kreisförmig, rechteckförmig oder sonstwie sein kann.

In den voranstehenden ersten bis sechsten Ausführungs­ formen berührt die Bodenoberfläche des horizontalen Ab­ schnittes der stammartigen Polysiliziumschicht die Ätz­ schutzschicht und weiterhin wird CMP verwendet, um die Po­ lysiliziumschicht oberhalb der Stapelschichten zu entfernen und zu unterteilen. Die vorliegende Erfindung ist jedoch nicht hierauf beschränkt. In der nachfolgenden siebten Aus­ führungsform, die unter Bezugnahme auf die Fig. 7A bis 7E beschrieben wird, ist die Bodenoberfläche des horizonta­ len Abschnittes der stammartigen Polysiliziumschicht von der Ätzschutzschicht um einen bestimmten Betrag entfernt, um den Oberflächenbereich der Speicherelektrode zu erhöhen. Auch wird eine andere Technik verwendet, um die Polysilizi­ umschicht oberhalb der Stapelschicht zu unterteilen.

Die Fig. 7A bis 7E zeigen eine siebte Ausführungs­ form einer Halbleiter-Speichervorrichtung mit einem La­ dungsspeicherkondensator des Baumtyps gemäß der Erfindung.

Die Speicherelektrode des Baumtyps gemäß der siebten Ausführungsform basiert auf der Waferstruktur von Fig. 1A, wobei jedoch ein anderes Herstellungsverfahren verwendet wird, um eine DRAM-Speicherelektrode mit unterschiedlichem Aufbau zu erhalten. Elemente in den Fig. 7A bis 7E, die identisch zu denjenigen in Fig. 1A sind, sind mit den glei­ chen Bezugszeichen versehen.

Gemäß Fig. 7A zusammen mit Fig. 1A wird zunächst CVD durchgeführt, um eine isolierende Schicht 90, eine Ätz­ schutzschicht 92 und eine isolierende Schicht 94 abzuschei­ den. Die isolierende Schicht 90 kann beispielsweise eine BPSG-Schicht mit einer Dicke von annähernd 7000 Å sein. Die Ätzschutzschicht 92 ist beispielsweise eine Siliziumnitrid­ schicht mit einer Dicke von annähernd 1000 Å. Die isolie­ rende Schicht 94 ist beispielsweise eine Siliziumdioxid­ schicht mit einer Dicke von annähernd 1000 Å. Sodann werden herkömmliche Photolithographie- und Ätzvorgänge durchge­ führt, um aufeinanderfolgend selektiv die isolierende Schicht 94, die Ätzschutzschicht 92, und die isolierende Schicht 90 und die Gateoxidschicht 14 zu ätzen. Im Ergebnis werden Speicherelektroden-Kontaktlöcher 96a und 96b gebil­ det. Die Speicherelektroden-Kontaktlöcher 96a und 96b er­ strecken sich von einer oberen Oberfläche der isolierenden Schicht 94 zu einer oberen Oberfläche der Drainregionen 16a bzw. 16b.

Sodann wird eine Polysiliziumschicht auf der Oberfläche der isolierenden Schicht 94 abgeschieden, welche die Speicherelektroden-Kontaktlöcher 96a und 96b füllt. So­ dann wird ein herkömmlicher Photolithographie- und Ätzvor­ gang wieder durchgeführt, um die Polysiliziumschicht zu de­ finieren, so daß eine Polysiliziumschicht 98 gemäß der Zeichnung gebildet wird. Um die Leitfähigkeit der Polysili­ ziumschicht zu erhöhen, können beispielsweise Arsenionen in diese Schicht implantiert werden. Gemäß Fig. 7A füllt die Polysiliziumschicht 98 die Speicherelektroden-Kontaktlöcher 96a und 96b und deckt auch die Oberfläche der isolierenden Schicht 94 ab. Sodann wird eine isolierende Schicht 100 aus beispielsweise Siliziumdioxid auf der Oberfläche der Poly­ siliziumschicht 98 mit einer Dicke von annähernd 7000 Å ab­ geschieden.

Gemäß Fig. 7B werden in einem nachfolgenden Schritt ei­ ne isolierende Schicht und eine Polysilizium-Opferschicht aufeinanderfolgend auf der Oberfläche der isolierenden Schicht 100 abgeschieden. Sodann wird ein herkömmlicher Photolithographie- und Ätzvorgang durchgeführt, um die iso­ lierende Schicht und die Polysilizium-Opferschicht zu defi­ nieren, so daß feste zylinderförmige isolierende Schichten 102a und 102b und Polysilizium-Opferschichten 104a und 104b gebildet werden, wie in der Zeichnung gezeigt. Die horizon­ talen Querschnitte der isolierenden Schichten 102a und 102b und der Polysilizium-Opferschichten 104a und 104b können kreisförmig, rechteckförmig oder sonstwie sein. Die isolie­ renden Schichten 102a und 102b sind beispielsweise Silizi­ umnitridschichten, die mit einer Dicke von annähernd 1000 A abgeschieden werden. Die Polysilizium-Opferschichten 104a und 104b werden mit einer Dicke von beispielsweise annä­ hernd 1000 Å abgeschieden. Die isolierende Schicht 102a bildet zusammen mit der Polysilizium-Opferschicht 104a eine Stapelschicht 102a, 104a, welche bevorzugt oberhalb der entsprechenden Drainregion 16a angeordnet ist. Auf ähnliche Weise bildet die isolierende Schicht 102b zusammen mit der Polysilizium-Opferschicht 104b eine Stapelschicht 102b, 104b, welche bevorzugt oberhalb der entsprechenden Drainre­ gion 16b angeordnet ist. Nachfolgend werden Siliziumdioxid- Abstandshalter 106a und 106b an den Seitenwänden der Sta­ pelschichten 102a, 104 bzw. 102b, 104b abgeschieden. In dieser Ausführungsform werden die Siliziumdioxid-Abstands­ halter 106a und 106b durch zunächst Abscheiden einer Sili­ ziumdioxidschicht mit einer Dicke von beispielsweise annä­ hernd 1000 Å, gefolgt von einem Zurückätzen der Siliziumdi­ oxidschicht gebildet. Sodann wird CVD durchgeführt, um eine isolierende Schicht 108 aus beispielsweise Siliziumnitrid mit einer Dicke von annähernd 2000 Å abzuscheiden. Sodann wird CMP durchgeführt, um die isolierende Schicht 108 zu polieren, bis wenigstens die obere Oberfläche der Stapel­ schichten 102a, 104a und 102b, 104b freiliegen.

Sodann werden in einem folgenden Schritt gemäß Fig. 7C unter Verwendung der Stapelschichten 102a, 104a und 102b, 104b und der isolierenden Schicht 108 als Ätzmasken die Si­ liziumdioxid-Abstandshalter 106a und 106b durch Ätzen ent­ fernt. Dann wird unter Verwendung der gleichen Stapel­ schichten 102a, 104a und 102b, 104b und der isolierenden Schicht 108 als Ätzmasken die isolierende Schicht 100 ge­ ätzt, bis die Oberfläche der Polysiliziumschicht 98 frei­ liegt. Sodann wird unter Verwendung der Polysilizium-Opfer­ schichten 104a und 104 als Ätzmasken die isolierende Schicht 108 durch Ätzen entfernt. Hierdurch werden Öffnun­ gen 110a und 110b gebildet.

Gemäß Fig. 7D wird in einem nachfolgenden Schritt eine Polysiliziumschicht 112 auf den Oberflächen der Stapel­ schichten 102a, 104a und 102b, 104b sowie der isolierenden Schicht 100 mit beispielsweise einer Dicke von annähernd 1000 Å abgeschieden, wobei auch die Öffnungen 110a und 110b gefüllt werden. Um die Leitfähigkeit der Polysilizium­ schicht 112 zu erhöhen, können beispielsweise Arsenionen in die Polysiliziumschicht 112 implantiert werden. Sodann wird eine herkömmliche Photolithographie- und Ätzbearbeitung durchgeführt, um die Polysiliziumschicht 112 und die Poly­ silizium-Opferschichten 104a und 104 zu definieren. Als Er­ gebnis werden die Abschnitte oberhalb der isolierenden Schichten 102a und 102b in die Struktur gemäß der Zeichnung unterteilt.

Gemäß Fig. 7E wird in einem folgenden Schritt unter Verwendung der Polysiliziumschicht 112 und der Polysili­ zium-Opferschichten 104a und 104b als Masken ein Naßätzvor­ gang durchgeführt, um die isolierenden Schichten 102a und 102b und die darunter liegende isolierende Schicht 100 auf­ einanderfolgend wegzuätzen. Sodann wird ein herkömmlicher Photolithographie- und Ätzvorgang durchgeführt, um aufein­ anderfolgend die Polysiliziumschicht 112, die isolierende Schicht 100 und die Polysiliziumschicht 98 zu ätzen, so daß eine Speicherelektrode für den Ladungsspeicherkondensator einer jeden Speichereinheit definiert wird. Durch die obi­ gen Schritte werden die Polysiliziumschichten 112 und 98 in Abschnitte 112a, 112b und 98a, 98b unterteilt. Sodann wird unter Verwendung der Ätzschutzschicht 92 als Ätzendpunkt wieder ein Naßätzvorgang durchgeführt, um die isolierenden Schichten 100 und 94 zu entfernen. Die Herstellung einer Speicherelektrode des Ladungsspeicherkondensators in dem DRAM ist hierdurch abgeschlossen. Gemäß Fig. 7E beinhaltet die Speicherelektrode eine stammartige Polysiliziumschicht 98a/98b und eine zweigartige Polysiliziumschicht 112a/112b mit T-förmigem Querschnitt. Die stammartigen Polysilizium­ schichten 98a und 98b sind elektrisch mit den jeweiligen Drainregionen 16a und 16b der Übertragungstransistoren in dem DRAM verbunden. Ein Abstand zwischen den Bodenoberflä­ chen des horizontalen Abschnittes der stammartigen Polysi­ liziumschichten und den oberen Oberflächen der Ätzschutz­ schicht 92 vor, so daß der Oberflächenbereich der Speicher­ elektrode vergrößert ist. Die zweigartigen Polysilizium­ schichten 112a und 112b haben im wesentlichen Hohlzylinder­ form, wobei die horizontalen Querschnitte kreisförmig, rechteckförmig oder sonstwie sein können. Die zweigartigen Polysiliziumschichten 112a und 112b erstrecken sich im we­ sentlichen über eine bestimmte Länge von den oberen Ober­ flächen der stammartigen Polysiliziumschichten 98a und 98b nach oben und dann horizontal nach außen.

Dem Durchschnittsfachmann auf diesem Gebiet erschließt sich aus den oben erwähnten bevorzugten Ausführungsformen, daß diese auch in beliebiger Kombination miteinander ange­ wendet werden können, um Speicherelektroden und Speicher­ kondensatoren unterschiedlicher Strukturen auf einem DRAM- Chip zu bilden. Es versteht sich, daß die Strukturen dieser aus Kombinationen gebildeten Speicherelektroden und Spei­ cherkondensatoren im Rahmen der vorliegenden Erfindung lie­ gen.

Obgleich in der beigefügten Zeichnung die Ausführungs­ formen der Drains in den Übertragungstransistoren als Dif­ fusionsbereiche in einem Siliziumsubstrat dargestellt wur­ den, sind auch andere Ausgestaltungen hiervon möglich, bei­ spielsweise Drainregionen des Grabenbereiches oder derglei­ chen.

Weiterhin versteht sich, daß die in der beigefügten Zeichnung dargestellten Elemente rein illustrativ und dar­ stellend sind und nicht im tatsächlichen Maßstab gezeichnet sind. Die Abmessungen der einzelnen Elemente sind somit als nicht einschränkend zu verstehen.

Claims (18)

1. Eine Halbleiter-Speichervorrichtung mit:
einem Substrat;
einem Übertragungstransistor mit Source-/Drainregionen auf dem Substrat;
einem Ladungsspeicherkondensator, der elektrisch mit einer der Source-/Drainregionen des Übertragungstransistors verbunden ist, wobei der Ladungsspeicherkondensator weiter­ hin aufweist:
eine stammartige leitfähige Schicht mit einem Bodenen­ de, das elektrisch mit einer der Source-/Drainregionen des Übertragungstransistors verbunden ist, wobei die stammar­ tige leitfähige Schicht sich im wesentlichen aufrecht von dem Bodenende über einen bestimmten Betrag zu einem oberen Punkt hin erstreckt und sich dann von diesem oberen Punkt aus im wesentlichen horizontal nach außen erstreckt;
wenigstens eine zweigartige leitfähige Schicht mit im wesentlichen L-förmigem Querschnitt, wobei die zweigartige leitfähige Schicht ein erstes Ende hat, das mit einer obe­ ren Oberfläche der stammartigen leitfähigen Schicht verbun­ den ist und die stammartige leitfähige Schicht und die zweigartige leitfähige Schicht in Kombination ein Speicher­ elektrode des Ladungsspeicherkondensators bilden;
eine dielektrische Schicht über freiliegenden Oberflä­ chen der stammartigen leitfähigen Schicht und der zweigar­ tigen leitfähigen Schicht; und
eine abdeckende leitfähige Schicht über der dielektri­ schen Schicht, wobei die abdeckende leitfähige Schicht als Gegenelektrode für den Ladungsspeicherkondensator dient.

2. Halbleiter-Speichervorrichtung nach Anspruch 1, wo­ bei die stammartige leitfähige Schicht T-förmigen Quer­ schnitt hat.

3. Halbleiter-Speichervorrichtung nach Anspruch 1, wo­ bei die stammartige leitfähige Schicht U-förmigen Quer­ schnitt hat.

4. Halbleiter-Speichervorrichtung nach Anspruch 2, wo­ bei die erste zweigartige leitfähige Schicht mit der oberen Oberfläche der stammartigen leitfähigen Schicht verbunden ist.

5. Halbleiter-Speichervorrichtung nach Anspruch 3, wo­ bei das erste Ende der zweigartigen leitfähigen Schicht mit der oberen Oberfläche der stammartigen leitfähigen Schicht verbunden ist.

6. Halbleiter-Speichervorrichtung nach Anspruch 1, wo­ bei die zweigartige leitfähige Schicht eine hohlzylindri­ sche Form hat.

7. Halbleiter-Speichervorrichtung nach Anspruch 1, wo­ bei die wenigstens eine zweigartige leitfähige Schicht zwei zweigartige leitfähige Schichten beinhaltet, welche im we­ sentlichen parallel zueinander verlaufen, wobei jede zweig­ artige leitfähige Schicht L-förmigen Querschnitt hat und ein erstes Ende einer jeden zweigartigen leitfähigen Schicht mit der oberen Oberfläche der stammartigen leitfä­ higen Schicht verbunden ist.

8. Eine Halbleiter-Speichervorrichtung mit:
einem Substrat;
einem Übertragungstransistor mit Source-/Drainregionen auf dem Substrat;
einem Ladungsspeicherkondensator, der elektrisch mit einer der Source-/Drainregionen des Übertragungstransistors verbunden ist, wobei der Ladungsspeicherkondensator weiter­ hin aufweist:
eine stammartige leitfähige Schicht mit einem Boden­ ende, daß elektrisch mit einer der Source-/Drainregionen des Übertragungstransistors verbunden ist, wobei die stamm­ artige leitfähige Schicht sich im wesentlichen aufrecht von dem Bodenende über einen bestimmten Betrag zu einem oberen Punkt hin erstreckt und sich dann von diesem oberen Punkt aus im wesentlichen horizontal nach außen erstreckt;
eine erste zweigartige leitfähige Schicht mit einem ersten Segment und einem zweiten Segment, wobei das erste Segment ein erstes Ende hat, das mit einer oberen Oberflä­ che der stammartigen leitfähigen Schicht verbunden ist und sich vertikal nach oben zu einem zweiten Ende erstreckt, wobei das zweite Segment ein erstes Ende hat, das mit dem zweiten Ende des ersten Segmentes verbunden ist und sich horizontal erstreckt und wobei die stammartige leitfähige Schicht und die erste zweigartige leitfähige Schicht in Kombination eine Speicherelektrode des Ladungsspeicherkon­ densators bilden;
eine dielektrische Schicht über freiliegenden Oberflä­ chen der stammartigen leitfähigen Schicht und der zweigar­ tigen leitfähigen Schicht; und
eine abdeckende leitfähige Schicht über der dielektri­ schen Schicht, wobei die abdeckende leitfähige Schicht als Gegenelektrode für den Ladungsspeicherkondensator dient.

9. Halbleiter-Speichervorrichtung nach Anspruch 8, wo­ bei die stammartige leitfähige Schicht T-förmigen Quer­ schnitt hat.

10. Halbleiter-Speichervorrichtung nach Anspruch 8, wobei die stammartige leitfähige Schicht U-förmigen Quer­ schnitt hat.

11. Halbleiter-Speichervorrichtung nach Anspruch 8, wobei die erste zweigartige leitfähige Schicht eine hohlzy­ lindrische Form hat.

12. Halbleiter-Speichervorrichtung nach Anspruch 8, wobei das zweite Segment der ersten zweigartigen leitfähi­ gen Schicht sich horizontal von dem zweiten Ende des ersten Segmentes nach außen erstreckt.

13. Halbleiter-Speichervorrichtung nach Anspruch 11, wobei das zweite Segment der ersten zweigartigen leitfähi­ gen Schicht sich horizontal von dem zweiten Ende des ersten Segmentes nach innen erstreckt.

14. Halbleiter-Speichervorrichtung nach Anspruch 11, wobei die erste zweigartige leitfähige Schicht mit der stammartigen leitfähigen Schicht an einer Umfangskante der stammartigen leitfähigen Schicht verbunden ist und wobei das zweite Segment der ersten zweigartigen leitfähigen Schicht sich horizontal von dem zweiten Ende des ersten Segmentes in einer Richtung auf eine andere Umfangskante der stammartigen leitfähigen Schicht erstreckt.

15. Halbleiter-Speichervorrichtung nach Anspruch 8, wobei der Ladungsspeicherkondensator weiterhin eine zweite zweigartige leitfähige Schicht mit einem ersten Ende auf­ weist, das mit der oberen Oberfläche der stammartigen leit­ fähigen Schicht verbunden ist und wobei die dielektrische Schicht weiterhin auf freiliegenden Oberflächen der zweiten zweigartigen leitfähigen Schicht ausgebildet ist.

16. Halbleiter-Speichervorrichtung nach Anspruch 15, wobei die zweite zweigartige leitfähige Schicht T-förmigen Querschnitt hat.

17. Halbleiter-Speichervorrichtung nach Anspruch 15, wobei die zweite zweigartige leitfähige Schicht Säulenform hat und sich vertikal von der oberen Oberfläche der stamm­ artigen leitfähigen Schicht erstreckt.

18. Halbleiter-Speichervorrichtung nach Anspruch 11, wobei der Ladungsspeicherkondensator eine zweite zweigar­ tige leitfähige Schicht aufweist, welche sich im wesentli­ chen parallel zu der ersten zweigartigen leitfähigen Schicht erstreckt, wobei ein erstes Ende der zweiten zweig­ artigen leitfähigen Schicht mit der oberen Oberfläche der stammartigen leitfähigen Schicht verbunden ist.