JPH03104163A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置及びその製造方法に関し、特に
ＤＲＡＭのキャパシタ及びその製造方法に関するもので
ある。

〔従来の技術〕

近年、高集積化に伴ってメモリセルの微細化が進んでき
ている。また、メモリセルの微細化に伴い、キャパシタ
面積も小さくなり、容量低下によるソフトエラーが問題
となってきている。そこで、この問題を解決するために
、トレンチ型キャパシタや積層型キャパシタ（スタック
型キャパシタ）等の構造が提案されている。

一方、最近、２枚のシリコンウェハを高温雰囲気中でア
ニールし、接合させるウエハ接合技術，接合を行ったウ
ェハを不純物濃度によって選択的にエッチングし、薄膜
化を行なう濃度差エッチングの技術も発展してきた。

第３図（ａ）〜（ｄ）は従来のトレンチ型キャパシタと
呼ばれているものをキャパシタとして使用した半導体メ
モリの製造方法を示しており、図において、Ｔｒ構造は
Ｓｏｌ構造となっており、通常のＴｒ構造の場合は下地
絶縁膜１０２のないものと考えればよい。

第３図（ａ）において、１０１は半導体基板、１０２は
下地絶縁膜、１０３は絶縁膜１０２上に或長した単結晶
半導体（ｓｏＢ層である。下地絶縁膜１０２は半導体基
板１０１上に堆積するか、または半導体基板１０１を酸
化するなどして得る。

単結晶半導体層１０３は絶縁膜１０２上に堆積された多
結晶又は非品質半導体層をエネルギー線照射またはヒー
タ・ランプ等による加熱で溶融再結晶化するか、アモル
ファス層を形成して固相或長させるか、単結晶基板をは
りつけるか、シード領域を形成し横方向にエピ或長させ
て得ることができる．また、下地絶縁膜１０２と単結晶
半導体層１０３を同時に形成する方法としては、半導体
基板１０１にその半導体物質と化合して絶縁膜を形成す
るイオンを注入し、高温アニールを行い、化合物絶縁膜
層を得る方法も考えられる。例えば、半導体基板１０１
がシリコンの場合、酸素イオンを約２００ＫｅＶ，ＩＸ
ＩＯｌ８／ｃｆｌ１以上注入することにより、約５　０
　０　ｎｍの下地シリコン酸化膜１０２及び１００〜２
　０　０　ｎｍの単結晶シリコンＮ１０３が得られるこ
とはＳ　Ｉ　Ｍ　Ｏ　Ｘ　（Ｓｅｐａｒａｔｉｏｎ　ｂ
ｙ　ＩＭｐｌａｎｔｅｄ　ＯＸｙｇｅｎ）技術として広
く知られている。

次に同図（ｂ）において、１０４は素子間分離の絶縁膜
、１０５はトレンチ孔、１０６はスイッチングトランジ
スタのゲート絶縁膜、１０７はトレンチキャパシタの誘
電体膜である。素子間分離は選択酸化によって行なう。

トレンチ孔１０５は異方性エッチングにより形成する。

ゲート絶縁膜１０６，キャパシタ誘電体膜１０７は酸化
等によって形成する。

次に同図（Ｃ）に示すようにスイッチングトランジスタ
のゲート電極１０８，　　ソース・ドレイン領域１０９
を形成し、ソース領域にコンタクト孔１ｌＯを開け、キ
ャパシタの電極１１１を形成する．最後に同図（ｄ）に
示すように眉間絶縁膜１１２を堆積し、上記絶縁１１！
Ｊ１１２にコンタクト孔１１３を開け、素子間配線１１
４を施す。

また、従来の技術として、上述のスタック型キャパシタ
をキャパシタとして使用した半導体メモリの構戒を第４
図に示す。

図において、２０１は半導体基板、２０２は下層絶縁膜
、２０４は素子間分離絶縁膜、２０６はスイッチングト
ランジスタのゲート絶縁膜、２０７ａ．２０７ｂはキャ
パシタの誘電体膜、２０８はスイッチングトランジスタ
のゲート電極、２０９はスイッチングトランジスタのド
レイン領域、２１０ａ，２１０ｂはキャパシタ電極の電
気的導通をとるためのコンタクト孔、２１１ａはスイッ
チングトランジスタのソース領域であり、キャパシタの
第１の電極でもある．２１１ａは２１１ｃとコンタクト
孔２１０ａを介して電気的導通をとっている。２Ｌ１ｂ
，２１１ｄはコンタクト孔２１０ｂを介して電気的導通
をとっており、キャパシタの第２の電極となっている。

２１２は眉間絶縁膜、２１３ａ．２１３ｂ，２１３ｃは
金属配線２１４ａ，２１４ｂと素子の電気的導通をとる
コンタクト孔である． 〔発明が解決しようとする課題〕 従来の半導体記憶装置のキャパシタの構戒は上記のよう
なものであり、トレンチキャパシタの場合においては、
第３図（ａ）〜（イ）に示すように、トレンチ孔１０５
を深く掘る必要があった。また、薄いキャパシタ誘電体
膜１０７の形成後、内部に電極を形成して孔を埋める必
要があるが、その際、トレンチ側壁部への電極膜形成は
難しく、膜が薄くなりがちになり、さらに、孔１０５を
埋める際には札内に空洞ができてしまうという問題点が
あった。

一方、第４図に示したスタック型キャパシタの場合には
、幾層にも膜を堆積しなければならず、工程が複雑とな
るとともに、開発工期もかかるという問題があった。さ
らに、一般に堆積する導電膜は多結晶または非品質膜で
あるため、その表面に形成する薄い誘電体膜は、例えば
酸化によって形成する場合、不均一な膜となってしまい
、ここで絶縁破壊が生じ耐圧が悪くなり、キャパシタの
信頼性を劣化させる原因となっていた。また、堆積によ
り薄い誘電体膜を形成する場合には、電極と薄いキャバ
シタ誘電膜との界面状態が悪くなり、容量が小さくなっ
てしまうという問題もあった。

この発明は上記のような問題点を解決するためになされ
たもので、均一性が良く、スループットも高く、しかも
高容量のキャパシタを有する半導体記憶装置及びその製
造方法を提供することを目的とする． 〔課題を解決するための手段〕 この発明に係る半導体記憶装置は、絶縁膜上に形成され
た能動素子あるいは受動素子と、絶縁膜を挟んで能動素
子あるいは受動素子直下に形成された電極と、この電極
表面で上記絶縁膜に接していない領域の全ての表面を覆
うように形成した薄い誘電体膜と、この薄い誘電体膜を
介して形成したもう一方の電極とを具備することを特徴
とするものである． また、この発明に係る半導体記憶装置は、それぞれ絶縁
膜に挟まれた複数の基板の一部を薄い誘電体膜で少なく
とも２つ領域に分離し、それぞれの基板の互いに誘電体
膜が隔てられた領域を絶縁膜の少なくとも一部に形成さ
れた導電体領域を介してそれぞれ電気的導通をとるよう
に配線されたキャパシタを具備することを特徴とするも
のである。

また、この発明に係る半導体記憶装置の製造方法は、第
１の半導体基板の一主面上にキャパシタを形成し、キャ
パシタ表面上に少なくともその一部にキャパシタの一電
極に達する導電体が露出した絶縁膜を形成し、その表面
に第２の半導体基板を接合して薄膜化し、薄層化した第
２の半導体基板上に能動素子あるいは受動素子を形成す
る工程とを含むことを特徴とするものである。

また、さらにこの発明に係る半導体記憶装置の製造方法
は、第１の半導体基板の一主面上に第１のキャパシタを
形成し、第ｌのキャパシタ表面上に少なくともその一部
に第１のキャパシタの一電極に達する導電体が露出した
絶縁膜を形成し、その表面に第２の半導体基板を接合し
、第１の半導体基板の薄膜化を行なって第１のキャパシ
タの電極を露出させ、第３の半導体基板の一主面上に第
２のキャパシタを形成し、該第２のキャパシタ表面上に
、少なくともその一部に上記第２のキャパシタの第１，
第２電極に達する導電体が露出した絶縁膜を形成し、第
１の半導体基板と第３半導体基板のアライメントを行っ
て接合し、電気的に接続する工程と、第２の半導体基板
を薄膜化し、薄層化した第２の半導体基板上に能動素子
あるいは受動素子を形成する工程とを含むことを特徴と
するものである． 〔作用〕 この発明では、ほぼセル面積と同じ大きさのキャパシタ
をスイッチングＴｒ等の能動素子あるいは受動素子の下
部にウェハ接合法により積層するようにしたので、素子
の面積を増大することなく、高容量のキャパシタを形成
することができる。また、積層を二段以上行なう場合は
キャパシタ形成プロセスを並列に行うことができ、さら
にはマスクも共通に使用することができるので、スルー
プットを上げることができるとともに製造コストを低下
させることができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図（ａ）〜（濁はこの発明の第１の実施例による半
導体記憶装置の製造方法を示す各主要工程の断面図であ
る． 同図（ａ）において、３０１ａは第１の半導体基板、３
０５ａは第１の半導体基板３０１ａ表面を加工し、エッ
チングを行って形成した凹部である。同図（ｂ）におい
て、３０７ａは第１のキャパシタの誘電体膜である。こ
のように、基板３０１ａに凹部３０５ａを設け、誘電体
膜３０７ａを形成した後、基板３０１ａと誘電体膜３０
７ａとの界面にボロン等を注入することにより高濃度不
純物注入領域を形成する。その後、同図（Ｃ）に示すよ
うに、凹部３０５ａにさらにキャパシタの第２電極とな
る導電体膜３１１ａを埋め込む。ここで、キャパシタ３
１１ａに対して基板３０１ａは第１の電極として働く。

そして同図（ｄ）の左図に示すように、導電体膜３１１
ａ上に絶縁膜３０２ａを堆積し、上記絶縁膜３０２ａの
一部に孔を開口し、孔内に導電体膜３１０ａを埋め込み
、キャパシタの第２の電極３１１ａと接続する。

以上の処理中、同図（ｄ）の右側の図に示すように、第
２の半導体基板３０ｌｂの一生面にＩＸＩＯ”／ｃｊ以
上の高濃度不純物層３１５を形成し、上記半導体基板の
高濃度不純物層形成領域側に低濃度エビタキシャルＮ３
１６を或長させる。

次に同図（ｅ）に示すように第１の半導体基板３０１ａ
と第２の半導体基板とを接合し、約８００″Ｃの温度で
不活性ガス中で３０分以上アニールを行い、シリコン層
３１６とシリコン酸化膜層３０２ａ層を結合させる． その後、この試料を同図（ｆ）に示すようにエチレンジ
アミンとピロカテコール水溶液中に含浸することにより
、第２の半導体基板３０ｌｂを高濃度不純物領域３１５
の手・前までエッチングし、薄膜化する。さらに高濃度
不純物領域３１５をＳＦ．やＣＣＺ４等のガス中でエッ
チングして除き、単結晶半導体層３１６を絶縁膜３０２
ａ上に形成することができる。しかも上記単結晶半導体
層３１６の一部とキャパシタのコンタクト孔部分３１０
ａは接触しているので、同図（濁に示すように上記単結
晶半導体層３１６に通常のＭＯＳプロセスを用いてＳＯ
Ｉ｝ランジスタを作製すれば、ダイナξツクＲＡＭのセ
ルができる。同図（鎖において、３０４は素子分離絶縁
膜、３０８はゲート電極、３０９はＭＯＳトランジスタ
のドレイン電極、３１２は眉間絶縁膜、３１３はコンタ
クト孔、３１４はアルミ電極である。

このような製造方法によれば、ウエハ接合法によりキャ
パシタを積層するようにしたので、ウエハを接合する工
程（第１図（ｅ））までは、第１の半導体基板３０１ａ
と第２の半導体基板３０ｌｂの処理を並列して行なうこ
とができるので、スループットが良好になり、また接合
するウエハを選別して行えることから歩留りも向上する
。また、この方法により製造された半導体記憶装置では
、キャパシタ形状の効果により、誘電体膜３０７ａの側
面だけでなく、誘電体膜３０７ａの下面もキャパシタと
して働くことができ、大きな容量を得ることができる。

また、キャパシタ誘電膜３０７ａを単結晶基板３０１ａ
上に形成したので、良好で高耐圧な誘電体膜を得ること
ができ、この部分で絶縁破壊等が生じる恐れがなくなり
、素子の信頼性が向上する。また、スイッチングトラン
ジスタの下部にキャパシタ領域を設けることができるの
で素子面積を大幅に低減することができる．なお、上記
実施例はスイッチトランジスタの直下に絶縁膜を介して
キャパシタを１層を積層した場合について説明したが、
本発明はこれに限定されるものではなく、キャパシタは
必要に応じて上下方向に複数層積層するようにしてもよ
い。

以下、その一例としてキャパシタを２層積層した場合に
ついて説明する。即ち、第２図（ａ）〜（ｉ）は本発明
の第２の実施例による半導体記憶装置の製造方法を示し
ており、図において、左図，中央図．及び右図それぞれ
独立にプロセスを行っているものとする． まず、第２図（ａ）中央部において、第１のシリコン基
板４０１ａの表面にＩＸＩＯ”／ｃｄ以上のボロン高濃
度層４１５ａを形成した後、エビタキシャル威長を行い
、約２μｍ程度の単結晶シリコン層４１６ａを形成する
．さらに、上記エビタキシャル或長層４１６ａの一部を
写真製版とエッチングにより約１μｍ触刻し、凹部を設
ける．さらに上記凹部の一部をさらに写真製版とエッチ
ングにより高濃度触刻し、２段段差の凹部４０５ａを得
る。一方、同図（ａ）左側に示すように、第２のシリコ
ン基板４０ｌｂではその表面に高濃度不純物注入層４１
５ｂを形成した後、低濃度のエビタキシャル層４１６ｂ
を或長させる。また、第３のシリコン基板４０１Ｃでは
同図（ａ）右側に示したように一部を写真製版とエッチ
ングにより凹型に加工する。段差は１μｍである。

次に、同図（ｂ）に示すように、第１，第３のシリコン
基板４０１ａ，４０１ｃの表面にそれぞれ二酸化シリコ
ンよりなるキャパシタの誘電体膜４０７ａ．４０７ｃを
酸化により形成する．ここで、空乏層による容量の低下
を防止するために、誘電体膜４０７ａと単結晶シリコン
層４１６ａの界面，及び誘電体膜４０７Ｃと基板４０１
Ｃとの界面にはそれぞれイオン注入により高濃度不純物
注入領域を設けておく。

次に同図（Ｃ）に示すように凹部４１５ａ．４１５Ｃを
高濃度多結晶シリコン層あるいは高融点金属層あるいは
高融点金属シリサイド層等の導電体膜を堆積とエッチバ
ック等による平坦化により埋め込み、キャパシタ４０７
ａ．４０７ｃの第２の電極となる導電層４１１ａ．４１
１ｃを形成する。

次に同図（ｄ）に示すように、それぞれ基板表面に層間
絶縁膜４０２ａ．４０２ｃを堆積後、上記層間絶縁膜４
０２ａ．４０２ｃの一部に孔を開け、それぞれ導電体膜
を埋め込んだビアホール４１０ａ．４１０ｃを形成して
各キャパシタの第２の電極と接続し、さらに眉間絶縁膜
４０２ｃにはビアホール４１３ｃを設け、その中にキャ
パシタの第１の電極となる第３のシリコン基板４０１ｃ
に達するように導電膜を埋めこむ． 次に同図（ｅ）に示すように、第１の基板４０１ａと第
２の基板４０ｌｂを、８００゜Ｃの温度中でアニールを
行なうことにより接合する。

次に第２のシリコン基板４０ｌｂ裏面に保護膜（図示せ
ず）を形成し、エチレンジアξンとピロカテコールの混
合水溶液中でエッチングを行い、濃度差エッチングを行
なう。上記エッチングでは第１のシリコン基板４０１ａ
がエッチングされ、高濃度不純物層４１５ａ手前でエッ
チングが終了する。さらに、通常のＣＣＺ．等を用いた
エッチングにより高濃度不純物層４１５ａを除去するこ
とにより表面に第２の電極４１１ａと第ｌの電極である
単結晶シリコン層が露出した同図（ｆ）の構造を得る． 次に同図（ｇ）に示すように第３のシリコン基板４０１
ｃを上述と同様の方法で単結晶シリコン層４１６ａ側に
接合し、キャパシタ４０７ａの第２の電極４１１ａとキ
ャパシタ４０７Ｃの第２の電極４１１Ｃとをビアホール
４１０Ｃを介して接続するとともに、キャパシタ４０７
ａの第１の電極４１６ａとキャパシタ４０７ｃの第１の
電極４０１Ｃとをビアホール４１３Ｃを介して接続する
。但し、この場合アライメントを要するので、赤外線等
透過性の良好な光によりアライメント機構を持つ露光装
置で写真製版を行なう。

次に同図（ロ）に示すように、上記方法と同様の方法で
第２のシリコン基板４０１ｂを薄膜化後、高濃度不純物
領域４１５ｂを除去する。

次に同図（ｉ）に示すように通常のＭＯ　Ｓ　Ｆ　ＥＴ
製造工程に従って、単結晶シリコン層４１６ｂにスイチ
ングトランジスタを作製することにより、半導体メモリ
のセルの作製が完了する。

このような本実施例においては、上記第１の実施例の構
或に加えてさらにウエハ接合法によりキャパシタの積層
化を行うようにしたので、キャパシタ面積を増大するこ
となく、より大きな容量を有するＤＲＡＭを構或するこ
とができる。また、本実施例では上記実施例に比し積層
化プロセスが増加するが、このような積層化工程はすべ
て同一プロセス，同一マスクで行うことができるため、
マスク枚数をほとんど増やす必要がなくなり、低コスト
化を図ることができる。

〔発明の効果〕

以上のように本発明によれば、ほぼセル面積と同じ大き
さのキャパシタをスイッチングトランジスタ等の能動素
子あるいは受動素子の下部にウエハ接合法により順次積
層するようにしたので、各製造工程を並列して行なうこ
とができ、スルーブットが良好になる。また接合するウ
エハを選別して行えることから歩留りを向上できる効果
がある。

また、スイッチングトランジスタの下部にキャパシタ領
域を設けるようにしたので、素子の微細化を図る場合に
も、素子面積を増大することなく、容易に高容量を得る
ことができ、また、キャパシタ形状の効果により、キャ
パシタ側面だけでなく下面もキャパシタとして働くよう
になるので、大容量化を図ることができる効果がある二
また、キャパシタの誘電体膜は単結晶基板上に形成され
るので、良好で高耐圧な誘電体膜を形成することができ
、高信頼性の素子を得ることができる効果がある。さら
に、積層化を行う工程において、各工程を同一プロセス
．同一マスクで行なうことができるので、プロセスの簡
略化，低コスト化を図ることができる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（８０は本発明の第１の実施例による半
導体記憶装置の製造方法を示す図、第２図（ａ）〜（ｉ
）は本発明の第２の実施例による半導体記憶装置の製造
方法を示す図、第３図（ａ）〜（切は従来のトレンチ型
キャパシタを用いた半導体記憶装置の製造方法を示す図
、第４図は従来のスタック型キャパシタを用いた半導体
記憶装置の構或を示す図である。 図において、３０１ａ．４０１ａは第ｌの半導体基板、
３０ｌｂ．４０ｌｂは第２の半導体基板、４０１ｃは第
３の半導体基板、３０２ａ，４０２ａ，４０２Ｃは絶縁
膜、３０４，４０４は素子分離絶縁膜、３０５ａ，４０
５ａ，４０５ｃは凹部、３０７ａ，４０７ａ，４０７ｃ
はキャパシタの誘電体膜、３０８，４０８はゲート電極
、３０９，４０９はドレイン又はソース領域、３１０ａ
，４１０ａ，４１０ｃ，４１３ｃはビアホール、３１ｌ
ａ，４１１ａ，４１１ｃは導電体膜、３１２，４１２は
眉間絶縁膜、３１３，４１３はコンタクト孔、３１４，
４１４はアルミ電極、３１５，４１５ａ．４１５ｂは高
濃度不純物注入層、３１６，４１６ａ，４１６ｂは単結
晶シリコン層である。 なお図中同一符号は同一又は相当部分を示す。 第 ２ 図

Claims (4)

【特許請求の範囲】
1. （１）一主面上に凹部を有する半導体基板と、該基板の
   凹部表面に形成された誘電体膜と、該誘電体膜上に形成
   され、かつ、上記基板の凹部を埋めるように形成された
   導電体層とからなるキャパシタと、 該キャパシタ上に絶縁膜を挟んで形成され、かつ該絶縁
   膜に設けたビアホールを介して上記キャパシタと電気的
   に接続された能動素子あるいは受動素子とを備えたこと
   を特徴とする半導体記憶装置。
2. （２）一主面上に凹部を有する半導体基板と、該基板の
   凹部表面に形成された誘電体膜と、該誘電体膜上に形成
   され、かつ、上記基板の凹部を埋めるように形成された
   導電体層とからなるキャパシタを、絶縁膜を挟んで、か
   つ、該絶縁膜に設けたビアホールを介して相互に電気的
   導通をとるようにして上下方向に複数個積層してなる複
   数のキャパシタと、 該複数のキャパシタの最上層のキャパシタ上に絶縁膜を
   挟んで形成され、かつ該絶縁膜に設けたビアホールを介
   して上記最上層のキャパシタと電気的に接続された能動
   素子あるいは受動素子とを備えたことを特徴とする半導
   体記憶装置。
3. （３）第１の半導体基板の一主面上に凹部を形成し、該
   凹部の表面上に誘電体膜を形成し、該誘電体膜上に該凹
   部を埋めるように導電体膜を形成してキャパシタを形成
   する工程と、 該キャパシタの表面に絶縁膜を形成するとともに、該絶
   縁膜の少なくとも一部に上記キャパシタの導電体膜に達
   するビアホールを形成する工程と、上記第１の半導体基
   板の上記絶縁膜を形成した側に第２の半導体基板を接合
   し、該第２の半導体基板を薄膜化する工程と、 該薄膜化した第２の半導体基板上に能動素子あるいは受
   動素子を形成する工程とを含むことを特徴とする半導体
   記憶装置の製造方法。
4. （４）第１の半導体基板の一主面上に凹部を形成し、該
   凹部の表面上に誘電体膜を形成し、該誘電体膜上に該凹
   部を埋めるように導電体膜を形成して第１のキャパシタ
   を形成し、該第１のキャパシタの表面に絶縁膜を形成す
   るとともに、該絶縁膜の少なくとも一部に上記第１のキ
   ャパシタの導電体膜に達するビアホールを形成する第１
   の工程と、該第１の半導体基板の上記絶縁膜を形成した
   側に第２の半導体基板を接合し、上記第１の半導体基板
   の薄膜化を行ない、少なくとも上記第１のキャパシタの
   導電体膜を露出させる工程、あるいは該工程により形成
   された基板体のキャパシタ面側に上記第１の工程で作製
   された第１のキャパシタを接合し、接合した第１のキャ
   パシタの第１の半導体基板の薄膜化を行ない、少なくと
   も上記第１のキャパシタの導電体膜を露出させる工程を
   複数回数繰り返し行なう第２の工程と、 第３の半導体基板の一主表面上に凹部を形成し、該凹部
   の表面上に誘電体膜を形成し、該誘電体膜上に該凹部を
   埋めるように導電体膜を形成して第２のキャパシタを形
   成し、該第２のキャパシタの表面に絶縁膜を形成すると
   ともに、該絶縁膜の少なくとも一部に上記第３の半導体
   基板、及び上記第２のキャパシタの導電体膜に達するビ
   アホールをそれぞれ形成する第３の工程と、 上記第３の半導体基板表面と上記第１の半導体基板とを
   アライメントを行って接合し、電気的に接続する第４の
   工程と、 上記第２の半導体基板を薄膜化し、該薄膜化した第２の
   半導体基板上に能動素子あるいは受動素子を形成する第
   ５の工程とを含むことを特徴とする半導体記憶装置の製
   造方法。