JPH0756865B2 - 半導体素子の食刻バリヤー層を用いたコンタクトホール形成方法 - Google Patents
半導体素子の食刻バリヤー層を用いたコンタクトホール形成方法Info
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- JPH0756865B2 JPH0756865B2 JP2139528A JP13952890A JPH0756865B2 JP H0756865 B2 JPH0756865 B2 JP H0756865B2 JP 2139528 A JP2139528 A JP 2139528A JP 13952890 A JP13952890 A JP 13952890A JP H0756865 B2 JPH0756865 B2 JP H0756865B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体素子の製造工程でのコンタクトホー
ルの形成方法に関したもので、とくに上部に絶縁膜およ
び夫々の導電層を持つが、夫々が共通ドレーンまたは共
通ソース電極に用いられる拡散領域の上部でコンタクト
ホールを形成するとき、上記夫々の導電層等の上に形成
された絶縁膜等が過多食刻または、コンタクトマスクの
誤整列（Misalignment）による絶縁膜等の一部が片寄っ
て食刻されることで発生されるコンタクトホールでの望
ましくない導電層の露出または絶縁膜の薄膜によって、
後に堆積される更に他のこれら導電層間の電気的な短絡
または漏洩電流（Leakage current）増加を防止するた
めに、半導体素子の食刻バリヤー層を（Etching Barrie
r Layer）を用いたコンタクトホール形成方法に関した
ものである。
ルの形成方法に関したもので、とくに上部に絶縁膜およ
び夫々の導電層を持つが、夫々が共通ドレーンまたは共
通ソース電極に用いられる拡散領域の上部でコンタクト
ホールを形成するとき、上記夫々の導電層等の上に形成
された絶縁膜等が過多食刻または、コンタクトマスクの
誤整列（Misalignment）による絶縁膜等の一部が片寄っ
て食刻されることで発生されるコンタクトホールでの望
ましくない導電層の露出または絶縁膜の薄膜によって、
後に堆積される更に他のこれら導電層間の電気的な短絡
または漏洩電流（Leakage current）増加を防止するた
めに、半導体素子の食刻バリヤー層を（Etching Barrie
r Layer）を用いたコンタクトホール形成方法に関した
ものである。
［従来の技術］ 一般的に、高集積半導体素子製造工程にてしばしば用い
られるコンタクトおよびビアホール（Via hole）の面積
は集積度が増加するにしたがって減少されるべきであ
り、それによってコンタクトおよびビアホールに対する
縦横比（Aspect Ratio）を増加させる結果をもたらし
た。従って、例えばMOSFETとMOSFET間、または、これら
上部に上述のようなコンタクトおよびビアホールを形成
し、これを通じて所定目的の更に他の導電層を上記夫々
のMOSFETに電気的に接続しようとするとき、上記ビアホ
ールまた、コンタクトホールを通じて堆積されるまた一
つの導電層のステップカーバレージ（Step coverage）
を緩和させる食刻方法としては、コンタクトホールを形
成しようとする部分の絶縁膜の等方性食刻および非等方
性食刻の組合せによるコンタクトホール食刻方法、上記
絶縁膜の非等方性（Anisotropic）食刻後に上記絶縁膜
の上部の一部をフロー（Flow）させる食刻方法、ラウン
ディング（Rounding）されたマスク用フォトレジストパ
ターン現象をそのまま絶縁膜に転写（Transfer）させる
非等方性コンタクトホール食刻方法等 を挙げることができる。
られるコンタクトおよびビアホール（Via hole）の面積
は集積度が増加するにしたがって減少されるべきであ
り、それによってコンタクトおよびビアホールに対する
縦横比（Aspect Ratio）を増加させる結果をもたらし
た。従って、例えばMOSFETとMOSFET間、または、これら
上部に上述のようなコンタクトおよびビアホールを形成
し、これを通じて所定目的の更に他の導電層を上記夫々
のMOSFETに電気的に接続しようとするとき、上記ビアホ
ールまた、コンタクトホールを通じて堆積されるまた一
つの導電層のステップカーバレージ（Step coverage）
を緩和させる食刻方法としては、コンタクトホールを形
成しようとする部分の絶縁膜の等方性食刻および非等方
性食刻の組合せによるコンタクトホール食刻方法、上記
絶縁膜の非等方性（Anisotropic）食刻後に上記絶縁膜
の上部の一部をフロー（Flow）させる食刻方法、ラウン
ディング（Rounding）されたマスク用フォトレジストパ
ターン現象をそのまま絶縁膜に転写（Transfer）させる
非等方性コンタクトホール食刻方法等 を挙げることができる。
［発明が解決しようとする課題］ 特に、上記等方性食刻および非等方性食刻の組合せによ
るコンタクトホール食刻方法はにおいてコンタクトホー
ルを形成しようとする部分の絶縁膜の一部をラウンディ
ングして接続しようとする導電層のステップカーバレー
ジを緩和させるため等方性（Isotropic）食刻過程で、
第1A図のように第３絶縁膜（９）の一部（9Aおよび9B）
の過多食刻により導電層（6Aおよび6B）を保護する第２
絶縁膜（７）の一部まで食刻され、それによって上記第
1A図の構造上に全体的に更に他の導電層（11）（点線で
図示）が形成される場合、夫々の導電層（6A、6Bおよび
11）間の短絡現象をもたらす。更に、第1B図のようにコ
ンタクトマスクの調整列（Misalignment）された状態で
第３絶縁膜（９）を等方性食刻する場合、第２絶縁膜
（７）の一部（Ｂ部分）だけが片寄って食刻され導電層
（6A）の一部が露出されることによって、これまた後に
形成される導電層（11）との短絡現象をもたらす。更
に、上記導電層（6Aおよび6B）が完全に露出されなくて
も上記第２絶縁膜（７）が絶縁効果を持ってない程の薄
肉を有する場合、後に形成される導電層との間で漏洩電
流が発生し半導体素子の誤作動をもたらす問題点があっ
た。
るコンタクトホール食刻方法はにおいてコンタクトホー
ルを形成しようとする部分の絶縁膜の一部をラウンディ
ングして接続しようとする導電層のステップカーバレー
ジを緩和させるため等方性（Isotropic）食刻過程で、
第1A図のように第３絶縁膜（９）の一部（9Aおよび9B）
の過多食刻により導電層（6Aおよび6B）を保護する第２
絶縁膜（７）の一部まで食刻され、それによって上記第
1A図の構造上に全体的に更に他の導電層（11）（点線で
図示）が形成される場合、夫々の導電層（6A、6Bおよび
11）間の短絡現象をもたらす。更に、第1B図のようにコ
ンタクトマスクの調整列（Misalignment）された状態で
第３絶縁膜（９）を等方性食刻する場合、第２絶縁膜
（７）の一部（Ｂ部分）だけが片寄って食刻され導電層
（6A）の一部が露出されることによって、これまた後に
形成される導電層（11）との短絡現象をもたらす。更
に、上記導電層（6Aおよび6B）が完全に露出されなくて
も上記第２絶縁膜（７）が絶縁効果を持ってない程の薄
肉を有する場合、後に形成される導電層との間で漏洩電
流が発生し半導体素子の誤作動をもたらす問題点があっ
た。
従って、本発明はコンタクトホール形成工程時にコンタ
クトホールに形成される部分の絶縁膜が過多食刻または
コンタクトマスクの配列の誤整列に起因して絶縁膜が一
方に片寄って食刻され、絶縁膜の下部に位置した導電層
の一部が露出されるのを防止するため、絶縁膜の厚さの
不均一状態でも導線間の絶縁膜の厚さを常に保持できる
ようにするために、導電層の上部に形成される酸化膜等
の絶縁膜の上部に後に形成される絶縁膜とは食刻選択比
が著るしく異なる食刻バリヤー層を用いたコンタクトホ
ール層形成方法を提供するのにその目的がある。
クトホールに形成される部分の絶縁膜が過多食刻または
コンタクトマスクの配列の誤整列に起因して絶縁膜が一
方に片寄って食刻され、絶縁膜の下部に位置した導電層
の一部が露出されるのを防止するため、絶縁膜の厚さの
不均一状態でも導線間の絶縁膜の厚さを常に保持できる
ようにするために、導電層の上部に形成される酸化膜等
の絶縁膜の上部に後に形成される絶縁膜とは食刻選択比
が著るしく異なる食刻バリヤー層を用いたコンタクトホ
ール層形成方法を提供するのにその目的がある。
［課題を解決するための手段］ この発明による半導体素子で食刻バリヤー層を用いたコ
ンタクトホール形成方法に於いて、 シリコン基板の上部に形成された夫々のフィールド酸化
膜上の夫々のゲート電極と、シリコン基板上の共通ソー
ス電極または共通ドレーン電極に用いられる拡散領域と
を間において互いに隣り合う夫々のMOSFETを形成する段
階と、 上記夫々のMOSFETの上部に第１絶縁膜を形成する段階
と、 上記第１絶縁膜の上部に導電物質層を沈着し、そのマス
クパターン工程によって上記夫々のMOSFETのゲート電極
上部の絶縁膜上部の一部に上記拡散領域を間において互
いに離隔されている夫々の導電層を形成する段階と、 上記の全体表面上に上記夫々の導電層の絶縁のための第
２絶縁膜を形成する段階と、 上記第２絶縁膜の上部に食刻バリヤー層を形成する段階
と、 上記食刻バリヤー層の上部に全体的に第３絶縁膜を形成
して、これをフローさせる段階と、 上記ソース電極の上部に位置した第３絶縁膜の上部にフ
ォトレジスタをコンタクトマスクに用いてコンタクトホ
ール形成用のコンタクトパターンを形成する段階と、 上記コンタクトマスクパターシによって上記第３絶縁膜
の一部を等方性食刻して上記第３絶縁膜の一部をラウン
ディング処理した後、上記ラウンドされた第３絶縁膜、
食刻バリヤー層、第２絶縁膜、第１絶縁膜の一部を非等
方性食刻してコンタクトホールを形成し、それによって
上記第３絶縁膜の等方性食刻によって第３絶縁膜の一部
をラウンディング処理する時に上記食刻バリヤー層によ
り上記第２絶縁膜の食刻を防止するようにしたのを特徴
とする。
ンタクトホール形成方法に於いて、 シリコン基板の上部に形成された夫々のフィールド酸化
膜上の夫々のゲート電極と、シリコン基板上の共通ソー
ス電極または共通ドレーン電極に用いられる拡散領域と
を間において互いに隣り合う夫々のMOSFETを形成する段
階と、 上記夫々のMOSFETの上部に第１絶縁膜を形成する段階
と、 上記第１絶縁膜の上部に導電物質層を沈着し、そのマス
クパターン工程によって上記夫々のMOSFETのゲート電極
上部の絶縁膜上部の一部に上記拡散領域を間において互
いに離隔されている夫々の導電層を形成する段階と、 上記の全体表面上に上記夫々の導電層の絶縁のための第
２絶縁膜を形成する段階と、 上記第２絶縁膜の上部に食刻バリヤー層を形成する段階
と、 上記食刻バリヤー層の上部に全体的に第３絶縁膜を形成
して、これをフローさせる段階と、 上記ソース電極の上部に位置した第３絶縁膜の上部にフ
ォトレジスタをコンタクトマスクに用いてコンタクトホ
ール形成用のコンタクトパターンを形成する段階と、 上記コンタクトマスクパターシによって上記第３絶縁膜
の一部を等方性食刻して上記第３絶縁膜の一部をラウン
ディング処理した後、上記ラウンドされた第３絶縁膜、
食刻バリヤー層、第２絶縁膜、第１絶縁膜の一部を非等
方性食刻してコンタクトホールを形成し、それによって
上記第３絶縁膜の等方性食刻によって第３絶縁膜の一部
をラウンディング処理する時に上記食刻バリヤー層によ
り上記第２絶縁膜の食刻を防止するようにしたのを特徴
とする。
この発明によると、導電層の上部に形成される絶縁膜を
保護するために、上記絶縁膜の上部に食刻バリヤー層を
用いてコンタクトホール形成工程を施すことによって、
導電層間の短絡または漏洩電流の増加を防止できるので
半導体素子の特性を向上させ得る特徴がある。
保護するために、上記絶縁膜の上部に食刻バリヤー層を
用いてコンタクトホール形成工程を施すことによって、
導電層間の短絡または漏洩電流の増加を防止できるので
半導体素子の特性を向上させ得る特徴がある。
［実施例］ 以下、この発明を添付図面を参照してより詳細に説明す
る。
る。
第1A図および第1B図は、従来の工程によってコンタクト
ホールを形成した状態の断面図である。先ず、構造を察
してみると、シリコン基板（１）の一部に互いに離隔さ
れた夫々のフィールド酸化膜（2Aおよび2B）を形成し、
上記夫々のフィールド酸化膜（2Aおよび2B）上部の一部
に形成し、上記夫々のフィールド酸化膜（2Aおよび2B）
上部の一部にゲートマスクパターン工程によって夫々の
ゲート電極（3Aおよび3B）を形成する。そして、上記互
いに離隔されたフィールド酸化膜（2Aおよび2B）間のシ
リコン基板（１）内にイオン注入方法によって共通ソー
スまたは共通ドレーン電極に用いられる拡散領域（４）
を形成し、図示されていないが上記ゲート電極（3Aおよ
び3B）の他側面のシリコン基板内に夫々ドレーン電極ま
たはソース電極を形成して、それによってMOSFET（30A
および30B）を形成する。上記ゲート電極（3Aおよび3
B）と後に形成される導電層（6Aおよび6B）との絶縁の
ために全体構造の上部に酸化膜等の第１絶縁膜（５）を
蒸着する。そして、上部第１絶縁膜（５）の上部に所定
の目的によって積層キャパシタの一つの電極に用いられ
るとか、内部連結線に用いられ得る、導電物質層（６）
を形成し、この導電物質層（６）のマスクパターン工程
によって上記夫々のMOSFET（30Aおよび30B）上部の第１
絶縁膜（５）上部の一部に夫々の導電層（6Aおよび6B）
を形成する。次に、上記夫々の導電層（6Aおよび6B）上
部を包含する全体の表面上に第２絶縁膜（７）を形成す
る。そして、セル素子の構造上表れる屈曲を緩和するた
めに全体の構造上部にPSG（Phospho-Silicate-Glass）
またはBPSG（Boro-Phospho-Silieate-Glass）等の第３
絶縁膜（９）を形成してこれをフロー（Flow）させる。
そして、コンタクトホールを形成しようとする拡散領域
（４）上部の第３絶縁膜（９）上にコンタクトマスクパ
ターン（図示されず）を形成して上記第３絶縁膜（９）
の一部（9Aおよび9B）を等方性食刻してラウンディング
工程を施して後、コンタクトマスクパターン工程によっ
て上記ラウンディングされた第３絶縁膜（９）、第２絶
縁膜（７）および第１絶縁膜（５）の一部を非等方性食
刻してコンタクトホール（20）を形成する。
ホールを形成した状態の断面図である。先ず、構造を察
してみると、シリコン基板（１）の一部に互いに離隔さ
れた夫々のフィールド酸化膜（2Aおよび2B）を形成し、
上記夫々のフィールド酸化膜（2Aおよび2B）上部の一部
に形成し、上記夫々のフィールド酸化膜（2Aおよび2B）
上部の一部にゲートマスクパターン工程によって夫々の
ゲート電極（3Aおよび3B）を形成する。そして、上記互
いに離隔されたフィールド酸化膜（2Aおよび2B）間のシ
リコン基板（１）内にイオン注入方法によって共通ソー
スまたは共通ドレーン電極に用いられる拡散領域（４）
を形成し、図示されていないが上記ゲート電極（3Aおよ
び3B）の他側面のシリコン基板内に夫々ドレーン電極ま
たはソース電極を形成して、それによってMOSFET（30A
および30B）を形成する。上記ゲート電極（3Aおよび3
B）と後に形成される導電層（6Aおよび6B）との絶縁の
ために全体構造の上部に酸化膜等の第１絶縁膜（５）を
蒸着する。そして、上部第１絶縁膜（５）の上部に所定
の目的によって積層キャパシタの一つの電極に用いられ
るとか、内部連結線に用いられ得る、導電物質層（６）
を形成し、この導電物質層（６）のマスクパターン工程
によって上記夫々のMOSFET（30Aおよび30B）上部の第１
絶縁膜（５）上部の一部に夫々の導電層（6Aおよび6B）
を形成する。次に、上記夫々の導電層（6Aおよび6B）上
部を包含する全体の表面上に第２絶縁膜（７）を形成す
る。そして、セル素子の構造上表れる屈曲を緩和するた
めに全体の構造上部にPSG（Phospho-Silicate-Glass）
またはBPSG（Boro-Phospho-Silieate-Glass）等の第３
絶縁膜（９）を形成してこれをフロー（Flow）させる。
そして、コンタクトホールを形成しようとする拡散領域
（４）上部の第３絶縁膜（９）上にコンタクトマスクパ
ターン（図示されず）を形成して上記第３絶縁膜（９）
の一部（9Aおよび9B）を等方性食刻してラウンディング
工程を施して後、コンタクトマスクパターン工程によっ
て上記ラウンディングされた第３絶縁膜（９）、第２絶
縁膜（７）および第１絶縁膜（５）の一部を非等方性食
刻してコンタクトホール（20）を形成する。
ここで、留意すべきことは、上記コンタクトホール（2
0）形成のために上記多数の第１、２および３絶縁膜
（５、７および９）を非等方性食刻をする前に、上記拡
散領域（４）上部に位置する第３絶縁膜（９）を等方性
食刻して第３絶縁膜（９）の一部（9Aおよび9B）をラウ
ンドさせるラウンディング工程を遂行するのは、本願の
図面に図示されてはないが、上記コンタクトホール（2
0）を通じて、例えば、ビットライン用の導電層を堆積
する時に発生される上記ビットライン用導電層のステッ
プカーバレージを緩和させるためである。
0）形成のために上記多数の第１、２および３絶縁膜
（５、７および９）を非等方性食刻をする前に、上記拡
散領域（４）上部に位置する第３絶縁膜（９）を等方性
食刻して第３絶縁膜（９）の一部（9Aおよび9B）をラウ
ンドさせるラウンディング工程を遂行するのは、本願の
図面に図示されてはないが、上記コンタクトホール（2
0）を通じて、例えば、ビットライン用の導電層を堆積
する時に発生される上記ビットライン用導電層のステッ
プカーバレージを緩和させるためである。
ここで察してみると、第1A図は非等方性食刻によるコン
タクトホール（20）形成前に上記第３絶縁膜（９）の等
方性食刻（例えばWet Etching）により上記第３絶縁膜
（９）の一部（9Aおよび9B）をラウンディングする工程
時、上記第３絶縁膜（９）の過多食刻に起因して第２絶
縁膜（７）の一部まで食刻され、それによって導電層
（6Aおよび6B）の一部分（“A"部分）が露出された状態
である。更に、第1B図はコンタクトマスクパターン工程
を遂行するために拡散領域（４）上部の第３絶縁膜
（９）上部に配列されるコンタクトマスク（図示され
ず）の工程上発生され得る誤整列（misalignment）によ
って導電層（6A）上部の第２絶縁膜（７）の一部分が食
刻され、上記導電層（6A）の一部分（“B"部分）が露出
されたのを示す。従って、第1A図および第1B図の構造
で、上記コンタクトホール（20）によって露出された拡
散領域（４）を包含した全体構造の上部に更に他の導電
層（11）を形成する時に上記第２絶縁膜（７）が一部食
刻された露出された導電層（6Aおよび6B）と上記後に堆
積された導電層（11）間には電気的な短絡または漏洩電
流が発生し得る問題点があった。
タクトホール（20）形成前に上記第３絶縁膜（９）の等
方性食刻（例えばWet Etching）により上記第３絶縁膜
（９）の一部（9Aおよび9B）をラウンディングする工程
時、上記第３絶縁膜（９）の過多食刻に起因して第２絶
縁膜（７）の一部まで食刻され、それによって導電層
（6Aおよび6B）の一部分（“A"部分）が露出された状態
である。更に、第1B図はコンタクトマスクパターン工程
を遂行するために拡散領域（４）上部の第３絶縁膜
（９）上部に配列されるコンタクトマスク（図示され
ず）の工程上発生され得る誤整列（misalignment）によ
って導電層（6A）上部の第２絶縁膜（７）の一部分が食
刻され、上記導電層（6A）の一部分（“B"部分）が露出
されたのを示す。従って、第1A図および第1B図の構造
で、上記コンタクトホール（20）によって露出された拡
散領域（４）を包含した全体構造の上部に更に他の導電
層（11）を形成する時に上記第２絶縁膜（７）が一部食
刻された露出された導電層（6Aおよび6B）と上記後に堆
積された導電層（11）間には電気的な短絡または漏洩電
流が発生し得る問題点があった。
第2A図ないし第2D図は本発明の工程方法でコンタクトホ
ールを形成する段階を示す断面図である。
ールを形成する段階を示す断面図である。
第2A図においては第1A図および第1B図に記述されたよう
にシリコン基板（１）の一部に互いに離隔された夫々の
フィールド酸化膜（2Aおよび2B）を形成し、上記夫々の
フィールド酸化膜（2Aおよび2B）上部の一部にゲートマ
スクパターン工程によって夫々のゲート電極（3Aおよび
3B）を形成する。そして、上記互いに離隔されたフィー
ルド酸化膜（2Aおよび2B）間のシリコン基板（１）内に
イオン注入方法によって共通ソースまたは共通ドレーン
電極に用いられる拡散領域（４）を形成し、図示されて
いないが上記ゲート電極（3Aおよび3B）の他側面のシリ
コン基板内に夫々のドレーン電極またはソース電極を形
成し、それによって夫々のMOSFET（30Aおよび30B）を形
成する。上記ゲート電極（3Aおよび3B）と後に形成され
る導電層（6Aおよび6B）との絶縁のために、全体構造上
部に酸化膜等の第１絶縁膜（５）を蒸着する。そして、
上記第１絶縁膜（５）上部に導電物質層（６）を形成
し、この導電物質層（６）のマスクパターン工程によっ
て上記夫々のMOSFET（30Aおよび30B）上部の第１絶縁膜
（５）上部の一部に夫々の導電層（6Aおよび6B）を形成
する。次に、上記夫々の導電層（6Aおよび6B）上部を包
含した全体表面上に第２絶縁膜（７）を形成する。
にシリコン基板（１）の一部に互いに離隔された夫々の
フィールド酸化膜（2Aおよび2B）を形成し、上記夫々の
フィールド酸化膜（2Aおよび2B）上部の一部にゲートマ
スクパターン工程によって夫々のゲート電極（3Aおよび
3B）を形成する。そして、上記互いに離隔されたフィー
ルド酸化膜（2Aおよび2B）間のシリコン基板（１）内に
イオン注入方法によって共通ソースまたは共通ドレーン
電極に用いられる拡散領域（４）を形成し、図示されて
いないが上記ゲート電極（3Aおよび3B）の他側面のシリ
コン基板内に夫々のドレーン電極またはソース電極を形
成し、それによって夫々のMOSFET（30Aおよび30B）を形
成する。上記ゲート電極（3Aおよび3B）と後に形成され
る導電層（6Aおよび6B）との絶縁のために、全体構造上
部に酸化膜等の第１絶縁膜（５）を蒸着する。そして、
上記第１絶縁膜（５）上部に導電物質層（６）を形成
し、この導電物質層（６）のマスクパターン工程によっ
て上記夫々のMOSFET（30Aおよび30B）上部の第１絶縁膜
（５）上部の一部に夫々の導電層（6Aおよび6B）を形成
する。次に、上記夫々の導電層（6Aおよび6B）上部を包
含した全体表面上に第２絶縁膜（７）を形成する。
第2B図は上記第２絶縁膜（７）上部に後に形成される上
記第３絶縁膜（９）と食刻選択比が著るしく異なる食刻
バリヤー層（８）に用いられる物質、例えば窒化膜を一
定の厚さで蒸着した状態の断面図である。
記第３絶縁膜（９）と食刻選択比が著るしく異なる食刻
バリヤー層（８）に用いられる物質、例えば窒化膜を一
定の厚さで蒸着した状態の断面図である。
第2C図においては上記食刻バリヤー層（８）を堆積した
後にセル（Cell）素子の構造上の屈曲を緩和させるた
め、全体構造の上部にBPSGまたはPSG等の第３絶縁膜
（９）を形成し、これをフローさせる。その後、全体の
上部にコンタクトマスクに用いるためのフォトレジスト
（10）を塗布して後、拡散領域（４）の上部に位置した
フォトレジスト（10）の一部を食刻してコンタクトマス
クパターン（21）を形成する。
後にセル（Cell）素子の構造上の屈曲を緩和させるた
め、全体構造の上部にBPSGまたはPSG等の第３絶縁膜
（９）を形成し、これをフローさせる。その後、全体の
上部にコンタクトマスクに用いるためのフォトレジスト
（10）を塗布して後、拡散領域（４）の上部に位置した
フォトレジスト（10）の一部を食刻してコンタクトマス
クパターン（21）を形成する。
第2D図はコンタクトホール食刻工程段階を示す図であっ
て、拡散領域の上部に位置する第３絶縁膜（９）の一部
（9Aおよび9B）を等方性食刻にてラウンディング工程を
した後、上記ラウンドされた第３絶縁膜（９）、食刻バ
リヤー層（８）、第２絶縁膜（７）および第１絶縁膜
（９）、食刻バリヤー層（８）、第２絶縁膜（７）およ
び第１絶縁膜（５）の一部を夫々の非等方性食刻してコ
ンタクトホール（20）を形成して拡散領域（４）表面の
一部を露出させた後、上記フォトレジスト（10）を除去
した状態の断面図である。
て、拡散領域の上部に位置する第３絶縁膜（９）の一部
（9Aおよび9B）を等方性食刻にてラウンディング工程を
した後、上記ラウンドされた第３絶縁膜（９）、食刻バ
リヤー層（８）、第２絶縁膜（７）および第１絶縁膜
（９）、食刻バリヤー層（８）、第２絶縁膜（７）およ
び第１絶縁膜（５）の一部を夫々の非等方性食刻してコ
ンタクトホール（20）を形成して拡散領域（４）表面の
一部を露出させた後、上記フォトレジスト（10）を除去
した状態の断面図である。
第2A図ないし第2D図を参照して説明された構造は最も理
想的にコンタクトホール（20）が形成された状態を示
す。しかし、第2C図および第2D図の工程過程中で、第３
絶縁膜（９）の等方製食刻によって第３絶縁膜（９）の
一部（9Aおよび9B）をラウンドさせるラウンディング工
程のとき、工程上よく発生しうる第３絶縁膜（９）の過
多食刻の場合とか、コンタクトマスクパターン（21）工
程時、これまた工程上よく発生し得るマスクの誤整列に
起因して発生し得る第３絶縁膜（９）の一部（9A）が一
方に片寄って食刻された場合に惹起された問題点（第1A
図および第1B図の構造参照）は下記に説明されたように
本発明によって解消され得る。
想的にコンタクトホール（20）が形成された状態を示
す。しかし、第2C図および第2D図の工程過程中で、第３
絶縁膜（９）の等方製食刻によって第３絶縁膜（９）の
一部（9Aおよび9B）をラウンドさせるラウンディング工
程のとき、工程上よく発生しうる第３絶縁膜（９）の過
多食刻の場合とか、コンタクトマスクパターン（21）工
程時、これまた工程上よく発生し得るマスクの誤整列に
起因して発生し得る第３絶縁膜（９）の一部（9A）が一
方に片寄って食刻された場合に惹起された問題点（第1A
図および第1B図の構造参照）は下記に説明されたように
本発明によって解消され得る。
第3A図は上記第2D図の工程でコンタクトホールを形成す
る前に上記コンタクトマスクパターン（21）下部の第３
絶縁膜（９）を等方性食刻して第３絶縁膜（９）の一部
（9Aおよび9B）をラウンディングさせる工程時に第３絶
縁膜（９）の過多食刻が発生したが、本発明の食刻バリ
ヤー層（８）によって下部の第２絶縁層（７）はそれ以
上食刻されないことにより下部の第２絶縁膜（７）およ
び導電層（6Aおよび6B）が露出されない状態（“C"部
分）を示す断面図である。
る前に上記コンタクトマスクパターン（21）下部の第３
絶縁膜（９）を等方性食刻して第３絶縁膜（９）の一部
（9Aおよび9B）をラウンディングさせる工程時に第３絶
縁膜（９）の過多食刻が発生したが、本発明の食刻バリ
ヤー層（８）によって下部の第２絶縁層（７）はそれ以
上食刻されないことにより下部の第２絶縁膜（７）およ
び導電層（6Aおよび6B）が露出されない状態（“C"部
分）を示す断面図である。
第3B図は上記第2C図の工程でコンタクトマスクパターン
（21）の誤整列（Misalignment）が発生された状態で、
第３絶縁膜（９）の等方性食刻をして第３絶縁膜（９）
の一部（９）の等方性食刻を行って第３絶縁膜（９）の
一部（9A）が片寄って食刻されても、食刻バリヤー層
（８）によってそれ以上食刻されないことで下部の第２
絶縁膜（７）および導伝層（9Aおよび6B）がそのまま保
存された状態（“D"部分）を示す断面図である。それ
で、この発明によると、工程上発生し得る第3Aおよび第
3B図の構造にかかわらず後に堆積される更に他の導電物
質層（11）と上記夫々の導電層（6Aおよび6B）間の望ま
しくない電気的短絡が発生しない。
（21）の誤整列（Misalignment）が発生された状態で、
第３絶縁膜（９）の等方性食刻をして第３絶縁膜（９）
の一部（９）の等方性食刻を行って第３絶縁膜（９）の
一部（9A）が片寄って食刻されても、食刻バリヤー層
（８）によってそれ以上食刻されないことで下部の第２
絶縁膜（７）および導伝層（9Aおよび6B）がそのまま保
存された状態（“D"部分）を示す断面図である。それ
で、この発明によると、工程上発生し得る第3Aおよび第
3B図の構造にかかわらず後に堆積される更に他の導電物
質層（11）と上記夫々の導電層（6Aおよび6B）間の望ま
しくない電気的短絡が発生しない。
［発明の効果］ 上記のように本発明によると、夫々の導電層の上部に絶
縁膜を形成しその上部に食刻選択比が著るしい食刻バリ
ヤー層を用いることで、上記の構造で夫々の導電層間に
コンタクトホール形成時に絶縁膜の過多食刻またはコン
タクトマスク誤整列に起因して絶縁膜の一部分だけ過多
食刻される下部の導電層が露出されることにより、生じ
る素子の電気的な短絡または漏洩電流の発生を防止する
効果がある。
縁膜を形成しその上部に食刻選択比が著るしい食刻バリ
ヤー層を用いることで、上記の構造で夫々の導電層間に
コンタクトホール形成時に絶縁膜の過多食刻またはコン
タクトマスク誤整列に起因して絶縁膜の一部分だけ過多
食刻される下部の導電層が露出されることにより、生じ
る素子の電気的な短絡または漏洩電流の発生を防止する
効果がある。
第1A図および第1B図は従来の技術によってコンタクトホ
ールが形成される部分の絶縁膜が過多食刻、およびコン
タクトマスク誤整列（Misalignment）による絶縁膜が一
部食刻されて導電層が露出された状態の断面図。 第2A図ないし第2D図は、この発明によってコンタクトホ
ールを形成する段階を示す断面図。 第3A図および第3B図は、この発明の食刻バリヤー層を用
いたコンタクトホールを形成する方法によって、絶縁膜
の過多食刻またはコンタクトマスク誤整列の発生から絶
縁膜および導電層が保護された状態を示す断面図。 1:シリコン基板、2Aおよび2B:フィールド酸化膜 3Aおよび3B:ゲート電極、4:拡散領域 5:第１絶縁膜、6Aおよび6B:導電層 8:窒化膜 9:BPSGまたはPSGなどの第３絶縁膜 10:フォトレジスト、20:コンタクトホール
ールが形成される部分の絶縁膜が過多食刻、およびコン
タクトマスク誤整列（Misalignment）による絶縁膜が一
部食刻されて導電層が露出された状態の断面図。 第2A図ないし第2D図は、この発明によってコンタクトホ
ールを形成する段階を示す断面図。 第3A図および第3B図は、この発明の食刻バリヤー層を用
いたコンタクトホールを形成する方法によって、絶縁膜
の過多食刻またはコンタクトマスク誤整列の発生から絶
縁膜および導電層が保護された状態を示す断面図。 1:シリコン基板、2Aおよび2B:フィールド酸化膜 3Aおよび3B:ゲート電極、4:拡散領域 5:第１絶縁膜、6Aおよび6B:導電層 8:窒化膜 9:BPSGまたはPSGなどの第３絶縁膜 10:フォトレジスト、20:コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 21/8242 27/108 29/78 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ 21/302 Ｍ
Claims (4)
- 【請求項１】半導体素子の食刻バリヤー層を用いるコン
タクトホール形成方法において、 シリコン基板の上部に形成された夫々のフィールド酸化
膜上の夫々のゲート電極と、シリコン基板上に形成され
たソース電極およびドレーン電極とを有し、シリコン基
板上に形成された共通ソース電極または共通ドレーン電
極に用いられる拡散領域を間において互いに隣合う夫々
のMOSFETを形成する段階と、 上記夫々のMOSFETの上部に第１絶縁膜を形成する段階
と、 上記の第１絶縁膜の上部に導電物質層を堆積し、このマ
スクパターン工程によって上記夫々のMOSFETのゲート電
極上部の絶縁膜の上部の一部に上記拡散領域を間におい
て互いに離隔されている夫々の導電層を形成する段階
と、 上記の全体表面上に上記夫々の導電層の絶縁のための第
２絶縁膜を形成する段階と、 上記第２絶縁膜の上部に食刻バリヤー層を形成する段階
と、 上記食刻バリヤー層の上部に全体的に第３絶縁膜を形成
して、これをフローさせる段階と、 上記拡散領域の上部に位置した第３絶縁層の上部にフォ
トレジスタをコンタクトマスクに用いてコンタクトホー
ル形成用のコンタクトマスクパターンを形成する段階
と、 上記コンタクトマスクパターンによって上記第３絶縁膜
の一部を等方性食刻して上記第３絶縁膜の一部をラウン
ディング処理して後、上記ラウンドされた第３絶縁膜、
食刻バリヤー層、第２絶縁膜、第１絶縁膜の一部を非等
方性食刻してコンタクトホールを形成し、それによって
上記第３絶縁膜の等方性食刻によって第３絶縁膜の一部
をラウンディング処理する時に上記食刻バリヤー層によ
って上記第２絶縁膜の食刻を防止するようにしたのを特
徴とする半導体素子の食刻バリヤー層を用いたコンタク
トホール形成方法。 - 【請求項２】第１項において、 上記第１、第２絶縁膜は酸化膜であるのを特徴とする半
導体素子の食刻バリヤー層を用いたコンタクトホール形
成方法。 - 【請求項３】第１項において、 上記第３絶縁膜はPSGまたはBPSGであるのを特徴とする
半導体素子の食刻バリヤー層を用いたコンタクトホール
形成方法。 - 【請求項４】第１項において、 上記食刻バリヤー層は上記第３絶縁膜と食刻選択比が著
るしく異なる窒化膜であるのを特徴とする半導体素子の
食刻バリヤー層を用いたコンタクトホール形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR89-7209 | 1989-05-30 | ||
| KR1019890007209A KR920004541B1 (ko) | 1989-05-30 | 1989-05-30 | 반도체 소자에서 식각베리어층을 사용한 콘택홀 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329320A JPH0329320A (ja) | 1991-02-07 |
| JPH0756865B2 true JPH0756865B2 (ja) | 1995-06-14 |
Family
ID=19286566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2139528A Expired - Lifetime JPH0756865B2 (ja) | 1989-05-30 | 1990-05-29 | 半導体素子の食刻バリヤー層を用いたコンタクトホール形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5063176A (ja) |
| JP (1) | JPH0756865B2 (ja) |
| KR (1) | KR920004541B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275972A (en) * | 1990-02-19 | 1994-01-04 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor integrated circuit device including the self-aligned formation of a contact window |
| US5420077A (en) * | 1990-06-29 | 1995-05-30 | Sharp Kabushiki Kaisha | Method for forming a wiring layer |
| US5219793A (en) * | 1991-06-03 | 1993-06-15 | Motorola Inc. | Method for forming pitch independent contacts and a semiconductor device having the same |
| EP0523856A3 (en) | 1991-06-28 | 1993-03-17 | Sgs-Thomson Microelectronics, Inc. | Method of via formation for multilevel interconnect integrated circuits |
| KR950011986B1 (ko) * | 1992-12-16 | 1995-10-13 | 현대전자산업주식회사 | 고집적 반도체 접속장치 제조방법 |
| KR960009100B1 (en) * | 1993-03-02 | 1996-07-10 | Hyundai Electronics Ind | Manufacturing method of minute contact hole for highly integrated device |
| US5498562A (en) * | 1993-04-07 | 1996-03-12 | Micron Technology, Inc. | Semiconductor processing methods of forming stacked capacitors |
| US5435888A (en) * | 1993-12-06 | 1995-07-25 | Sgs-Thomson Microelectronics, Inc. | Enhanced planarization technique for an integrated circuit |
| US5439846A (en) * | 1993-12-17 | 1995-08-08 | Sgs-Thomson Microelectronics, Inc. | Self-aligned method for forming contact with zero offset to gate |
| US6107194A (en) * | 1993-12-17 | 2000-08-22 | Stmicroelectronics, Inc. | Method of fabricating an integrated circuit |
| US6284584B1 (en) * | 1993-12-17 | 2001-09-04 | Stmicroelectronics, Inc. | Method of masking for periphery salicidation of active regions |
| EP0660392A1 (en) | 1993-12-17 | 1995-06-28 | STMicroelectronics, Inc. | Method and interlevel dielectric structure for improved metal step coverage |
| US5508218A (en) * | 1993-12-28 | 1996-04-16 | Lg Semicon Co., Ltd. | Method for fabricating a semiconductor memory |
| US5670806A (en) * | 1993-12-28 | 1997-09-23 | Lg Semicon Co., Ltd. | Semiconductor memory device |
| KR0138305B1 (ko) * | 1994-11-30 | 1998-06-01 | 김광호 | 반도체소자 배선형성방법 |
| US5607879A (en) * | 1995-06-28 | 1997-03-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for forming buried plug contacts on semiconductor integrated circuits |
| JP3592870B2 (ja) * | 1996-12-26 | 2004-11-24 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US6486527B1 (en) | 1999-06-25 | 2002-11-26 | Macpherson John | Vertical fuse structure for integrated circuits containing an exposure window in the layer over the fuse structure to facilitate programming thereafter |
| US20050098480A1 (en) * | 2003-11-12 | 2005-05-12 | Robert Galiasso | Hydrotreating catalyst and method |
| JP5373669B2 (ja) * | 2010-03-05 | 2013-12-18 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4299862A (en) * | 1979-11-28 | 1981-11-10 | General Motors Corporation | Etching windows in thick dielectric coatings overlying semiconductor device surfaces |
| JPS6072261A (ja) * | 1983-09-28 | 1985-04-24 | Fujitsu Ltd | 半導体装置 |
| JPS60198847A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体装置およびその製造方法 |
| JPS60244072A (ja) * | 1984-05-17 | 1985-12-03 | Toshiba Corp | 半導体装置の製造方法 |
| US4560436A (en) * | 1984-07-02 | 1985-12-24 | Motorola, Inc. | Process for etching tapered polyimide vias |
| JPS61179533A (ja) * | 1985-02-05 | 1986-08-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4686000A (en) * | 1985-04-02 | 1987-08-11 | Heath Barbara A | Self-aligned contact process |
| JPS61253834A (ja) * | 1985-05-07 | 1986-11-11 | Hitachi Ltd | 半導体集積回路装置 |
| EP0232508B1 (en) * | 1986-01-09 | 1992-03-11 | International Business Machines Corporation | Dual glass reflow process for forming contacts |
| JPS6425551A (en) * | 1987-07-22 | 1989-01-27 | Toshiba Corp | Semiconductor device |
| JPS6480067A (en) * | 1987-09-19 | 1989-03-24 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
-
1989
- 1989-05-30 KR KR1019890007209A patent/KR920004541B1/ko not_active IP Right Cessation
-
1990
- 1990-05-29 JP JP2139528A patent/JPH0756865B2/ja not_active Expired - Lifetime
- 1990-05-30 US US07/530,644 patent/US5063176A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0329320A (ja) | 1991-02-07 |
| KR900019155A (ko) | 1990-12-24 |
| US5063176A (en) | 1991-11-05 |
| KR920004541B1 (ko) | 1992-06-08 |
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