KR101364214B1 - 고전압 트랜지스터, 비휘발성 메모리 트랜지스터, 및 로직 트랜지스터를 구비하는 반도체 디바이스 제조 방법 - Google Patents

고전압 트랜지스터, 비휘발성 메모리 트랜지스터, 및 로직 트랜지스터를 구비하는 반도체 디바이스 제조 방법 Download PDF

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Abstract

반도체 디바이스가 반도체 기판(12) 상에 제작된다. 제 1 절연층(18)이 반도체 기판(12)의 제 1 영역(14) 내에 고전압 트랜지스터(38)를 위한 게이트 유전체로서 사용을 위해 반도체 기판 상에 형성된다. 제 1 절연층(18)이 형성된 후에, 기판(12)의 제 2 영역(22) 내에 비휘발성 메모리 트랜지스터(40)를 위한 게이트 유전체로서 사용을 위해 반도체 기판(12) 상에 제 2 절연층(24)이 형성된다. 제 2 절연층(24)이 형성된 후에, 기판(12)의 제 3 영역(34) 내에 로직 트랜지스터(44)를 위한 게이트 유전체로서 사용을 위해 반도체 기판(12) 상에 제 3 절연층(36)이 형성된다.
고전압 트랜지스터, 비휘발성 메모리 트랜지스터, 로직 트랜지스터, 게이트 유전체, 나노결정, 디커플드 플라즈마 질화, 질소 농후 산화물, 습식 에칭

Description

고전압 트랜지스터, 비휘발성 메모리 트랜지스터, 및 로직 트랜지스터를 구비하는 반도체 디바이스 제조 방법{METHOD OF MAKING A SEMICONDUCTOR DEVICE HAVING HIGH VOLTAGE TRANSISTORS, NON-VOLATILE MEMORY TRANSISTORS, AND LOGIC TRANSISTORS}
본 발명은 일반적으로 반도체 디바이스들을 형성하는 방법들에 관한 것으로, 특히 나노클로스터들(nanoclusters) 혹은 실리콘 도트들(silicon dots)을 형성하기 위한 반도체 공정들에 관한 것이다.
일반적으로 나노클러스터들 혹은 나노결정들이라고 불리우는 실리콘 도트들이 집적 회로의 비휘발성 메모리(non-volatile memory:NVM)에 형성될 때, 피착되는(deposited) 나노결정들은 후속의 가공 동안 보존될 필요가 있다. 전형적으로, 다양한 트랜지스터 유형들에 대해 요구되는 추가 가공은 나노결정들을 보존하는데 어려움들을 야기한다. 서로 다른 목적들의 트랜지스터들에 대해 3개의 서로 다른 게이트 유전체 두께들을 갖는 것이 드물지 않다. 가장 얇은 게이트 유전체들은 보통 가장 빠른 속도들을 위한 것인 로직 트랜지스터들을 위한 것이다. 또 다른 두께는 집적 회로로 및 집적 회로로부터 전압 신호들의 입력들 및 출력들로서 사용되는 트랜지스터들을 위한 것이다. 가장 두꺼운 두께는 NVM 트랜지스터들을 프로그래밍 및 소거하기 위한 것과 같은 특정 집적 회로에서 가장 높은 전압들에 대해 사용되는 고전압 트랜지스터들을 위한 것이다. 이들 트랜지스터 유형들 중 하나 이상, 특히 고전압 트랜지스터들을 위한 별도의 가공은 나노결정들을 열화 혹은 소모할 수 있는 고 산화 환경에의 노출을 흔히 포함한다. 이것은 또한 게이트 유전체 두께를 증가시키는 기판으로부터 산화물 성장의 증가를 야기할 수도 있다. 게이트 유전체에 이 증가된 두께는 나노결정들의 존재 때문에 고르지 않다.
한편, 우선 레귤러(비-NVM) 트랜지스터 게이트 유전체들을 형성하는데 있어 어려움은 이들 게이트 유전체들이 NVM 디바이스들의 게이트 유전체들의 형성 동안에 에칭된다는 것이다. 이들 에칭들은 게이트 유전체들에 악영향을 미치고 감소된 트랜지스터 성능을 초래한다. 그러므로, 전형적인 방법은 NVM 게이트 유전체들을 형성하고 이어서 레귤러 트랜지스터 게이트 유전체들을 형성하는 것이었다.
따라서, 위에 기술된 문제점들 중 하나 이상에 대해 개선하는 공정에 대한 필요성이 있다.
본 발명은 유사 요소들에 유사 참조부호를 사용한 첨부한 도면들에서 예로서 도시되나 이들로 제한되는 것은 아니다.
도 1은 본 발명의 한 실시예에 따른 반도체 디바이스의 단면도이다.
도 2는 후속 가공 후에 도 1의 반도체 디바이스의 단면도이다.
도 3은 후속 가공 후에 도 2의 반도체 디바이스의 단면도이다.
도 4는 후속 가공 후에 도 3의 반도체 디바이스의 단면도이다.
도 5는 후속 가공 후에 도 4의 반도체 디바이스의 단면도이다.
도 6은 후속 가공 후에 도 5의 반도체 디바이스의 단면도이다.
도 7은 후속 가공 후에 도 6의 반도체 디바이스의 단면도이다.
도 8은 후속 가공 후에 도 7의 반도체 디바이스의 단면도이다.
도 9는 후속 가공 후에 도 8의 반도체 디바이스의 단면도이다.
도 10은 후속 가공 후에 도 9의 반도체 디바이스의 단면도이다.
도 11은 후속 가공 후에 도 10의 반도체 디바이스의 단면도이다.
도 12는 후속 가공 후에 도 11의 반도체 디바이스의 단면도이다.
일 양태에서, 반도체 디바이스는 적어도 3개의 서로 다른 유형들의 트랜지스터들을 구비하고 이들 중 하나는 전하 저장을 위해 나노결정들을 사용하는 NVM 트랜지스터이다. 트랜지스터 유형들 중 하나는 비교적 두꺼운 게이트 유전체를 갖는 고 전압 트랜지스터이다. 이 두꺼운 게이트 유전체는 바람직하게는 두꺼운 게이트 유전체를 덮기에 충분히 균일한 디커플드 플라즈마 질화(decoupled plasma nitridation:DPN)를 사용하여 형성되는, 매우 얇은 질소 농후 산화물층(nitrogen-rich oxide layer)을 갖는다. 이 질소 농후 산화물층은 매우 얇지만 실질적으로 질화물의 에칭 특징들을 갖고 있고 균일하여 양호한 에치 스톱(stop)을 제공하기 때문에 게이트 유전체의 전기적 특징들에 최소의 영향을 미친다. 또한, 이것은 질소 농후 산화물이기 때문에 NVM 트랜지스터의 게이트 유전체의 후속되는 형성 동안에 최소의 손상을 받는다. 고전압 트랜지스터의 게이트 유전체보다는 얇은, 레귤러 트 랜지스터의 게이트 유전체는 NVM 트랜지스터의 게이트 유전체 다음에 형성된다. 이 더 얇은 게이트 유전체는 고전압 트랜지스터의 게이트 유전체를 형성하기 위한 공정보다는 나노결정들의 열화 문제를 덜 야기한다. 이것은 도면들 및 다음 설명을 참조하여 더 잘 이해된다.
도 1에는 반도체 기판(12), 기판(12) 상에 산화물층(18), 기판(12) 내에 영역(14), 기판(12) 내에 영역(16), 및 기판(12)의 일부를 둘러싸는 격리(isolation) 영역(17)을 포함하는 반도체 디바이스(10)가 도시되었다. 기판(12)은 바람직하게는 실리콘이지만 또 다른 반도체 물질 혹은 실리콘 게르마늄(SiGe)과 같은 물질들의 조합일 수도 있을 것이다. 영역(14)은 고전압 트랜지스터들을 형성하기 위한 웰(well) 영역이다. 영역(16)은 반도체 디바이스(10)의 입력들 및 출력들(I/O 트랜지스터들)을 제공하는데 사용되는 트랜지스터들을 형성하기 위한 웰 영역이다. 산화물층(18)은 영역(14)에 형성되는 고전압 트랜지스터들을 위한 게이트 유전체의 주요 부분이다. 산화물은 게이트 유전체들을 위한 바람직한 물질이지만 산화물 및 나노결정들을 에칭하는데 사용되는 에칭 화합물에 대해 고 선택성을 갖는 또 다른 게이트 유전체 물질이 사용될 수 있다. 영역(14)은 고전압 트랜지스터들을 최적화하기 위해 도핑되는 것이 바람직하다. 유사하게 영역(16)은 I/O 트랜지스터들을 최적화하기 위해 도핑된다. 격리 영역(17)은 기판(12) 내로 관통하는 산화물 트렌치(trench)이다. 격리 영역(17)에 의해 둘러싸인 기판(12)의 부분은 비휘발성 메모리(NVM) 트랜지스터들을 형성하기 위한 것이다. 산화물층(18)은 바람직하게는 약 150 옹스트롬(Angstroms) 두께이다. 선택된 두께는 고전압 트랜지스터들에 의해 사 용될 전압이 얼마나 높은가에 관계된다. 영역들(14, 16)은 바람직하게는 약 3천 내지 5천 옹스트롬 깊이이다. 이 깊이는 훨씬 더 다양할 수 있다. 격리 영역(17)은 깊이가 약 2 내지 4천 옹스트롬이다. 전형적으로 격리 영역은 웰만큼 깊을 필요는 없으나, 격리 영역이 웰만큼 깊은 경우들이 있을 수도 있다. 영역들(14, 16))의 측면의 치수들 및 영역(17)을 가로지른 거리는 이들 위치들에 형성하게 될 트랜지스터들의 수 및 이들 트랜지스터들의 크기들에 따라 크게 다양할 수 있다. 웰은 전체 메모리 어레이 혹은 단지 하나의 트랜지스터만을 포함할 수 있다. 도시되지 않았지만, 영역들(14, 16)은 바람직하게는 이들을 둘러싸는 격리 영역(17)과 유사한 격리 영역들을 갖는다.
도 2에는 산화물층(18) 상에 질소 농후 산화물층(20)을 형성하기 위해 산화물층(18) 상에 디커플드 플라즈마 질화(DPN)를 수행한 후의 반도체 디바이스(10)가 도시되었다. 이 질소 농후 산화물층은 바람직하게는 10 옹스트롬 이하로 매우 얇고, 산화물층(18)을 완전히 덮을 만큼 충분히 균일하고, 10 원자 퍼센트 이하의 질소 농도를 갖는다. DPN은 10 옹스트롬 미만의 두께를 달성하면서도 이 균일성을 달성할 수 있다. 또 다른 전형적인 질화물 피착 공정들은 이러한 얇은 층을 형성할 수 없거나 혹은 요망되는 저 농도 질소를 가질 수 없다. 고른 원자층 피착(atomic layer deposition:ALD)은 10 옹스트롬보다 훨씬 더 두꺼운 약 5층 이상이 피착될 때까지 질화물에 대해 균일하지 않거나, 혹은 요망되는 저농도의 질소를 달성할 수 없음이 발견되었다. DPN으로, 고른 5 옹스트롬이 달성될 수 있다. 대안적으로, 질소 농후 산화물층(20)을 형성하기 위해 원격 플라즈마 질화가 효과적일 수도 있다. 질소 농후 산화물층(20)은 화학량론적 질화실리콘은 아닐지라도, 많은 질소의 특징들을 갖는다. 특히, 이것은 산화물을 에칭하는데 사용되는 특정 에칭제들(etchants)에 대한 높은 선택성을 갖는다. 예를 들면, 플루오르화 수소산은 층(20)과 같은 질소 농후 산화물보다 훨씬 빠르게 산화물을 에칭한다. 이러한 요망되는 에칭 특징을 달성하기에 충분한 질소 농도를 갖는 것이 바람직하나, 산화물의 전기적 특징들을 더 밀접하게 보존하기 위해서 10 원자 퍼센트 미만의 낮은 질소 농도를 갖는 것도 바람직하다. 효과적인 DPN 공정 혹은 이 균형을 달성하는 것은 웨이퍼를 200W 내지 600W의 플라즈마 파워, 1 mTorr 내지 50 mTorr의 질소 부분압 및 25℃ 내지 300℃ 사이의 웨이퍼 온도로 원격 질소 플라즈마에 노출시키는 것이다.
도 3에는 격리 영역(17) 내에 패터닝된 임플란트(patterned implant)를 수행한 후의 반도체 디바이스(10)가 도시되었다. 그 결과는 NVM 트랜지스터들을 형성하는 목적을 위해 도핑되는 웰인 영역(22)이다.
도 4에는 영역(22) 상에 질소 농후 산화물층(20) 및 산화물층(18)의 패터닝된 에칭을 수행한 후의 반도체 디바이스(10)가 도시되었다. 이 에칭은 격리 영역(17)과 정렬되므로 정렬은 쉽게 달성된다.
도 5에는 산화물을 성장시키고, 게이트 절연체(24) 상에 그리고 질소 농후 산화물층(20) 상에 복수의 나노결정들(26) 및 복수의 나노결정들(26) 상에 그리고 이들 주위에 산화물층(30)으로 구성된 전하 저장층을 형성함으로써, 영역(22) 상에 게이트 유전체(24)를 형성한 후의 반도체 디바이스(10)가 도시되었다. 산화물 층(30)은 바람직하게는 일반적으로 고온 산화물(high temperature oxide:HTO)이라고 지칭하는 것인 피착된 산화물이다. 산화물층(30)은 약 150 옹스트롬 두께이다. 나노결정(28)은 영역(22) 상에 그리고 게이트 유전체(24) 상에 있는 복수의 나노결정들(26)의 나노결정이다. 산화물층(30)이 피착되기 때문에, 산화물층(30)의 피착 동안에 나노결정들(26)과 반응하는 자유산소는 매우 많지 않다.
도 6에는 게이트 유전체(24) 상에 산화물층(30) 및 나노결정들(26)을 남기기 위해 산화물층(30) 및 나노결정들(26)을 에칭함으로써 전하 저장층을 에칭한 후의 반도체 디바이스(10)가 도시되었다. 이 에칭은 바람직하게는 플루오르화 수소산의 습식 에칭(wet etching)이다. 이것은 산화물을 에칭하는데 매우 효과적이며 질화물에 대해 매우 선택적이다. 그러므로, 에칭은 이 패터닝된 에칭 동안 벗겨지는 영역(22)을 제외하고 산화물층(30) 및 나노결정들(26)을 제거한다. 그러므로 질소 농후 산화물층(20)은 영역(14) 상에서 산화물층(18)을 보호한다. 질소 농후 산화물층(20)이 없었다면, 산화물층(30)을 제거하는 에칭제는 산화물인 층(18) 내에도 반드시 에칭하게 될 것이다. 이것은 산화물층(18)이 게이트 유전체인 영역(14) 상에 산화물층(18)의 두께를 제어하는 것을 어렵게 할 뿐만 아니라, 표면이 거칠어지게 할 수도 있어, 누설과 같은 트랜지스터 성능에 악영향을 미친다.
도 7에는 영역(16)을 노출시키기 위해 영역(16) 상에 패터닝된 에칭을 수행한 후의 반도체 디바이스(10)가 도시되었다.
도 8에는 영역(16) 상에 산화물을 성장시킴으로써 게이트 유전체(32)를 형성한 후의 반도체 디바이스(10)가 도시되었다. 게이트 유전체(32)는 바람직하게는 약 50 옹스트롬 두께이다.
도 9에는 패터닝된 임플란트에 의해 기판(12) 내에 영역(34)을 형성한 후의 반도체 디바이스(10)가 도시되었다. 영역(34)은 로직 트랜지스터들을 형성하기 위한 웰로서 기능한다. 이들 트랜지스터들은 I/O 트랜지스터들이 갖는 것보다 더 얇은 게이트 유전체들을 갖는 집적 회로의 고속 로직회로들을 위한 것이다. 영역(34)은 바람직하게는 이 주위에 격리 영역(17)과 유사한, 도시되지 않은 격리 영역을 갖는다.
도 10에는 영역(34)을 노출시키기 위해 영역(34) 상에 패터닝된 에칭을 수행한 후의 반도체 디바이스(10)가 도시되었다.
도 11에는 영역(34) 상에 산화물을 성장시킴으로써 게이트 유전체(36)를 형성한 후의 반도체 디바이스(10)가 도시되었다. 게이트 유전체(36)는 바람직하게는 약 20 옹스트롬 두께이다.
도 12에는 영역(14) 상에 그리고 이 영역 내의, 고전압 트랜지스터인 트랜지스터(38); 영역(22) 상에 그리고 이 영역 내의, NVM 트랜지스터인 트랜지스터(40); 영역(16) 상에 그리고 이 영역 내의, I/O 트랜지스터인 트랜지스터(42); 및 영역(34) 상에 그리고 이 영역 내의, 로직 트랜지스터인 트랜지스터(44)를 형성한 후의 반도체 디바이스(10)가 도시되었다. 그러므로 고전압 트랜지스터는 이것의 게이트 유전체로서 산화물층(18) 및 질소 농후 산화물층(20)을 구비한다. NVM 트랜지스터는 산화물층(24)의 게이트 유전체와, 나노결정(28)과 같은 나노결정들 상에 그리고 이들 주위에 산화물층(30)의 저장층을 구비한다. I/O 트랜지스터는 이것의 게이 트 유전층으로서 산화물층(32)을 구비한다. 로직 트랜지스터는 이것의 게이트 유전체로서 산화물층(36)을 구비한다.
그러므로, 고전압 트랜지스터의 게이트 유전체를 보호하기 위해서 에치 스톱으로서 동작하는 질소 농후 산화물층(20)을 구비하는 잇점이 있음을 알 수 있다. DPN을 사용하여, 트랜지스터 특징들에 최소로 영향을 미치고 게이트 유전체를 보호하기 위해 충분히 균일하도록 질소 농후 산화물층을 얇게 할 수 있다. 고전압 트랜지스터의 두껍게 성장된 게이트 유전체의 형성 후에 NVM 게이트 유전체의 형성은 나노결정들 및 NVM 게이트 유전체가 고온에서 비교적 긴 산화물 성장 동안 산소에 노출되게 되는 것을 피한다. I/O 및 로직 트랜지스터들에 대한 짧은 산화물 성장들은 나노결정들의 제거 후에 수행되므로 NVM 게이트 유전체 및 나노결정들 상에 산화물 성장에 의해 부정적 영향이 감소되고 I/O 및 로직 트랜지스터들을 위한 게이트 유전체들은 나노결정들을 포함하는 전하 저장층을 제거하는 에칭을 받지 않는다.
전술한 명세서에서, 본 발명은 구체적인 실시예들을 참조하여 기술되었다. 그러나, 당업자는 다양한 수정들 및 변경들이 이하 청구항들에 개시된 본 발명의 범위 내에서 행해질 수 있음을 안다. 따라서, 명세서 및 도면들은 제한하는 것이 아니라 예시적인 것으로 간주되어야 하며, 모든 이러한 수정들은 본 발명의 범위 내에 포함되고자 하는 것이다.
이익들, 다른 잇점들, 및 문제들에 대한 해결책들이 구체적인 실시예들에 관하여 위에 기술되었다. 그러나, 이익들, 잇점들, 문제들에 대한 해결책들, 그리고 임의 이익, 잇점 혹은 해결책이 일어나게 할 수 있거나 혹은 더욱 두드러지게 하는 임의의 요소(들)은 임의의 혹은 모든 청구항들의 결정적인, 혹은 요구되는, 혹은 필수적 특징 혹은 요소로서 해석되지 않아야 한다. 본 명세서에서 사용되는 "포함하다" 및 "포함하는"이라는 용어, 또는 임의 다른 이것들의 변형들은 리스트된 요소들을 포함하는 공정, 방법, 물품, 혹은 장치가 이들 요소들만을 포함하는 것이 아니라 리스트에 명백히 표현되지 않거나, 혹은 이러한 공정, 방법, 물품, 혹은 장치에 고유하지 않은 다른 요소들도 포함할 수 있도록, 비배타적 포함(non-exclusive inclusion)도 포괄하고자 한 것이다. 본 명세서에서 사용되는 바와 같이, 단수표현(a or an)은 하나 이상으로서 정의된다. 본 명세서에서 사용되는 바와 같이, 복수라는 용어는 2 혹은 2 이상으로서 정의된다. 본 명세서에서 사용되는 바와 같이, 또 다른 이라는 용어는 적어도 제 2 혹은 그 이상으로서 정의된다. 본 명세서에서 사용되는 바와 같이, 포함하다 및/또는 구비하다 라는 용어는 포함하다(즉, 개방 언어)로서 정의된다. 본 명세서에서 사용되는 바와 같이, "결합된"이라는 용어는 접속된이라는 것으로서 정의되지만, 그러나 반드시 직접 그리고 반드시 기계적으로 접속되는 것은 아니다.
한 관점에서 반도체 디바이스는 반도체 기판 상에 만들어진다. 제 1 절연층은 반도체 기판의 제 1 영역에 고전압 트랜지스터를 위한 게이트 유전체로서 사용하기 위해 반도체 기판 상에 형성된다. 제 1 절연층이 형성된 후에, 제 2 절연층이 기판의 제 2 영역에 비휘발성 메모리 트랜지스터를 위한 게이트 유전체로서 사용하기 위해 반도체 기판 상에 형성된다. 제 2 절연층이 형성된 후에, 제 3 절연층이 기판의 제 3 영역에 로직 트랜지스터를 위한 게이트 유전체로서 사용하기 위해 반도체 기판 상에 형성된다. 또한, 제 2 절연층을 형성하는 단계 후에, 상기 방법은 반도체 기판 상에 나노결정들을 형성할 수 있다. 또한, 상기 방법은 제 2 절연층을 형성하는 단계에 앞서 제 1 절연층 상에 제 4 절연층을 형성하고 제 3 절연층을 형성하는 단계에 앞서 제 1 영역 및 제 3 영역 상에 나노결정들을 제거하는 단계를 포함할 수 있다. 또한, 상기 방법은 제 2 절연층을 형성하는 단계에 앞서 제 2 영역 위에서부터 제 1 및 제 4 절연층을 제거하는 단계를 포함할 수 있다. 또한, 상기 방법은 제 2 영역 위에서부터 제 1 및 제 4 층을 제거하는 단계 후 및 제 3 절연층을 형성하는 단계 전에 제 3 영역 위로부터 제 1 및 제 4 절연층을 제거하는 단계를 포함한다. 대안으로서 상기 방법은 제 4 절연층을 형성하는 단계가, 제 1 층 상에 디커플드 플라즈마 질화 단계를 수행하는 단계를 포함하는 것을 특징으로 할 수 있다. 또한, 상기 방법은 제 4 절연층을 형성하는 단계가, 제 4 절연층이 질소 농후 산화물을 포함하는 것을 추가의 특징으로 할 수 있다. 또한, 상기 방법은 제 4 절연층을 형성하는 단계가, 제 4 절연층이 10 옹스트롬 두께를 초과하지 않는 것을 추가의 특징으로 할 수 있다. 또한, 상기 방법은 제 4 절연층을 형성하는 단계가, 제 4 절연층이 10 원자 퍼센트를 초과하지 않는 질소 농도를 갖는 것을 추가의 특징으로 할 수 있다. 또한, 상기 방법은 나노결정들을 제거하는 단계가 플루오르화 수소산을 사용한 습식 에칭을 수행하는 단계를 포함하는 것을 추가의 특징으로 할 수 있다. 또한, 상기 방법은 제 1 절연층을 형성하는 단계가 반도체 기판 상에 산화물을 성장시키는 단계를 포함하는 것을 추가의 특징으로 할 수 있다. 또한, 일면에서, 상기 방법은 I/O 트랜지스터를 위한 게이트 유전체로서 사용하기 위해 반도체 기판 상에 제 5 절연층을, 제 2 절연층을 형성하는 단계 후에, 형성하는 단계를 추가로 포함할 수 있다.
또 다른 관점에서, 반도체 기판 상에 반도체 디바이스를 제조하는 방법이 있다. 제 1 산화물층이 반도체 기판 상에 성장된다. 제 1 산화물층 상에 질소 농후 산화물층을 형성하기 위해 제 1 산화물층 상에 플라즈마 질화가 수행된다. 기판의 제 1 영역 상에 제 1 산화물층 및 질소 농후 산화물층을 남기고 기판의 제 2 영역 위로부터 제 1 산화물층 및 질소 농후 산화물층을 제거하기 위해 제 1 산화물층 및 질소 농후 층이 선택적으로 제거된다. 제 2 영역 상에 제 2 산화물층이 성장된다. 제 2 산화물층을 성장시키는 단계 후에 반도체 기판 상에 나노결정층이 형성된다. 기판의 제 1 영역 및 제 3 영역 위로부터 나노결정층이 제거된다. 기판의 상기 제 1 영역 상에 제 1 산화물층 및 질소 농후 산화물층을 남기고 기판의 제 3 영역 위로부터 제 1 산화물층 및 질소 농후 산화물층을 제거하기 위해 제 1 산화물층 및 질소 농후 산화물층을, 나노결정층을 제거하는 단계 후에, 선택적으로 제거한다. 제 3 영역 상에 제 3 산화물층이 성장된다. 제 1 산화물층 및 질소 농후 산화물층을 제 1 트랜지스터의 게이트 유전체로서 사용하여 제 1 영역 내에 그리고 이 위에 제 1 유형의 제 1 트랜지스터가 형성된다. 제 2 산화물층을 제 2 트랜지스터의 게이트 유전체로서 사용하여 제 2 영역 내에 그리고 이 위에 제 2 유형의 제 2 트랜지스터가 형성된다. 제 3 산화물층을 제 3 트랜지스터의 게이트 유전체로서 사용하여 제 3 영역 내에 그리고 이 위에 제 3 유형의 제 3 트랜지스터가 형성된다. 상기 방법은 제 1 산화물층을 성장시키는 단계가 상기 제 1 산화물층이 제 1 두께를 갖는 것을 추가의 특징으로 하며; 제 2 산화물층을 성장시키는 단계가 제 2 산화물층이 상기 제 1 두께 미만의 제 2 두께를 갖는 것을 추가의 특징으로 하며; 상기 제 3 산화물층을 성장시키는 단계가 상기 제 3 산화물층이 상기 제 2 두께 미만의 제 3 두께를 갖는 것을 추가의 특징으로 할 수 있다. 또한, 상기 방법은 제 1 트랜지스터를 형성하는 단계가 제 1 트랜지스터가 고전압 트랜지스터인 것을 추가의 특징으로 하며; 제 2 트랜지스터를 형성하는 단계가 제 2 트랜지스터가 비휘발성 메모리 트랜지스터인 것을 추가의 특징으로 하며; 제 3 트랜지스터를 형성하는 단계가 제 3 트랜지스터가 로직 트랜지스터인 것을 추가의 특징으로 할 수 있다. 또한, 상기 방법은 나노결정층을 제거하는 단계가 기판의 제 4 영역 위로부터 나노결정층을 제거하는 단계를 추가로 포함하는 것을 추가의 특징으로 할 수 있고, 상기 방법은 기판의 제 1 영역 상에 제 1 산화물층 및 질소 농후 산화물층을 남기고 기판의 제 4 영역 위로부터 제 1 산화물층 및 질소 농후 산화물층을 제거하기 위해 제 1 산화물층 및 질소 농후 산화물층을, 나노결정층을 제거하는 단계 후에, 선택적으로 제거하는 단계; 제 4 영역 상에 제 4 산화물층을 성장시키는 단계; 및 제 4 산화물층을 제 4 트랜지스터의 게이트 유전체로서 사용하여 제 4 영역 상에 제 4 유형의 제 4 트랜지스터를 형성하는 단계를 추가로 포함할 수 있다. 또한, 상기 방법은 디커플드 플라즈마 질화를 수행하는 단계가 질소 농후 산화물층이 두께가 10 옹스트롬 이하인 것을 추가의 특징으로 할 수 있다. 또한, 상기 방법은 디커플드 플라즈마 질화를 수행하는 단계는 질소 농후 산화물층의 질소 농도가 10 원자 퍼센트를 초과 하지 않는 것을 추가의 특징으로 할 수 있다.
또 다른 관점에서, 반도체 디바이스는 고전압 트랜지스터; 비휘발성 메모리 트랜지스터; 및 로직 트랜지스터를 포함한다. 고전압 트랜지스터는 산화물층 및 질소 농후 산화물층을 포함하는 게이트 유전체를 구비하고, 질소 농후 산화물층은 두께가 10 옹스트롬 이하이며 10 원자 퍼센트를 초과하지 않는 질소 농도를 가지며, 산화물층은 제 1 두께를 갖는다. 비휘발성 메모리 트랜지스터는 제 1 두께 미만의 제 2 두께의 게이트 유전체를 갖는다. 로직 트랜지스터는 제 2 두께 미만의 제 3 두께의 게이트 유전체를 갖는다. 또한, 반도체 디바이스는 제 3 두께보다 더 크고 제 1 두께 미만의 제 4 두께의 게이트 유전체를 갖는 I/O 트랜지스터를 추가로 포함할 수 있다.

Claims (20)

  1. 반도체 기판(12) 상에 반도체 디바이스(10)를 제조하는 방법에 있어서,
    상기 반도체 기판(12)의 제 1 영역(14)에 고전압 트랜지스터(38)를 위한 게이트 유전체로 사용하기 위해 상기 반도체 기판(12) 상에 제 1 산화물층(18)을 형성하는 단계;
    상기 제 1 산화물층(18)의 상부면 상에 질소 농후 산화물층(20)을 형성하기 위해 상기 제 1 산화물층(18)에 디커플드 플라즈마 질화(decoupled plasma nitridation)를 수행하는 단계로서, 상기 질소 농후 산화물층(20)은 10 원자 퍼센트를 초과하지 않는 질소 농도를 갖는, 상기 디커플드 플라즈마 질화 수행 단계;
    상기 기판의 일부분에 제 1 우물 영역(16)을 형성하는 단계;
    상기 제 1 우물 영역(16) 상의 상기 제 1 산화물층(18) 및 상기 질소 농후 산화물층(20)의 일부분을 제거하는 단계;
    상기 제 1 우물 영역(16) 내에 및 상에 비휘발성 메모리 트랜지스터를 위한 게이트 유전체로 사용하기 위한 우물 상에 제 1 절연층(24)을 형성하는 단계;
    상기 질소 농후 산화물층(20) 상에 및 상기 제 1 절연층(24) 상에 나노결정들(28)을 포함하는 전하 저장층을 형성하는 단계; 및
    상기 나노결정들을 포함하는 상기 전하 저장층과 상기 질소 농후 산화물층(20) 사이에 선택적으로 에칭제를 사용하여 상기 질소 농후 산화물층(20) 상의 상기 나노결정들을 포함하는 상기 전하 저장층을 제거함으로써 상기 질소 농후 산화물층(20)이 에칭 스톱층으로 기능하게 하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연층 상의 상기 전하 저장층 상에 게이트를 형성하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 영역(14) 상의 상기 질소 농후 산화물층(20) 상에 게이트를 형성하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    논리 트랜지스터(40)를 형성하는데 사용하기 위해 상기 기판의 제 2 부분에 우물(22)을 형성하는 단계;
    상기 기판의 상기 제 2 부분 상에 상기 질소 농후 산화물층(20) 및 상기 제 1 산화물층(18)의 일부분을 제거하는 단계;
    상기 기판의 상기 제 2 부분 상에 상기 논리 트랜지스터를 위한 게이트 유전체를 형성하는 단계; 및
    상기 논리 트랜지스터를 위한 상기 게이트 유전체 상에 게이트를 형성하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  5. 제 1 항에 있어서,
    상기 나노결정들을 포함하는 상기 전하 저장층을 제거하는 단계는 플루오르화 수소산을 사용한 습식 에칭(wet etching)을 수행하는 단계를 포함하는, 반도체 디바이스 제조 방법.
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