CN100411115C - 半导体装置的制造方法 - Google Patents
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Abstract
一种半导体装置的制造方法，在同一半导体衬底上具有MOS晶体管及扩散电阻层的半导体装置中，最大限度地抑制扩散电阻层的电流漏泄。本发明中，在n型阱(11)的整个面上形成栅极电极形成用膜(22a)，作为栅极电极形成部上和扩散电阻层(30)的一部分上的掩膜形成第二光致抗蚀剂层(42)，并以此为掩膜，各向异性蚀刻栅极电极形成用膜(22a)，形成栅极电极(22)及防损伤膜(22b)。其次，在所述n型阱(11)上的整个面上形成CVD绝缘膜之后，各向异性蚀刻所述CVD绝缘膜，在所述栅极电极及防损伤膜的侧壁形成侧壁隔离壁(23s)。再以栅极电极、防损伤膜及侧壁隔离壁(23s)为掩膜，掺杂高浓度p型杂质，形成MOS晶体管(20)的源极层(24s)、漏极层(24d)及扩散电阻层(30)的接点形成用p+型层(31)。
Description
技术领域
本发明涉及半导体装置的制造方法，特别是涉及在同一半导体衬底上具有MOS晶体管或扩散电阻的半导体装置的制造方法。
背景技术
目前，作为用于电视等图象接收机电路中的半导体装置已知有双极混载型IC。所谓双极混载型IC是例如MOS晶体管(在栅极电极的侧壁形成侧壁隔离壁而构成)及扩散电阻层(掺杂低浓度杂质而构成)与可通过大电流驱动的双极晶体管一起形成在同一半导体衬底上的半导体装置。在此，所述扩散电阻层用于在例如所述电路内产生必要的压降的目的等。
下面，参照附图说明可用于所述双极混载型IC的现有例的半导体装置的制造方法。图8～图12是现有例的半导体装置制造方法的说明图。另外，在图8～图12中表示在以形成于同一p型半导体衬底10上的双极晶体管(未图示)为主的各电子器件中，形成一组MOS晶体管20及扩散电阻30的区域的剖面图。
首先，如图8所示，在p型半导体衬底10上形成n型阱11。然后，在该n型阱11内，利用例如LOCOS(Local Oxidation of Silicon)法在后述的形成扩散电阻层30的区域周围形成元件分离层12。而且，在除元件分离层12以外的n型阱11的整个面上形成栅极绝缘膜21(例如由氧化硅膜构成)。
其次，如图9所示，在栅极绝缘膜21的一部分(邻接形成扩散电阻层30的区域的位置)上形成栅极电极22。然后，通过使用未图示的掩膜进行的曝光及显影在形成扩散电阻层30的区域上形成具有开口部40m的光致抗蚀剂层40。以该光致抗蚀剂层40为掩膜，对n型阱11掺杂低浓度的p型杂质(例如硼等)，形成p-型扩散层。
其次，如图10所示，除去光致抗蚀剂层40后，利用CVD法在整个面上形成CVD绝缘膜23(例如由氧化硅膜构成)。
然后，如图11所示，对CVD绝缘膜23进行各向异性蚀刻，在栅极电极22的侧壁形成侧壁隔离壁23s。
然后，如图12所示，利用未图示的掩膜选择性地掺杂高浓度的p型杂质，形成MOS晶体管20的源极层24s及漏极层24d、及用于形成扩散电阻层30的接点的接点形成用p+型层31。通过以上所示的制造方法，在同一p型半导体衬底10上形成MOS晶体管20(在栅极电极22的侧壁具有侧壁隔离壁23s)及扩散电阻层30。
另外，相关技术文献列举例如如下专利文献。
专利文献1：特开第3143366号公报
但是，在现有例的半导体装置的制造方法中，在各向异性蚀刻CVD绝缘膜23而形成侧壁隔离壁23s的工序中，因超量蚀刻在扩散电阻层30的表面产生结晶缺陷等损伤。由此，扩散电阻层30的状态产生了误差，扩散电阻层30的动作特性劣化。
即，在因所述超量蚀刻在扩散电阻层30(特别是与元件分离层的分界附近的区域)产生了损伤时，产生了多条漏泄电流泄漏到n型阱11的漏泄路径(参照图12的箭头)。特别是在同一p型半导体衬底10上形成的未图示的双极晶体管的驱动时间需要较长时间时，会产生高的焦耳热，而使同一型半导体衬底10上形成的扩散电阻层30过热，漏泄电流更加增大。结果产生了半导体装置的工作特性劣化的问题。另外，虽然在整个面上产生超量蚀刻引起的损伤，但由于在以后的工序中离子注入高浓度p型杂质的区域的浓度比其它离子注入低浓度p型杂质的区域的浓度高，故几乎不影响漏泄电流。
因此，在本发明的在同一半导体衬底上形成MOS晶体管及扩散电阻层的半导体装置的制造方法中，极大地抑制所述扩散电阻层的电流漏泄。
发明内容
本发明是鉴于所述问题点而开发的，其提供一种在同一半导体衬底上具有MOS晶体管及扩散电阻层的半导体装置的制造方法，至少具有以下的工序。
即，本发明半导体装置的制造方法包括：在半导体衬底上形成多个元件分离层的工序；在由所述元件分离层包围的所述半导体衬底上的区域掺杂低浓度的杂质，形成扩散电阻层的工序；在包括所述元件分离层和在邻接该元件分离层的区域形成的栅极绝缘膜的所述半导体衬底的整个面上形成栅极电极形成用膜的工序；在所述栅极电极形成部和所述扩散电阻层的一部分上形成蚀刻保护层，并以所述蚀刻保护层为蚀刻保护掩膜，各向异性蚀刻所述栅极电极形成用膜，形成栅极电极，同时形成防损伤膜的工序；在利用CVD法在所述半导体衬底的整个面上形成CVD绝缘膜后，各向异性蚀刻所述CVD绝缘膜，在所述栅极电极和防损伤膜的侧壁形成侧壁隔离壁的工序，其中，所述半导体装置与双极晶体管一起形成在所述同一半导体衬底上。
本发明中，在形成MOS晶体管的栅极电极的工序中，在扩散电阻层的一部分(特别是与元件分离层端部相接的区域)形成了防损伤膜。由此，可避免对扩散电阻层的在漏泄电流产生区域的超量蚀刻。因此，可极大地抑制起因于该损伤的电流漏泄。其结果是，即使在和形成所述扩散电阻层及MOS晶体管的半导体衬底相同的半导体衬底上同时形成可利用大电流驱动的双极晶体管，也可以极大地降低半导体装置工作特性的劣化。
附图说明
图1是本发明实施例的半导体装置制造方法的说明图；
图2是本发明实施例的半导体装置制造方法的说明图；
图3是本发明实施例的半导体装置制造方法的说明图；
图4是本发明实施例的半导体装置制造方法的说明图；
图5是本发明实施例的半导体装置制造方法的说明图；
图6是本发明实施例的半导体装置制造方法的说明图；
图7是本发明实施例的半导体装置制造方法的说明图；
图8是现有例的半导体装置制造方法的说明图；
图9是现有例的半导体装置制造方法的说明图；
图10是现有例的半导体装置制造方法的说明图；
图11是现有例的半导体装置制造方法的说明图；
图12是现有例的半导体装置制造方法的说明图；
具体实施方式
其次，参照附图说明本发明实施例的半导体装置的制造方法。在此，在本实施例的半导体装置中，后述的MOS(Metal Oxide Semiconductor)晶体管及扩散电阻层与在例如电视等图象接收机的电路中使用的可利用大电流驱动的双极晶体管一起形成在同一半导体衬底上。另外，本发明的半导体装置不限于此，在所述同一半导体衬底上除双极晶体管以外也可以形成其它电子器件。
图1～图7是本实施例的半导体装置制造方法的说明图。另外，在图1～图7中表示了在以在同一p型半导体衬底10上形成的双极晶体管(未图示)为主的各电子器件中，形成一组MOS晶体管20及扩散电阻30的区域的剖面图。另外，在本实施例中，利用以下所示的制造方法形成的MOS晶体管20是p沟道型晶体管，扩散电阻层30是由p型扩散层构成的扩散层。
首先，如图1所示，在p型半导体衬底10上形成n型阱11。然后，在该n型阱11内，利用例如LOCOS(Local Oxidation of Silicon)法在后述的形成扩散电阻层30的区域周围形成元件分离层12。在此，元件分离层12的膜厚最好为500nm左右。然后，在除元件分离层12以外的n型阱11的整个面上形成栅极绝缘膜21(例如由氧化硅膜构成)。在此，栅极绝缘膜21的膜厚最好为120nm左右。
其次，如图2所示，在n型阱11中，通过采用未图示的掩膜进行的曝光及显影在元件分离层12包围的区域上(即形成扩散电阻层30的区域上)形成具有开口部41m的第一光致抗蚀剂层41。然后，以该第一光致抗蚀剂层41为掩膜，对n型阱11掺杂(即离子注入)低浓度的p型杂质，并在n型阱11上，在元件分离层12包围的区域上形成p-型扩散层。该p-型扩散层构成扩散电阻层30。在此，低浓度p型杂质是例如硼(B+)，掺杂时的加速电压(能量)最好为30KeV左右、注入量最好为6×1012/cm2左右。
其次，如图3所示，在除去第一光致抗蚀剂层41之后，利用CVD(Chemical Vapor Deposition)法在包括所述栅极绝缘膜21及元件分离层12的半导体衬底的整个面上形成用于形成栅极电极22的栅极电极形成用膜22a。
然后，在所述栅极电极形成用膜22a上形成作为蚀刻保护层的第二光致抗蚀剂层42，并利用使用未图示掩膜进行的曝光及显影，在该第二光致抗蚀剂层42的主要部分形成开口部42m，在栅极电极形成部上和所述扩散电阻层30的一部分上保留第二光致抗蚀剂层42。
其次，如图4所示，以所述第二光致抗蚀剂层42为蚀刻保护掩膜，在栅极绝缘膜21的一部分上(邻接形成扩散电阻层30的区域的位置)形成栅极电极22，同时，在扩散电阻层30的一部分(主要部分以外)上形成防损伤膜22b。在此，所谓扩散电阻层30的主要部分上是指可在扩散电阻层30的两端部附近形成用于形成接点的接点形成用p+型层31的区域。另外，栅极电极22及防损伤膜22b的膜厚最好为例如200nm左右。该栅极电极22及防损伤膜22b是利用例如在多晶硅上层积硅化物构成的金属硅化物积层结构形成的，但也可以通过由多晶硅构成的单层结构或其它结构形成。
其次，如图5所示，除去第二光致抗蚀剂层42之后，利用CVD法在包括栅极电极22、防损伤膜22b及扩散电阻层30上的n型阱11的整个面上形成由例如氧化硅膜构成的CVD绝缘膜23。而后进行说明，该CVD绝缘膜23的一部分构成在栅极电极22的侧壁形成的侧壁隔离壁23s。另外，CVD绝缘膜23不限于氧化硅膜，也可以为其它材质的膜，例如也可以为氮化硅膜。
其次，如图6所示，对所述CVD绝缘膜23进行各向异性蚀刻。该各向异性蚀刻最好为例如等离子蚀刻。通过所述各向异性蚀刻除去在扩散电阻层30的主要部分上及n型阱11的一部分上形成的栅极绝缘膜21及CVD绝缘膜23，同时，除去栅极电极22及防损伤膜22b上不需要的CVD绝缘膜23。由此，露出扩散电阻层30的一部分，同时，在栅极电极22及防损伤膜22b的侧壁上形成侧壁隔离壁23s。
在此，扩散电阻层30的一部分(可形成用于形成接点的p+型层的位置以外的区域)保持被防损伤膜22b覆盖。因此，即使所述各向异性蚀刻为超量蚀刻(以超过需要的长时间进行的蚀刻)，也可以尽可能地避免因该超量蚀刻而在扩散电阻层30的一部分上产生损伤。
其次，如图7所示，以所述栅极电极22、防损伤膜22b及侧壁隔离壁23s为掩膜，掺杂高浓度p型杂质。由此，在扩散电阻层30上形成用于形成接点的接点形成用p+型层31，同时，形成MOS晶体管20的源极层24s及漏极层24d(即p+型层)。在此，高浓度p型杂质是例如二氟化硼(BF2+)，掺杂时的加速电压(能量)最好为40KeV左右，注入量最好为3×1015/cm2左右。
然后，通过除去第二光致抗蚀剂层42在同一p型半导体衬底10上完成MOS晶体管20及扩散电阻层30。
根据以上所示的半导体装置的制造方法，扩散电阻层30的一部分上(特别是与元件分离层端部相接的区域)不会受到超量蚀刻引起的损伤。由此，即使在高温工作时(例如通过大电流驱动未图示的双极晶体管产生高的焦耳热时)也可以尽可能地抑制现有例所见的电流漏泄。因此，最大限度地避免了起因于所述电流漏泄的半导体装置动作特性劣化。
另外，在所述的本实施例中，以500nm左右的膜厚形成元件分离层12，以120nm左右的膜厚形成栅极绝缘膜21，以200nm左右的膜厚形成栅极电极22，但本发明不限于此，也可以利用所述以外的膜厚形成这些层。
在本实施例中，掺杂的低浓度p型杂质为硼(B+)，加速电压(能量)为30KeV左右，注入量为6×1012/cm2左右，高浓度p型杂质为二氟化硼(BF2+)，加速电压为40KeV左右，注入量为3×1015/cm2左右，但本发明不限于此。即掺杂的低浓度p型杂质及高浓度p型杂质也可以为所述以外的p型杂质。另外，掺杂时的加速电压及注入量也可以为所述以外的加速电压及杂质。
在本实施例中，MOS晶体管20作为所谓的普通型晶体管，仅由p+型扩散层形成其源极层24s及漏极层24d，但本发明不限于此。即，本发明只要在MOS晶体管20的栅极电极22的侧壁形成侧壁隔离壁23s，则源极层24s及漏极层24d也可以应用于具有由p-型扩散层及p+型扩散层构成的LDD(Lightly Doped Drain)结构的MOS晶体管。
另外，在本实施例中，在n型阱11内掺杂p型杂质，形成了p沟道型MOS晶体管20及p-型扩散电阻层30，但本发明不限于此。即，也可以在p型半导体衬底10或p型阱上掺杂n型杂质形成n沟道型MOS晶体管及n-型扩散电阻层。另外，也可以在n型半导体衬底或n型阱上掺杂p型杂质形成p沟道型MOS晶体管及p-型扩散电阻层，还可以在形成于n型半导体衬底上的p型阱上掺杂n型杂质，形成n沟道型MOS晶体管及n-型扩散电阻层。
Claims (3)
1. 一种半导体装置的制造方法，该半导体装置在同一半导体衬底上具有MOS晶体管及扩散电阻层，所述半导体装置的制造方法的特征在于，包括：在所述半导体衬底上形成多个元件分离层的工序；在由所述元件分离层包围的所述半导体衬底上的区域掺杂低浓度的杂质，形成扩散电阻层的工序；在包括所述元件分离层和在邻接该元件分离层的区域形成的栅极绝缘膜的所述半导体衬底的整个面上形成栅极电极形成用膜的工序；在所述栅极电极形成部上和所述扩散电阻层的一部分上形成蚀刻保护层，并以所述蚀刻保护层为蚀刻保护掩膜，各向异性蚀刻所述栅极电极形成用膜，形成栅极电极，同时形成防损伤膜的工序；在利用CVD法在所述半导体衬底的整个面上形成CVD绝缘膜之后，各向异性蚀刻所述CVD绝缘膜，在所述栅极电极和防损伤膜的侧壁形成侧壁隔离壁的工序，其中，所述半导体装置与双极晶体管一起形成在所述同一半导体衬底上。
2. 如权利要求1所述的半导体装置的制造方法，其特征在于，在所述形成侧壁隔离壁的工序之后包括：以所述栅极电极、防损伤膜及侧壁隔离壁为掩膜，掺杂高浓度杂质，形成所述MOS晶体管的源极层及漏极层的工序。
3. 一种半导体装置的制造方法，该半导体装置在同一第一导电型半导体衬底上具有MOS晶体管及第一导电型扩散电阻层，所述半导体装置的制造方法的特征在于，包括：在所述第一导电型半导体衬底上形成第二导电型阱的工序；在所述第二导电型阱内形成多个元件分离层的工序；在由所述元件分离层包围的所述第二导电型阱上的区域形成具有开口部的光致抗蚀剂层，并以所述光致抗蚀剂层为掩膜，对所述第二导电型阱掺杂低浓度的第一导电型杂质，形成第一导电型扩散电阻层的工序；在包括所述元件分离层和在邻接该元件分离层的区域形成的栅极绝缘膜的所述半导体衬底的整个面上形成栅极电极形成用膜的工序；在所述栅极电极形成部上和所述扩散电阻层的一部分上形成蚀刻保护层，并以所述蚀刻保护层为蚀刻保护掩膜，各向异性蚀刻所述栅极电极形成用膜，形成栅极电极，同时形成防损伤膜的工序；利用CVD法在所述半导体衬底的整个面上形成CVD绝缘膜之后，各向异性蚀刻所述CVD绝缘膜，在所述栅极电极及防损伤膜的侧壁形成侧壁隔离壁的工序；以所述栅极电极、防损伤膜及侧壁隔离壁为掩膜，掺杂高浓度的第一导电型杂质，形成所述MOS晶体管的源极层及漏极层、以及所述扩散电阻层的接点形成用高浓度层的工序，其中，所述半导体装置与双极晶体管一起形成在所述同一半导体衬底上。
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