KR100278916B1 - 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체소자 및 그 제조방법에 관한것으로서, 불순물을 포함하는 다결정실리콘층 패턴과 그상측에 적층되어 있는 진성 실리콘층 패턴의 적층 구조로 게이트전극을 형성하고, 상기 게이트전극의 진성 실리콘층과 양측의 반도체기판에 전이금속 도포 및 열처리 방법으로 실리사이드막을 형성하여 상기 실리사이드막과 진성 실리콘층의 계면에 전이금속-Si-O 형태의 실리사이드 침투 방지용 경계막으로 형성하였으므로, 실리사이드막이 다결정 실리콘층으로 침투하여 MOSFET의 구동 전압이 안정되고 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체 소자 및 그 제조방법

제1도는 종래 기술에 따른 반도체소자의 단면도.

제2(a)도 내지 제2(d)도는 본 발명의 일실시예에 따른 반도체소자의 제조공정도.

제3(a)도 내지 제3(d)도는 본 발명의 다른 실시예에 따른 반도체소자의 제조공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 소자분리 산화막

3 : 게이트산화막 4 : 다결정실리콘층

4A : 실리콘층 5 : 절연 스페이서

6 : 저농도 불순물 확산영역 7 : 실리사이드막

8 : 고농도 불순물 확산영역 9 : 전이금속 산화막

10 : 절연막

본 발명은 반도체소자 및 그 제조방법에 관한것으로서, 특히 게이트전극을 불순물을 포함하는 다결정실리콘층과 진성 실리콘층의 적층 구조로 형성하고, 상기 게이트전극 양측의 반도체기판과 게이트전극의 상측에 실리사이드막을 형성하여 구동전압이 안정되고 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자 및 그 제조방법에 관한 것이다.

반도체 소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)의 게이트 전극폭이 감소되고 있다. 그러나 게이트전극의 폭이 N배 줄어들면 게이트전극의 전기 저항이 N배 증가되어 반도체소자의 동작속도를 떨어뜨리는 문제점이 있다.

따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 다결정실리콘층/산화막의 계면 특성을 이용하여 다결정실리콘층과 실리사이드의 적층 구조인 폴리사이드(polycide)가 저저항 게이트로서 실용화되었으며, 다결정 실리콘층상에 W 등과 같은 고융점금속층을 적층하여 저저항 게이트를 형성하기도한다.

일반적으로 반도체 회로를 구성하는 트랜지스터의 가장 중요한 기능인 전류구동능력을 고려하여 MOSFET의 채널폭을 조절한다.

가장 널리 쓰이는 MOSFET는 불순물이 도핑된 다결정실리콘층을 게이트 전극으로 사용하고, 반도체기판상에 불순물이 도핑된 확산영역을 소오스/드레인전극으로 사용한다.

여기서 상기 게이트전극의 면저항은 약 30~700Ω/_?정도이며, 소오스/드레인전극의 면저항은 N+의 경우에는 약 70~1500Ω/_?, P+의 경우 약 100~2500Ω/_?정도이고, 게이트전극이나 소오스/드레인전극상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택당 약 30~700Ω/_?정도이다.

이와 같이 게이트전극과 소오스/드레인전극의 높은 면저항 및 콘택저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나, 선택적 금속막 증착 방법으로 게이트전극과 소오스/드레인전극의 상부에만 금속 실리사이드막이나 선택적 금속막을 형성하여 MOSFET의 전류구동능력을 증가시켰다.

예를들어 Ti 실리사이드나 선택적 W을 사용하면 게이트전극과 소오스/드레인전극의 면저항을 약 50Ω/_?, 콘택저항은 약 3Ω/_?이하로 현저하게 감소되어 MOSFET의 전류구동능력이 40% 이상 증가시켜 MOSFET의 고집적화가 가능하다.

그러나 상기와 같은 고융점금속을 적층한 게이트전극은 고융점 금속층 형성 공정시 스파이크 현상에 의해 고융점 금속이 게이트 절연막내로 침투하여 계면준위나 고정전하를 증가시키고, 게이트전극 형성후의 고온 열처리 공정에서 고융점금속이 산화되는 등의 문제점이 있으며, 이를 해결하기 위하여 고융점금속을 고순도화하고, 고융점금속막 형성방법을 개선하거나, H₂O/H₂혼합가스 분위기에서 열처리하여 산화를 방지하는 방법등이 연구되고 있다.

종래 반도체소자의 MOSFET 제조방법에 관하여 제1도를 참조하여 살펴보면 다음과 같다.

먼저, 반도체기판(1) 상에 소자분리 산화막(2)과 게이트산화막(3)이 형성되어 있으며, 상기 게이트산화막(2) 상에 다결정실리콘층(4) 패턴으로 된 게이트전극이 형성되어 있고, 상기 다결정 실리콘층(4)의 측벽에 절연 스페이서(5)가 형성되어 있다.

또한 상기 게이트전극 양측의 반도체기판(1)에 저농도 불순물 확산영역(6)과 고농도 불순물 확산영역(8)으로 구성되는 엘.디.디(Lightly doped drain; 이하 LDD라 칭함) 구조의 소오스/드레인 전극이 형성되어 있고, 상기 노출되어 있는 다결정 실리콘층(4) 패턴과 반도체기판(1)상에 실리사이드막(7)이 형성되어 있다.

상기와 같은 종래 반도체소자는 다결정 실리콘층 패턴으로된 게이트전극의 상측에 형성되는 실리사이드막 형성 공정은 전이금속을 도포하고 열처리하여 형성하는데, 이때 상기 다결정 실리콘층의 실리콘이 소모되어 도전성의 실리사이드 물질이 게이트산화막으로 침투하여 게이트산화막의 막질을 저하시켜 소자동작의 신뢰성을 떨어뜨리고, 심한 경우 불량이 발생되어 공정수율을 저하시키는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 게이트전극을 불순물을 포함하는 다결정 실리콘층과 진성 실리콘층 및 실리사이드막의 적층 구조로 형성하여 실리사이드 물질이 불순물을 포함하는 다결정 실리콘층으로 침투되지 않아 게이트산화막의 막질 저하를 방지하여 공정수율 및 소작동작의 신뢰성을 향상시킬 수 있는 반도체 소자를 제공함에 있다.

본 발명의 다른 목적은 게이트전극을 불순물을 포함하는 다결정 실리콘층과 진성 실리콘층의 적층 구조로 형성한 후, 상기 진성 실리콘츠의 상측에 실리사이드막을 형성하여 실리사이드 물질이 불순물을 포함하는 다결정 실리콘층으로 침투하지 못하도록하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.

상기와 같은 목적들을 달성하기 위한 본 발명에 따른 반도체소자의 특징은, 반도체기판상에 형성되어 있는 게이트산화막과, 상기 게이트산화막 상에 형성되어 있으며, 불순물을 포함하는 다결정 실리콘층과 진성 실리콘층과 실리사이드막의 적층 구조로 형성되어 있는 게이트전극과, 상기 게이트전극 양측의 반도체기판에 형성되어 있는 확산영역을 구비함에 있다.

본 발명에 따른 반도체소자의 다른 특징은, 반도체기판상에 형성되어 있는 게이트산화막과, 상기 게이트산화막상에 형성되어 있으며, 불순물을 포함하는 凸자 형상의 다결정 실리콘층과 그 상측에 적층되어 있는 진성 실리콘층과 실리사이드막의 적층 구조로 형성되어 있는 게이트전극과, 상기 게이트전극 양측의 반도체기판에 형성되어 있는 확산영역과, 상기 게이트전극의 턱이진 측벽에 형성되어 있는 절연 스페이서를 구비함에 있다.

다른 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법의 특징은, 반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막 상에 게이트전극이 되는 불순물을 포함하는 다결정 실리콘층 패턴과 진성 실리콘층 패턴의 적층막 패턴을 형성하는 공정과, 상기 다결정 실리콘층 패턴 양측의 반도체기판에 저농도 불순물 확산영역을 형성하는 공정과, 상기 다결정 실리콘층 패턴과 진성 실리콘층 패턴의 측벽에 절연 스페이서를 형성하는 공정과, 상기 절연 스페이서에 의해 노출되어 있는 반도체기판에 고농도 불순물 확산영역을 형성하는 공정과, 상기 노출되어 있는 실리콘층 패턴과 반도체기판의 표면에 실리사이드막을 형성하는 공정을 구비함에 있다.

또한 본 발명에 따른 반도체소자 제조방법의 다른 특징은, 반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막 상에 불순물을 포함하는 다결정 실리콘층을 형성하는 공정과, 상기 다결정 실리콘층 상에 진성 실리콘층을 형성하는 공정과, 상기 다결정 실리콘층에서 게이트전극으로 예정되어 있는 부분 상측의 진성 실리콘층상에 감광막패턴을 형성하는 공정과, 상기 감광막패턴에 의해 노출되어 있는 진성 실리콘층과 예정된 두께의 다결정실리콘층을 제거하여 단차진 다결정 실리콘층과 진성 실리콘층 패턴을 형성하는 일차 식각 공정과, 상기 두께가 얇은 다결정 실리콘층 하부의 반도체기판에 저농도 불순물 확산영역을 형성하는 공정과, 상기 다결정 실리콘층의 단차 측벽에 절연 스페이서를 형성하는 공정과, 상기 절연 스페이서 양측의 반도체기판에 상기 저농도 불순물 확산영역과 중첩되는 고농도 불순물 확산영역을 형성하는 공정과, 상기 두께가 얇은 다결정 실리콘층과 게이트산화막을 순차적으로 제거하여 반도체기판을 노출시키는 이차식각 공정과, 상기 노출되어 있는 반도체기판과 진성 실리콘층의 표면에 실리사이드막을 형성하는 공정을 구비함에 있다.

이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.

제2(a)도 내지 제2(d)도는 본 발명의 일실예에 따른 반도체소자의 제조공정도로서, 제2(d)가 완성된 상태의 단면도이므로, 구조와 함께 제조방법을 설명하여 중복 설명을 피한다.

먼저, 제 1 도전형, 예를들어 P형 반도체기판(1)상에 소자분리를 위한 소자분리 산화막(2)을 형성하고, 전 표면에 게이트산화막(3)과 불순물을 포함하는 다결정 실리콘층(4)과 진성 실리콘층(4A)를 순차적 형성한다. 여기서 상기 진성 실리콘층(4A)은 비정질이나 다결정 실리콘으로 형성한다. (제2(a)도 참조).

그다음 상기 진성 실리콘층(4A)과 다결정 실리콘층(4)을 게이트전극 마스크를 사용하여 이방성 식각방법으로 순차적으로 패턴잉하여 진성 실리콘층(4A) 패턴과 다결정 실리콘층(4) 패턴의 적층 구조를 형성한 후, 상기 구조의 전 표면에 제 2 도전형, 예를들어 N형의 인 등과 같은 불순물을 이온주입하여 저농도 불순물 확산영역(6)을 형성한다. 상기 식각 공정시 상기 게이트 산화막(3)도 함께 제거되어 반도체기판(1)을 노출시킨다. (제2(b)도 참조).

그후, 상기 진성 실리콘층(4A) 패턴과 다결정 실리콘층(4) 패턴의 측벽에 절연재질, 예를들어 산화막이나 질화막을 전면 도포 및 이방성 식각하여 절연 스페이서(5)를 형성한 후, 상기 절연 스페이서(5) 양측의 반도체기판(1)에 불순물, 예를들어 As 이온을 이온주입하여 상기 저농도 불순물 확산영역(6)과 중첩되는 고농도 불순물 확산영역(8)을 형성한다. (제2(c)도 참조).

그다음 상기 구조의 전표면에 실리사이드 가공한 금속, 예를들어 Ti, Ta, Cr, Mo 또는 Nb 등의 전이금속(도시되지 않음)을 도포한 후, 산소 분위기에서 고온 열처리하여 상기 노출되어 있는 반도체기판(1)과 진성 실리콘층(4A) 패턴의 상측에 실리사이드막(7)을 형성하여 MOSFET의 구동전압을 안정화시킨다. 상기 고온 열처리 공정시 실리사이드막(7)과 진성 실리콘층(4A)의 계면에 산소가 유입되어 전이금속-Si-O 형태의 실리사이드 침투방지용 경계막(도시되지 않음)이 형성되며, 상기 구조의 나머지 부분, 즉 절연 스페이서(5)나 소자분리 산화막(2)의 상측에는 전이금속 산화막(9)이 형성된다.

그다음 상기 실리사이드막(7)이 다른 불순물 가스와 반응하는 것을 방지하기 위하여 절연재질, 예를들어 열산화막으로된 절연막(10)을 상기 구조의 전표면에 형성한다.

이때 상기 고온 열처리 공정과 절연막(10) 형성 공정을 동일한 장치에서 인-시튜(in-situ) 방법으로 형성할 수도 있다. (제2(d)도 참조).

제3(a)도 내지 제3(d)도는 본 발명의 다른 실예에 따른 반도체소자의 제조공정도로서, 제3(d)가 완성된 상태의 단면도이므로, 구조와 함께 제조방법을 설명하여 중복 설명을 피한다.

먼저, 반도체기판(1)상에 소자분리를 위한 소자분리 산화막(2)을 형성하고, 전 표면에 게이트산화막(3)과 불순물을 포함하는 다결정 실리콘층(4) 그리고 진성 실리콘층(4A)를 순차적 형성한다. 여기서 상기 진성 실리콘층(4A)은 비정질이나 다결정 실리콘으로 형성한다. (제3(a)도 참조).

그다음 상기 게이트전극 마스크를 사용하여 상기 진성 실리콘층(4A)과 예정된 두께의 다결정 실리콘층(4)을 순차적으로 이방성 식각방법으로 제거하여 진성 실리콘층(4A) 패턴과 단차진 다결정 실리콘층(4)의 적층 구조를 형성한 후, 상기 두께가 얇아진 다결정 실리콘층(4) 하부의 반도체기판(1)에 저농도 불순물 확산영역(6)을 형성한다. (제3(b)도 참조).

그후, 상기 단차진 다결정 실리콘층(4)과 진성 실리콘층(4A) 패턴의 측벽에 절연재질, 예를들어 테오스(tetra echyl ortho silicate; 이하 TEOS라 칭함), 산화막 또는 질화막로 된 절연 스페이서(5)를 전면 도포 및 이방성 식각방법으로 형성한다.

그다음 상기 절연 스페이서(5) 양측의 나머지 두께의 다결정 실리콘층(4)과 게이트산화막(3)을 순차적으로 이방성식각 방법으로 제거하여 반도체기판(1)을 노출시키는 凸자 형상의 다결정 실리콘층(4) 패턴을 형성하고, 상기 다결정 실리콘층(4) 패턴 양측의 반도체기판(1)에 고농도 불순물 확산영역(8)을 형성하여 LDD 구조의 소오스/드레인 전극을 완성한다. (제3(c)도 참조).

그다음 상기 구조의 전표면에 실리사이드 가공한 금속, 예를들어 Ti, Ta, Cr, Mo 또는 Nb 등의 전이금속(도시되지 않음)을 도포한 후, 산소 분위기에서 고온 열처리하여 상기 노출되어 있는 반도체기판(1)과 진성 실리콘층(4A) 패턴의 상측에 실리사이드막(7)을 형성하고, 절연 스페이서(5)나 소자분리 산화막(2)의 상측에 전이금속 산화막(9)을 형성한다. 이때 상기 실리사이드막(7)과 진성 실리콘층(4A)의 계면에 산소가 유입되어 전이금속-Si-O 형태의 실리사이드 침투방지용 경계막(도시되지 않음)이 형성된다.

그후, 상기 구조의 전표면에 열산화막으로된 절연막(10)을 형성한다. (제3(d)도 참조).

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자 및 그 제조방법은 불순물을 포함하는 다결정실리콘층 패턴과 그상측에 적층되어 있는 진성 실리콘층 패턴의 적층 구조로 게이트전극을 형성하고, 상기 게이트전극의 진성 실리콘층과 양측의 반도체기판에 전이금속 도포 및 열처리 방법으로 실리사이드막을 형성하여 상기 실리사이드막과 진성 실리콘층의 계면에 전이금속-Si-O 형태의 실리사이드 침투 방지용 경계막으로 형성하였으므로, 실리사이드막이 다결정 실리콘층으로 침투하여 MOSFET의 구동 전압이 안정되고 공정수율 및 소자동작의 신뢰성을 향상시킬 수 이점이 있다.

Claims (13)

1. 반도체기판상에 형성되어 있는 게이트산화막과, 상기 게이트산화막상에 형성되어 있으며, 불순물을 포함하는 다결정 실리콘층과 진성 실리콘층과 실리사이드막의 적층 구조로 형성되어 있는 일련의 게이트전극과, 상기 게이트전극 양측의 반도체기판에 형성되어 있는 확산영역을 구비하는 반도체소자.
2. 제1항에 있어서, 상기 진성 실리콘층을 다결정 실리콘층이나 비정질 실리콘층으로 형성하는 것을 특징으로하는 반도체소자.
3. 제1항에 있어서, 상기 실리사이드막을 Ti, Ta, Cr, Mo 및 Nb 으로 이루어지는 군에서 임의로 선택되는 하나의 전이 금속으로 형성되는 것을 특징으로 하는 반도체소자.
4. 반도체기판상에 형성되어 있는 게이트산화막과, 상기 게이트산화막상에 형성되어 있으며, 불순물을 포함하는 凸자 형상의 다결정 실리콘층과 그 상측에 적층되어 있는 진성 실리콘층과 실리사이드막의 적층 구조로 형성되어 있는 일련의 게이트전극과, 상기 게이트전극 양측의 반도체기판에 형성되어 있는 확산영역과, 상기 게이트전극의 턱이진 측벽에 형성되어 있는 절연 스페이서를 구비하는 반도체소자.
5. 제4항에 있어서, 상기 절연 스페이서가 TEOS, 산화막 및 질화막으로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성되어있는 것을 특징으로하는 반도체소자.
6. 반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막 상에 게이트전극이 되는 불순물을 포함하는 다결정 실리콘층 패턴과 진성 실리콘층 패턴의 적층막 패턴을 형성하는 공정과, 상기 다결정 실리콘층 패턴 양측의 반도체기판에 저농도 불순물 확산영역을 형성하는 공정과, 상기 다결정 실리콘층 패턴과 진성 실리콘층 패턴의 측벽에 절연 스페이서를 형성하는 공정과, 상기 절연 스페이서에 의해 노출되어 있는 반도체기판에 고농도 불순물 확산영역을 형성하는 공정과, 상기 노출되어 있는 실리콘층 패턴과 반도체기판의 표면에 실리사이드막을 형성하는 공정을 구비하는 반도체소자의 제조방법.
7. 제6항에 있어서, 상기 진성 실리콘층을 다결정 실리콘층이나 비정질 실리콘층으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
8. 제8항에 있어서, 상기 실리사이드막을 Ti, Ta, Cr, Mo 및 Nb 으로 이루어지는 군에서 임의로 선택되는 하나의 전이 금속으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
9. 제6항에 있어서, 상기 실리사이드막 형성 공정을 상기 고농도 불순물 확산영역을 형성한 상태의 전표면에 전이금속막을 형성하고, 산소 분위기에서 열처리하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
10. 제9항에 있어서, 상기 산소 분위기에서 열처리 공정시 절연막 상측의 전이금속이 전이금속 산화막이 되는 것을 특징으로 하는 반도체소자의 제조방법.
11. 반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막 상에 불순물을 포함하는 다결정 실리콘층을 형성하는 공정과, 상기 다결정 실리콘층 상에 진성 실리콘층을 형성하는 공정과, 상기 다결정 실리콘층에서 게이트전극으로 예정되어 있는 부분 상측의 진성 실리콘층상에 감광막패턴을 형성하는 공정과, 상기 감광막패턴에 의해 노출되어 있는 진성 실리콘층과 예정된 두께의 다결정실리콘층을 제거하여 단차진 다결정 실리콘층과 진성 실리콘층 패턴을 형성하는 일차 식각 공정과, 상기 두께가 얇은 다결정 실리콘층 하부의 반도체기판에 저농도 불순물 확산영역을 형성하는 공정과, 상기 다결정 실리콘층의 단차 측벽에 절연 스페이서를 형성하는 공정과, 상기 절연 스페이서 양측의 반도체기판에 상기 저농도 불순물 확산영역과 중첩되는 고농도 불순물 확산영역을 형성하는 공정과, 상기 두께가 얇은 다결정 실리콘층과 게이트산화막을 순차적으로 제거하여 반도체기판을 노출시키는 이차식각 공정과, 상기 노출되어 있는 반도체기판과 진성 실리콘층의 표면에 실리사이드막을 형성하는 공정을 구비하는 반도체소자의 제조방법.
12. 제11항에 있어서, 상기 일.이차 식각공정을 이방성식각방법으로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
13. 제11항에 있어서, 상기 절연 스페이서를 테오스, 산화막 및 질화막으로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성하는것을 특징으로 하는 반도체소자의 제조방법.