JP2011018751A - 半導体装置 - Google Patents
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Abstract
【解決手段】本発明に係る半導体装置に備えられた隣接位置に配置される保護装置50A,50Bは、第1導電型半導体基板1と、第1導電型ウェル12と、保護対象の回路の端子に接続された第2導電型の第1の領域22、21cと、第1の電圧が印加される、第2導電型の第2の領域21b、21dと、第1導電型ウェル12を囲むように形成された第2導電型ガードリングウェル23と、ガードリングウェル23の深層部に接触し、第1の領域22、21cに接触せずに隣接して形成された第2導電型深層領域24と、第1導電型ウェル12よりも不純物濃度が高く、第2導電型深層領域24より下層に配置され、第1の領域22の下層から、少なくともその近傍領域の第2導電型深層領域24までに亘って形成された第1導電型深層領域14とを備える。
【選択図】図2
Description
図1に、本実施形態1に係る保護装置を有する半導体装置のレイアウト構成を示す模式的平面図を、図2に、図1のII−II切断部断面図を示す。なお、図1及び図2においては、説明の便宜上、フィールド酸化膜や層間絶縁膜、上層配線層等の図示を省略する。以降の図においても同様とする。また、実施形態1においては、第1導電型としてP型を例にとり説明する。また、以降の説明において、適宜、「P型」のものは「P」、「N型」のものは「N」と表記する。
次に、上記実施形態とは異なる保護装置を有する半導体装置の一例について説明する。本実施形態2に係る半導体装置は、以下の点を除く基本的な構成は上記実施形態1と同様である。すなわち、上記実施形態1においては、静電保護装置50Aから静電保護装置50Bの全領域に亘って深層部Pウェル14が形成されていたのに対し、本実施形態2においては、深層部Pウェル14が形成されていた位置に、これに代わり、ドレインNウェル22を覆い、かつ、ドレインNウェル22下層から深層部Nウェル24の一部と平面視上、重畳的に配置される領域まで延在されたP型エピタキシャル層15を配設している点において相違する。
11 P型拡散層
12 Pウェル
13 グランドPウェル
14 深層部Pウェル
15 P型エピタキシャル層
21 N型拡散層
22 ドレインNウェル
23 ガードリングNウェル
24 深層部Nウェル
30 ゲート
50A,50B 保護装置
55 Nch保護トランジスタ
100 半導体装置
Claims (7)
- 隣接位置に複数の保護装置を備える半導体装置であって、
前記保護装置は、
第1導電型半導体基板と、
前記第1導電型半導体基板の一面に形成された第1導電型ウェルと、
前記第1導電型ウェルに形成され、保護対象の回路の端子に接続された第2導電型の第1の領域と、
前記第1導電型ウェルに形成され、第1の電圧が印加される、第2導電型の第2の領域と、
前記第1導電型ウェルを囲むように形成された第2導電型ガードリングウェルと、
前記半導体基板内に形成され、前記ガードリングウェルの深層部に接触し、前記第1の領域に接触せずに隣接して形成された第2導電型深層領域と、
前記第1導電型ウェルよりも不純物濃度が高く、前記第2導電型深層領域より下層に配置され、前記第1の領域の下層から、少なくともその近傍領域の前記第2導電型深層領域までに亘って形成された第1導電型深層領域とを備え、
前記第2導電型の第1の領域は、前記第1導電型ウェルの深さ以上の深さに形成されている半導体装置。 - 隣接位置に複数の保護装置を備える半導体装置であって、
前記保護装置は、
第1導電型半導体基板と、
前記第1導電型半導体基板の一面に形成された第1導電型ウェルと、
前記第1導電型ウェルに形成され、保護対象の回路の端子に接続された第2導電型の第1の領域と、
前記第1導電型ウェルに形成され、第1の電圧が印加される、第2導電型の第2の領域と、
前記第1導電型ウェルを囲むように形成された第2導電型ガードリングウェルと、
前記半導体基板内に形成され、前記ガードリングウェルの深層部に接触し、前記第1の領域に接触せずに隣接して形成された第2導電型深層領域と、
前記第1導電型ウェルよりも不純物濃度が高く、前記第2導電型深層領域より下層に配置され、前記第1の領域の下層から、少なくともその近傍領域の前記第2導電型深層領域までに亘って形成された第1導電型深層領域とを備え、
前記第1の領域と前記第2の領域とは、それぞれ電界効果トランジスタのソース又はドレインを形成し、
前記第2導電型の第1の領域は、前記第1導電型ウェルの深さ以上の深さに形成されている半導体装置。 - 隣接位置に複数の保護装置を備える半導体装置であって、
前記保護装置は、
第1導電型半導体基板と、
Nch保護トランジスタを取り囲む第2導電型ガードリングウェルと、
前記Nch保護トランジスタのドレインとして機能する第1の領域と、
前記第1の領域と接続され、保護対象の回路に接続される端子と、
前記第2導電型ガードリングウェルの深層部に接触し、かつ、前記第1の領域と所定の間隔を持って配置された第2導電型深層領域と、
前記第1の領域、前記第2導電型深層領域、及び前記第2導電型ガードリングウェルで囲まれた領域に形成された第1導電型ウェルと、
前記第1導電型ウェルよりも不純物濃度が高く、前記第2導電型深層領域より下層に配置され、前記第1の領域の下層から、少なくともその近傍領域の前記第2導電型深層領域の一部までに亘って形成された第1導電型深層領域と、
を備え、
前記Nch保護トランジスタのソース、及びバックゲートバイアス、並びに、前記隣接する保護装置間に配置された第1導電型の第3の領域には、第1の電位が接続され、前記第2導電型ガードリングには、第1の電位より電位の高い第2の電位が接続されている半導体装置。 - 前記第1導電型がP型であり、前記第2導電型がN型であることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 前記第1導電型ウェル、前記第1の領域、前記第2導電型深層領域が、順に寄生バイポーラトランジスタの、ベース、エミッタ、コレクタを形成し、
前記第1導電型深層領域、前記隣接する保護装置に形成された一方の第1の領域、前記隣接する保護装置に形成された他方の第1の領域が、順に第2の寄生バイポーラトランジスタのベース、エミッタ、コレクタを形成することを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。 - 前記第1導電型深層領域は、前記隣接する保護装置間に配置された第1導電型拡散層の下層にまで延在されていることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 前記第1導電型深層領域は、前記隣接する保護装置、及びこれらの間隙に実質的に全面に亘って形成されていることを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
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