JPH0282569A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置およびその製造方法に関し、特
に、単一の半導体基板上に低圧用および高圧用の電界効
果素子が形成された半導体装置およびその製造方法に関
する。
に、単一の半導体基板上に低圧用および高圧用の電界効
果素子が形成された半導体装置およびその製造方法に関
する。
［従来の技術］
第３図は、二重拡散構造を持つ高圧用のＭＯＳ電界効果
トランジスタと低圧用のＭＯＳ電界効果トランジスタと
が単一の半導体基板上に形成された半導体装置の従来の
断面構造図である。第３図を参照して、低圧用素子領域
内に低圧用ＭＯＳ電界効果トランジスタ１００が形成さ
れ、高圧用素子領域内に高圧用ＭＯＳ電界効果トランジ
スタ２００が形成されている。高圧用のトランジスタ２
００は、ソースおよびドレイン２の各々がｎ型半導体基
板１中に形成された２つの低濃度不純物拡散領域ｐ−お
よびｎ−に形成される。ゲート６はゲート酸化膜４１上
に形成される。絶縁層５内に形成されたコンタクトホー
ル中に配線祠料７が形成される。一方、低圧用トランジ
スタ１００は、各々のソースおよびドレイン３が基板１
中に形成された高濃度不純物拡散領域ｐ＋“に形成され
る。
トランジスタと低圧用のＭＯＳ電界効果トランジスタと
が単一の半導体基板上に形成された半導体装置の従来の
断面構造図である。第３図を参照して、低圧用素子領域
内に低圧用ＭＯＳ電界効果トランジスタ１００が形成さ
れ、高圧用素子領域内に高圧用ＭＯＳ電界効果トランジ
スタ２００が形成されている。高圧用のトランジスタ２
００は、ソースおよびドレイン２の各々がｎ型半導体基
板１中に形成された２つの低濃度不純物拡散領域ｐ−お
よびｎ−に形成される。ゲート６はゲート酸化膜４１上
に形成される。絶縁層５内に形成されたコンタクトホー
ル中に配線祠料７が形成される。一方、低圧用トランジ
スタ１００は、各々のソースおよびドレイン３が基板１
中に形成された高濃度不純物拡散領域ｐ＋“に形成され
る。
ゲート１１はゲート酸化膜４３上に形成される。
第３図に示した半導体装置の従来の製造方法では、同一
の酸化工程によってゲート酸化膜４１および４３が形成
されており、したがってゲート酸化膜４１および４３の
厚さは互いに等しい。
の酸化工程によってゲート酸化膜４１および４３が形成
されており、したがってゲート酸化膜４１および４３の
厚さは互いに等しい。
［発明が解決しようとする課題］
このように、第３図に示した半導体装置では、低圧用の
トランジスタ１００と高圧用のトランジスタ２００とが
同じ厚さのゲート酸化膜４３および４１を有しているの
で、トランジスタ２００の電気的特性がトランジスタ１
００の特性と類似している。したがって、高圧用トラン
ジスタ２００の動作電圧領域が低圧用トランジスタ１０
０の動作電圧領域に制限されて、高い動作電圧および大
電流の要求に対し、限界が生じていた。
トランジスタ１００と高圧用のトランジスタ２００とが
同じ厚さのゲート酸化膜４３および４１を有しているの
で、トランジスタ２００の電気的特性がトランジスタ１
００の特性と類似している。したがって、高圧用トラン
ジスタ２００の動作電圧領域が低圧用トランジスタ１０
０の動作電圧領域に制限されて、高い動作電圧および大
電流の要求に対し、限界が生じていた。
この発明の１つの目的は、高圧用の電界効果素子の動作
電圧領域が低圧用の電界効果素子の動作電圧領域によっ
て制限されることを防ぐことのできる半導体装置および
その製造方法を提供することである。
電圧領域が低圧用の電界効果素子の動作電圧領域によっ
て制限されることを防ぐことのできる半導体装置および
その製造方法を提供することである。
この発明のもう１つの目的は、同一基板上に形成された
高圧用および低圧用の電界効果素子のしきい電圧を制御
できる半導体装置およびその製造方法を提供することで
ある。
高圧用および低圧用の電界効果素子のしきい電圧を制御
できる半導体装置およびその製造方法を提供することで
ある。
［課題を解決するための手段］
請求項（１）の発明にかかる半導体装置は、単一の半導
体基板上に少なくとも低圧用の第１の電界効果素子と高
圧用の第２の電界効果素子とが形成される。第１の電界
効果素子はゲート電極が前記基板の主表面上に形成され
た第１のゲート絶縁膜上に形成される。第２の電界効果
素子のソース電極およびドレイン電極は、前記基板内に
二重拡散構造によって構成される。第２の電界効果素子
のゲート電極は、基板の主表面上に順に形成された第２
および第３のゲート絶縁膜の上に形成される。
体基板上に少なくとも低圧用の第１の電界効果素子と高
圧用の第２の電界効果素子とが形成される。第１の電界
効果素子はゲート電極が前記基板の主表面上に形成され
た第１のゲート絶縁膜上に形成される。第２の電界効果
素子のソース電極およびドレイン電極は、前記基板内に
二重拡散構造によって構成される。第２の電界効果素子
のゲート電極は、基板の主表面上に順に形成された第２
および第３のゲート絶縁膜の上に形成される。
請求項（２）の発明にかかる半導体装置の製造方法では
、単一の半導体基板上に少なくとも低圧用の第１の電界
効果素子と高圧用の第２の電界効果素子とが形成される
。第１の電界効果素子は、そのゲート電極が前記基板の
主表面上に形成された第１のゲート絶縁膜上に形成され
る。第２の電界効果素子は、ソース電極およびドレイン
電極が前記基板内に二重拡散構造によって構成される。
、単一の半導体基板上に少なくとも低圧用の第１の電界
効果素子と高圧用の第２の電界効果素子とが形成される
。第１の電界効果素子は、そのゲート電極が前記基板の
主表面上に形成された第１のゲート絶縁膜上に形成され
る。第２の電界効果素子は、ソース電極およびドレイン
電極が前記基板内に二重拡散構造によって構成される。
この半導体装置の製造方法は、基板上に第２の電界効果
素子のための第２のゲート絶縁膜を形成するステップと
、第２のゲート絶縁膜上に第２の電界効果素子のための
第３のゲート絶縁膜を形成するステップと、第３のゲー
ト絶縁膜上に第２の電界効果素子のためのゲート電極を
形成するステップとを含む。
素子のための第２のゲート絶縁膜を形成するステップと
、第２のゲート絶縁膜上に第２の電界効果素子のための
第３のゲート絶縁膜を形成するステップと、第３のゲー
ト絶縁膜上に第２の電界効果素子のためのゲート電極を
形成するステップとを含む。
請求項（３）発明にかかる半導体装置の製造方法は、さ
らに、第１および第２の電界効果素子のしきい電圧の関
係を制御するために、基板内にイオン注入するステップ
を含む。
らに、第１および第２の電界効果素子のしきい電圧の関
係を制御するために、基板内にイオン注入するステップ
を含む。
［作用］
請求項（１）および（２）の発明にかかる半導体装置お
よびその製造方法では、第２の電界効果素子のゲート電
極が第２および第３のゲート絶縁膜の上に形成される。
よびその製造方法では、第２の電界効果素子のゲート電
極が第２および第３のゲート絶縁膜の上に形成される。
したがって、第１の電界効果素子のゲート絶縁膜の厚さ
に依存することなく、第２の電界効果素子のゲート絶縁
膜の厚さを設定することができるので、第２の電界効果
素子の動作電圧領域が第１の電界効果素子により制限さ
れることが防がれる。
に依存することなく、第２の電界効果素子のゲート絶縁
膜の厚さを設定することができるので、第２の電界効果
素子の動作電圧領域が第１の電界効果素子により制限さ
れることが防がれる。
請求項（３）の発明における半導体装置の製造方法では
、第１および第２の電界効果素子のしきい電圧の関係が
イオン注入により制御される。
、第１および第２の電界効果素子のしきい電圧の関係が
イオン注入により制御される。
［発明の実施例］
第１図（Ａ）ないしくＤ）は、この発明の一実施例を示
す半導体装置の製造方法を示す工程図である。また、第
２図は、これらの工程を経て完成された半導体装置の断
面構造図である。以下に、製造工程について説明する。
す半導体装置の製造方法を示す工程図である。また、第
２図は、これらの工程を経て完成された半導体装置の断
面構造図である。以下に、製造工程について説明する。
まず、第１図（Ａ）に示すように、１次ゲート酸化膜４
１がｎ型（またはｐ型）半導体基板１上に形成される。
１がｎ型（またはｐ型）半導体基板１上に形成される。
このとき、既に低圧用素子領域とと高圧用素子領域とを
分離するためのフィールド酸化層（ＬＯＧＯ３）が形成
される。
分離するためのフィールド酸化層（ＬＯＧＯ３）が形成
される。
次に、第１図（Ｂ）に示すように、感光液（レジスト）
９をゲート酸化膜４１上に塗布し、マスク１０を被せる
（マスク工程）。このとき、低圧用電界効果トランジス
タのしきい値電圧を制御するために、イオン注入工程が
行なわれる。
９をゲート酸化膜４１上に塗布し、マスク１０を被せる
（マスク工程）。このとき、低圧用電界効果トランジス
タのしきい値電圧を制御するために、イオン注入工程が
行なわれる。
第１図（Ｃ）は、マスク工程およびイオン工程を行なっ
た後に、感光液９を除去し、また、ゲート酸化膜４１め
不要な部分を除去した状態を示す。
た後に、感光液９を除去し、また、ゲート酸化膜４１め
不要な部分を除去した状態を示す。
マスク工程においてマスクされた部分にはゲート酸化膜
４１が残っており、イオン注入工程の結果基板１の主表
面近くにイオンが注入されている。
４１が残っており、イオン注入工程の結果基板１の主表
面近くにイオンが注入されている。
さらに、第１図（Ｄ）示すように、２次ゲート酸化膜４
２が形成される。したがって、高圧用素子領域では、１
次ゲート酸化膜４１および２次ゲート酸化膜４２が重な
って形成され、一方、低圧用素子領域では、２次ゲート
酸化膜４２のみが形成されている。
２が形成される。したがって、高圧用素子領域では、１
次ゲート酸化膜４１および２次ゲート酸化膜４２が重な
って形成され、一方、低圧用素子領域では、２次ゲート
酸化膜４２のみが形成されている。
さらに、第２図に示すように、半導体装置を完成するた
めに必要な他の工程を施すことによって、１つの半導体
基板１上に形成された相異なる厚さのゲート酸化膜を有
する低圧用電界効果トランジスタ１００および高圧用電
界効果トランジスタ２０１が得られる。ここで、他の工
程とは、ゲート電極６を形成し、二重拡散構造を有する
ゲートおよびドレインを形成するための工程を含んでい
る。
めに必要な他の工程を施すことによって、１つの半導体
基板１上に形成された相異なる厚さのゲート酸化膜を有
する低圧用電界効果トランジスタ１００および高圧用電
界効果トランジスタ２０１が得られる。ここで、他の工
程とは、ゲート電極６を形成し、二重拡散構造を有する
ゲートおよびドレインを形成するための工程を含んでい
る。
このように、マスク工程を通じて必要な部分のみを２次
酸化工程により異なる厚さを持つゲート酸化膜を形成す
ることにより、相異なる動作領域を持つＭＯ３電界効果
トランジスタを１つのチップの中に集積することができ
る。また、同一のマスク工程において、動作領域が異な
る２つのＭＯ８電界効果トランジスタにイオン注入工程
を通じて同一のしきい電圧を得るようにすることにより
、高圧用電界効果トランジスタの用途の多様化を図るこ
とができる。
酸化工程により異なる厚さを持つゲート酸化膜を形成す
ることにより、相異なる動作領域を持つＭＯ３電界効果
トランジスタを１つのチップの中に集積することができ
る。また、同一のマスク工程において、動作領域が異な
る２つのＭＯ８電界効果トランジスタにイオン注入工程
を通じて同一のしきい電圧を得るようにすることにより
、高圧用電界効果トランジスタの用途の多様化を図るこ
とができる。
［発明の効果コ
以上のように、請求項（１）および（２）の発明によれ
ば、高圧用の電界効果素子のゲート絶縁。
ば、高圧用の電界効果素子のゲート絶縁。
膜の厚さが低圧用の電界効果素子のゲート絶縁膜の厚さ
と比較して制御されるので、高圧用の電界効果素子の動
作電圧領域が低圧用の電界効果素子によって影響されな
い半導体装置およびその製造方法が得られた。
と比較して制御されるので、高圧用の電界効果素子の動
作電圧領域が低圧用の電界効果素子によって影響されな
い半導体装置およびその製造方法が得られた。
また、請求項（３）の発明によれば、イオン注入工程に
より低圧用および高圧用の電界効果素子のしきい電圧の
関係を制御することのできる半導体装置の制御方法が得
られた。
より低圧用および高圧用の電界効果素子のしきい電圧の
関係を制御することのできる半導体装置の制御方法が得
られた。
第１図は、この発明の一実施例を示す半導体装置の製造
方法を示す工程図である。第２図は、第１図に示した工
程を経て完成された半導体装置の断面構造図である。第
３図は、従来の半導体装置の断面構造図である。 図において、１は半導体基板、４１は１次ゲート酸化膜
、４２は２次ゲート酸化膜、６はゲート、１００は低圧
用電界効果トランジスタ、２００および２０１は高圧用
電界効果トランジスタである。 片 ＋１ と φ７ ！
方法を示す工程図である。第２図は、第１図に示した工
程を経て完成された半導体装置の断面構造図である。第
３図は、従来の半導体装置の断面構造図である。 図において、１は半導体基板、４１は１次ゲート酸化膜
、４２は２次ゲート酸化膜、６はゲート、１００は低圧
用電界効果トランジスタ、２００および２０１は高圧用
電界効果トランジスタである。 片 ＋１ と φ７ ！
Claims (3)
- （１）単一の半導体基板上に少なくとも低圧用の第１の
電界効果素子と高圧用の第２の電界効果素子とが形成さ
れた半導体装置であって、前記第１の電界効果素子はゲ
ート電極を有し、そのゲート電極が前記基板の主表面上
に形成された第１のゲート絶縁膜上に形成されており、
前記第２の電界効果素子は、ソース電極、ドレイン電極
およびゲート電極を有し、 前記第２の電界効果素子の各ソース電極およびドレイン
電極は、前記基板内に二重拡散構造によって構成され、 前記第２の電界効果素子のゲート電極は、前記基板の主
表面上に順に形成された第２および第３のゲート絶縁膜
の上に形成される、半導体装置。 - （２）単一の半導体基板上に少なくとも低圧用の第１の
電界効果素子と高圧用の第２の電界効果素子とが形成さ
れた半導体装置の製造方法であって、 前記第１の電界効果素子は、ゲート電極を有し、そのゲ
ート電極が前記基板の主表面上に形成れた第１のゲート
絶縁膜上に形成され、 前記第２の電界効果素子は、ソース電極、ドレイン電極
およびゲート電極を有し、そのソース電極およびドレイ
ン電極が前記基板内に二重拡散構造によって構成され、 前記基板上に前記第２の電界効果素子のための第２のゲ
ート絶縁膜を形成するステップと、前記第２のゲート絶
縁膜上に前記第２の電界効果素子のための第３のゲート
絶縁膜を形成するステップと、 前記第３のゲート絶縁膜上に前記第２の電界効果素子の
ためのゲート電極を形成するステップとを含む、半導体
装置の製造方法。 - （３）さらに、前記第１および第２の電界効果素子のし
きい電圧の関係を制御するために、前記基板内にイオン
注入するステップを含む、請求項（２）に記載の半導体
装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR88-10427 | 1988-08-17 | ||
| KR1019880010426A KR910005395B1 (ko) | 1988-08-17 | 1988-08-17 | Ccd형 고체촬영소자의 스미어 특성 측정장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282569A true JPH0282569A (ja) | 1990-03-23 |
Family
ID=19276921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1192467A Pending JPH0282569A (ja) | 1988-08-17 | 1989-07-24 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0282569A (ja) |
| KR (1) | KR910005395B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278933A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2006278932A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62252164A (ja) * | 1986-04-21 | 1987-11-02 | エツセヂエツセ ミクロエレツトロ−ニカ エツセ・ピ・ア | 不均一な厚さのゲ−ト酸化物を有するｍｏｓタイプ集積半導体デバイス及びその製造方法 |
-
1988
- 1988-08-17 KR KR1019880010426A patent/KR910005395B1/ko not_active IP Right Cessation
-
1989
- 1989-07-24 JP JP1192467A patent/JPH0282569A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62252164A (ja) * | 1986-04-21 | 1987-11-02 | エツセヂエツセ ミクロエレツトロ−ニカ エツセ・ピ・ア | 不均一な厚さのゲ−ト酸化物を有するｍｏｓタイプ集積半導体デバイス及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278933A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2006278932A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910005395B1 (ko) | 1991-07-29 |
| KR900004035A (ko) | 1990-03-27 |
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