JPS62252164A - 不均一な厚さのゲ−ト酸化物を有するｍｏｓタイプ集積半導体デバイス及びその製造方法 - Google Patents
不均一な厚さのゲ−ト酸化物を有するｍｏｓタイプ集積半導体デバイス及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＭＯＳ （金属酸化物半導体）タイプの半導
体デバイスに関する。
体デバイスに関する。
（従来技術とその問題点）
当業者間でマイクロプロセッサとして知られる特定の半
導体デバイスは、２種類の別個の機能を有している。第
１の機能は入力データの処理、つまりそのマニピユレー
ションとトランスフォーメーションである。第２の機能
はメモリであり、これは、データ処理がしばしばその（
一時的な）記憶を含むため、実際には第１の機能の補助
機能である。
導体デバイスは、２種類の別個の機能を有している。第
１の機能は入力データの処理、つまりそのマニピユレー
ションとトランスフォーメーションである。第２の機能
はメモリであり、これは、データ処理がしばしばその（
一時的な）記憶を含むため、実際には第１の機能の補助
機能である。
他のクラスの半導体デバイスつまりメモリでは、前記２
つの機能間の順位が逆転し、実際のところデータ処理機
能は、該データを記憶する主要機能に対する補助の機能
となる。
つの機能間の順位が逆転し、実際のところデータ処理機
能は、該データを記憶する主要機能に対する補助の機能
となる。
マイクロプロセッサ及びメモリは従って上述の２種の機
能に対応する２種の部分に概念的に分離することができ
る。構造的には単一デバイス上で該２種の別個の領域は
容易に識別することができる。これらの領域は異なった
製造方法の中から選択される異なった回路的解決法によ
り実現化できる。
能に対応する２種の部分に概念的に分離することができ
る。構造的には単一デバイス上で該２種の別個の領域は
容易に識別することができる。これらの領域は異なった
製造方法の中から選択される異なった回路的解決法によ
り実現化できる。
ＲＯＭタイプメモリ （読みだし専用メモリ）の採用は
、データ処理専用領域のために使用される方法に関する
変形を必要としないため、製造プロセスの観点から見て
有利な結果を生ずる。しかしながらこれは製造プロセス
の間にメモリ領域のプログラミングを含み、そしてこれ
は特定のデバイス用として当初意図されていたものと異
なった特。
、データ処理専用領域のために使用される方法に関する
変形を必要としないため、製造プロセスの観点から見て
有利な結果を生ずる。しかしながらこれは製造プロセス
の間にメモリ領域のプログラミングを含み、そしてこれ
は特定のデバイス用として当初意図されていたものと異
なった特。
別の用途に特性を適用するような引き続く修正を許容し
ない。
ない。
適用の柔軟性を大きくするためには、所謂ＥＰＲＯＭ
（消去可能で再書き込み可能な読みだし専用メモリ）又
はＥＥＦＲＯＭ （電気的に消去可能で再書き込み可能
な読みだし専用メモリ）を使用してメモリのタイプを変
化させることが必要である。
（消去可能で再書き込み可能な読みだし専用メモリ）又
はＥＥＦＲＯＭ （電気的に消去可能で再書き込み可能
な読みだし専用メモリ）を使用してメモリのタイプを変
化させることが必要である。
このようなタイプのメモリの採用は、このようなタイプ
のメモリの動作の物理的原理が高い電圧の利用を要求す
るという技術的問題への原因を与える。従ってこれらの
製造プロセスは一般にＲＯＭタイプメモリのために使用
されるものとは異なったプロセスとなり、それゆえ通常
低い電圧で動作するデータマニピュレーシコン及びデー
タ処理用のデバイスの部分を製造するために理論的に使
用できるプロセスとは異なったプロセスになる。
のメモリの動作の物理的原理が高い電圧の利用を要求す
るという技術的問題への原因を与える。従ってこれらの
製造プロセスは一般にＲＯＭタイプメモリのために使用
されるものとは異なったプロセスとなり、それゆえ通常
低い電圧で動作するデータマニピュレーシコン及びデー
タ処理用のデバイスの部分を製造するために理論的に使
用できるプロセスとは異なったプロセスになる。
ＥＰＲＯＭ又はＥＥＰＲＯＭメモリの製造プロセスは長
い間知られ、半導体デバイスの技術の重要な分野を構成
している。低い供給電圧のデバイスの製造プロセスと比
較して、それらはより複雑でより長時間を必要とし、更
に集積密度の減少を意図しなければならない、従ってそ
れらは、製造という点及び半導体チップ上での区画的な
要求という点の両者からみて、より高価である。
い間知られ、半導体デバイスの技術の重要な分野を構成
している。低い供給電圧のデバイスの製造プロセスと比
較して、それらはより複雑でより長時間を必要とし、更
に集積密度の減少を意図しなければならない、従ってそ
れらは、製造という点及び半導体チップ上での区画的な
要求という点の両者からみて、より高価である。
最近同一基板上にＥＰＲＯＭ又はＥＥＰＲＯＭメモリ領
域をデータ処理のための低い供給電圧領域とともに同時
に実現化することを許容する目的で、低い電圧のＭＯＳ
デバイスの基本的な製造プロセスを修正するための多数
の手段が提案されかつ商業的に利用されている。
域をデータ処理のための低い供給電圧領域とともに同時
に実現化することを許容する目的で、低い電圧のＭＯＳ
デバイスの基本的な製造プロセスを修正するための多数
の手段が提案されかつ商業的に利用されている。
第１図から第７図までに示されるように、通常のＭＯＳ
デバイスの製造プロセスは、その上に薄い酸化物層２が
形成され、更にその上に引き続いて通常は窒化シリコン
である好適な不活性物質の層３が被覆されている、第１
のタイプの導電度の半導体基板１ （典型的にはｐドー
プされた単結晶シリコン）の使用を意図している。
デバイスの製造プロセスは、その上に薄い酸化物層２が
形成され、更にその上に引き続いて通常は窒化シリコン
である好適な不活性物質の層３が被覆されている、第１
のタイプの導電度の半導体基板１ （典型的にはｐドー
プされた単結晶シリコン）の使用を意図している。
この層には、″マスキング″として知られる写真食刻法
により、トランジスターを含むことになる区画が限定さ
れる。上記図面中にはこれらの区画は数字４及び５で示
されている。これらの間に形成される領域では、既に前
記シリコン基板に存在するのと同じタイプの導電度のド
ーパントをシリコン中へ導入する好適なステップにより
、基板１のドーピングレベルは増加する。高いドーピン
グレベルを有するこのような層は数字６により分離層と
して示されている。
により、トランジスターを含むことになる区画が限定さ
れる。上記図面中にはこれらの区画は数字４及び５で示
されている。これらの間に形成される領域では、既に前
記シリコン基板に存在するのと同じタイプの導電度のド
ーパントをシリコン中へ導入する好適なステップにより
、基板１のドーピングレベルは増加する。高いドーピン
グレベルを有するこのような層は数字６により分離層と
して示されている。
該プロセスのこの時点で、長い酸化処理を行う。
不活性な物質（例えば窒化シリコン）が存在するとつま
り領域４及び５が存在すると、酸化物は成長しない。そ
の代わりに他の部分に厚い酸化物層７が成長しこれは標
準的用語では電界酸化物と呼ばれる。
り領域４及び５が存在すると、酸化物は成長しない。そ
の代わりに他の部分に厚い酸化物層７が成長しこれは標
準的用語では電界酸化物と呼ばれる。
同時に６の下の領域のドーパントは拡散し、該領域は図
示の通りの大きさになる。
示の通りの大きさになる。
この時点で不活性物質層及び該プロセスの第１ステツプ
で成長した酸化物薄層の両者を除去し、特に化学的汚染
のない条件下で新しい層を成長させて所謂ゲート酸化物
８を形成する。
で成長した酸化物薄層の両者を除去し、特に化学的汚染
のない条件下で新しい層を成長させて所謂ゲート酸化物
８を形成する。
第４図中に数字９°で示され蒸気相から付着される例え
ば多結晶シリコンである導電物質層が全表面上に付着さ
れる。
ば多結晶シリコンである導電物質層が全表面上に付着さ
れる。
新しいマスキング操作が行われ、これにより導電性物質
層に電極９及び１０１つまりトランジスターのゲート電
極が構成されることになる区画が限定される。次いで第
２のタイプの導電度のドーパント原子が高い投入量でゲ
ート電極で被覆されていない初期領域４及び５の部分に
導入される。
層に電極９及び１０１つまりトランジスターのゲート電
極が構成されることになる区画が限定される。次いで第
２のタイプの導電度のドーパント原子が高い投入量でゲ
ート電極で被覆されていない初期領域４及び５の部分に
導入される。
これらの領域１１．１２．１３及び１４には、トランジ
スターのソース及びドレーン電極が形成される。
スターのソース及びドレーン電極が形成される。
該プロセスは、例えば酸化シリコンである絶縁層１５を
蒸気相から付着させることにより継続され、該絶縁層を
通して再度のマスキング操作により接点のための孔１６
．−１７．１８及び１９が開口される（ゲート電極との
接点用のこれらの他にその部分の外側も図示しである）
。金属層２０の付着と最後のマスキング操作による導電
路の限定でこの製造方法の必須の一連のステップが終了
す・る。
蒸気相から付着させることにより継続され、該絶縁層を
通して再度のマスキング操作により接点のための孔１６
．−１７．１８及び１９が開口される（ゲート電極との
接点用のこれらの他にその部分の外側も図示しである）
。金属層２０の付着と最後のマスキング操作による導電
路の限定でこの製造方法の必須の一連のステップが終了
す・る。
このような標準的な製造プロセスにより得られる低い電
圧のＭＯＳデバイスのための構造は、・・最も簡略化さ
れた形では第７図に示されるよう、に２個の隣接するＭ
ＯＳトランジスターにより表されるが、実際には多数の
望ましい個数のこのようなトランジスターから成ってい
る。電気的ブレークダウンの観点からの臨界点は、ゲー
ト電極がソース及びドレーン領域に重なっている領域に
より表される。第７図中に数字２１．２２．２３及び２
４で示されるこのような点は、適用される電圧が高過ぎ
ると絶縁破壊（電圧のブレークダウン）を容易に受は易
くなる。これらの点の弱さは、ゲート酸化物の真下に存
在する酸化物絶縁層の厚さが減少するにつれ顕著になる
。
圧のＭＯＳデバイスのための構造は、・・最も簡略化さ
れた形では第７図に示されるよう、に２個の隣接するＭ
ＯＳトランジスターにより表されるが、実際には多数の
望ましい個数のこのようなトランジスターから成ってい
る。電気的ブレークダウンの観点からの臨界点は、ゲー
ト電極がソース及びドレーン領域に重なっている領域に
より表される。第７図中に数字２１．２２．２３及び２
４で示されるこのような点は、適用される電圧が高過ぎ
ると絶縁破壊（電圧のブレークダウン）を容易に受は易
くなる。これらの点の弱さは、ゲート酸化物の真下に存
在する酸化物絶縁層の厚さが減少するにつれ顕著になる
。
更にドレーン−基板接合の近くの電界もＭＯＳデバイス
の正確な動作のための臨界的なパラメータである。その
強度は実際に電荷キャリアの変則的な増加をもたらし、
これにより該デバイスを通って流れる電流を増加させ従
ってその特性を変化させる。
の正確な動作のための臨界的なパラメータである。その
強度は実際に電荷キャリアの変則的な増加をもたらし、
これにより該デバイスを通って流れる電流を増加させ従
ってその特性を変化させる。
従って問題はドレーン領域近傍の基板中であってゲート
電極とソース及びドレーン間の重なった部分の電界の強
度を減少させることである。該問題に対する既知の第１
の解決法は通常の製造プロセスの操作順序に関してより
以上のマスキングとドーピング操作を行うことを含む、
正確には、第５図に示したプロセスの段階で、穏やかな
酸化を行ってそれぞれトランジスターのソースとドレー
ンになる領域に薄い酸化物層を成長させることである。
電極とソース及びドレーン間の重なった部分の電界の強
度を減少させることである。該問題に対する既知の第１
の解決法は通常の製造プロセスの操作順序に関してより
以上のマスキングとドーピング操作を行うことを含む、
正確には、第５図に示したプロセスの段階で、穏やかな
酸化を行ってそれぞれトランジスターのソースとドレー
ンになる領域に薄い酸化物層を成長させることである。
第８図に関しては、この薄い酸化物層中のゲートに隣接
する箇所に区画２５が限定され、この区画の外側のみに
、典型的にはトランジスターのソース及びドレーン領域
に、ドーパントの強い注入が実際に行われる。逆にこの
酸化物２５の区画の真下（つまり数字２６で示された領
域）には、弱いドーピングが行われる。半導体結晶中の
消耗領域の広がりに結び付けられる周知の効果のおかげ
で、この方法ではドレーン領域近くの基板中の電界の強
度の減少を決定することが可能になる。゛上記′したも
のと同じ技術的問題を回避するための異なった方法は、
常に第５図に示すプロセスの段階において、第９図に示
すように基板の全表面に絶縁性物質層２７を付着させる
ことを意図する。
する箇所に区画２５が限定され、この区画の外側のみに
、典型的にはトランジスターのソース及びドレーン領域
に、ドーパントの強い注入が実際に行われる。逆にこの
酸化物２５の区画の真下（つまり数字２６で示された領
域）には、弱いドーピングが行われる。半導体結晶中の
消耗領域の広がりに結び付けられる周知の効果のおかげ
で、この方法ではドレーン領域近くの基板中の電界の強
度の減少を決定することが可能になる。゛上記′したも
のと同じ技術的問題を回避するための異なった方法は、
常に第５図に示すプロセスの段階において、第９図に示
すように基板の全表面に絶縁性物質層２７を付着させる
ことを意図する。
異方性アタックつまりプラズマ中のＲＩＥ（反応性イオ
ンエツチング）アタックである既知技術により、絶縁物
質層２７が完全に除去され、ゲート電極の端部に沿って
第７図、中に示される絶縁性物質の前記層の残部が数字
２８，２９．３０及び３１で示されるように残り、これ
らは次のドーパントの注入及び拡散ステップで″スペー
サ″として機能し、トランジスターのソース及びドレー
ン領域を形成し、これにより第８図に示される酸化物付
加層２５により得られる効果に類似した効果が得られる
。上記した既知技術の両者は、ドレーン電極の近傍の弱
いドーピング領域は、前述した比較的低い電圧レベルで
動作するようにされた回路部分に好適である、より簡単
な構造に対して付加的な抵抗素子を導入するという事実
により決められる重要な欠点を提示する。これは、デバ
イスのより複雑な設計及び製造に加えてトランジスター
の特性の劣化を決定する。
ンエツチング）アタックである既知技術により、絶縁物
質層２７が完全に除去され、ゲート電極の端部に沿って
第７図、中に示される絶縁性物質の前記層の残部が数字
２８，２９．３０及び３１で示されるように残り、これ
らは次のドーパントの注入及び拡散ステップで″スペー
サ″として機能し、トランジスターのソース及びドレー
ン領域を形成し、これにより第８図に示される酸化物付
加層２５により得られる効果に類似した効果が得られる
。上記した既知技術の両者は、ドレーン電極の近傍の弱
いドーピング領域は、前述した比較的低い電圧レベルで
動作するようにされた回路部分に好適である、より簡単
な構造に対して付加的な抵抗素子を導入するという事実
により決められる重要な欠点を提示する。これは、デバ
イスのより複雑な設計及び製造に加えてトランジスター
の特性の劣化を決定する。
（発明の目的）
本発明は、メモリデバイスの動作を許容するために十分
高い電圧の集積回路の選択された領域中で利用される低
い電圧のＭＯＳデバイスのための競合できる典型的な製
造プロセスを作り出すための革新的で特別に効果的であ
る方法を提案することにより、ＥＦＲＯＭ又はＥＥＰＲ
ＯＭタイプのメモリを存するマイクロプロセッサを製造
する際に特別に好都合となるようにしたものである。
高い電圧の集積回路の選択された領域中で利用される低
い電圧のＭＯＳデバイスのための競合できる典型的な製
造プロセスを作り出すための革新的で特別に効果的であ
る方法を提案することにより、ＥＦＲＯＭ又はＥＥＰＲ
ＯＭタイプのメモリを存するマイクロプロセッサを製造
する際に特別に好都合となるようにしたものである。
本発明の主要な目的は、低い動作電圧のＭＯＳトランジ
スターと高い動作電圧のトランジスターから成る、従来
技術のデバイスの上記した欠点を有しないＭＯＳタイプ
の集積された半導体デバイスを提供することである。
スターと高い動作電圧のトランジスターから成る、従来
技術のデバイスの上記した欠点を有しないＭＯＳタイプ
の集積された半導体デバイスを提供することである。
本発明の他の目的は、ＭＯＳタイプの集積されたデバイ
スの改良された製造方法を提供することである。
スの改良された製造方法を提供することである。
本発明の更に他の目的は、マイクロプロセッサ。
及び／又はＥＦＲＯＭ又はＥＥＰＲＯＭタイプメモリの
ようなＭＯＳタイプの集積されたデバイスを提供するこ
とである。
ようなＭＯＳタイプの集積されたデバイスを提供するこ
とである。
（発明の構成）
これらの目的及び利点は、望ましいだけの数の同じタイ
プのＭｏ３トランジスターから本質的に成り、比較的高
い動作電圧で動作するようにされたＭｏ３Ｉ−ランシス
ターのゲート電極の下に存在する酸化物絶縁層が、゛比
較的低い動作電圧で動作するようにされたＭＯＳトラン
ジスターのゲート電極の下に存在する同じ酸化物絶縁層
の厚さと比較して実質的に増加している厚さを有してい
る本発明のＭＯＳタイプの集積された半導体デバイスに
より得られる。
プのＭｏ３トランジスターから本質的に成り、比較的高
い動作電圧で動作するようにされたＭｏ３Ｉ−ランシス
ターのゲート電極の下に存在する酸化物絶縁層が、゛比
較的低い動作電圧で動作するようにされたＭＯＳトラン
ジスターのゲート電極の下に存在する同じ酸化物絶縁層
の厚さと比較して実質的に増加している厚さを有してい
る本発明のＭＯＳタイプの集積された半導体デバイスに
より得られる。
同じ集積回路の、低い電圧の回路部分に属するＭｏ３Ｉ
−ランシスターと高い電圧の回路部分に属するＭｏＳト
ランジスターの間のこの差異を除いて、該ＭＯＳトラン
ジスターの他の全ての構造的な特徴は実質的に同一のま
ま残されている。つまり従来技術の典型である比較的高
い電圧で動作するようにされたトランジスター中のゲー
ト電極の端部に沿ったドレーン領域近くに弱くドープさ
れた領域を形、成することが都合良く回避される。この
方法では、トランジスターの構造中に前記付加的な抵抗
素子の導入を回避するだけでなく、前述の既知技術によ
り要求される通常の製造方法の煩雑な複雑化も回避でき
る。
−ランシスターと高い電圧の回路部分に属するＭｏＳト
ランジスターの間のこの差異を除いて、該ＭＯＳトラン
ジスターの他の全ての構造的な特徴は実質的に同一のま
ま残されている。つまり従来技術の典型である比較的高
い電圧で動作するようにされたトランジスター中のゲー
ト電極の端部に沿ったドレーン領域近くに弱くドープさ
れた領域を形、成することが都合良く回避される。この
方法では、トランジスターの構造中に前記付加的な抵抗
素子の導入を回避するだけでなく、前述の既知技術によ
り要求される通常の製造方法の煩雑な複雑化も回避でき
る。
本発明によると、デバイスは実際に実質的に通常の低い
電圧のためのプロセスよりも複雑でないプロセスにより
製造できる。本発明方法は基本的なプロセスに加えて付
加的なマスキング操作を必要とするにもかかわらず、こ
のような操作は臨界性を存することがなく従って集積密
度に関して犠牲を課することがなく更に区画限定の特殊
な技術も必要としない。
電圧のためのプロセスよりも複雑でないプロセスにより
製造できる。本発明方法は基本的なプロセスに加えて付
加的なマスキング操作を必要とするにもかかわらず、こ
のような操作は臨界性を存することがなく従って集積密
度に関して犠牲を課することがなく更に区画限定の特殊
な技術も必要としない。
（実施例）
次に添付図面を参照して本発明の詳細な説明を行うが、
図面中、 一第１図から第７図までは、前述した通りＭＯＳタイプ
の集積されたデバイスのための通常の製・造プロセスの
一連の操作の必須な段階を例示するものである。
図面中、 一第１図から第７図までは、前述した通りＭＯＳタイプ
の集積されたデバイスのための通常の製・造プロセスの
一連の操作の必須な段階を例示するものである。
一第８図は、前述した通り比較的高い電圧で動作するよ
うにされたＭｏ３トランジスターの降伏電圧を増加させ
るための通常の製造プロセスを修正する既知技術の一つ
を示すものである。
うにされたＭｏ３トランジスターの降伏電圧を増加させ
るための通常の製造プロセスを修正する既知技術の一つ
を示すものである。
−第９図及び第１０図は、これも前述した通り比較的高
い電圧で動作するようにされたＭＯＳトランジスターの
降伏電圧を増加させる目的の通常の製造プロセスを修正
する既知技術の他のものを示すものである。
い電圧で動作するようにされたＭＯＳトランジスターの
降伏電圧を増加させる目的の通常の製造プロセスを修正
する既知技術の他のものを示すものである。
第１１図、第１２図及び第１３図は、本発明の製造方法
の特徴的な段階を示し、特に第１３図は、本発明の対象
であるＭＯＳタイプの集積された半導体デバイスの構造
を概略的に示すものである。
の特徴的な段階を示し、特に第１３図は、本発明の対象
であるＭＯＳタイプの集積された半導体デバイスの構造
を概略的に示すものである。
一連の図面は全て、デバイス中で一つが他に隣接するよ
うにされた２個の単一のＭＯＳトランジスターに関する
断面を概略的に例示する、ＭＯＳタイプ集積デバイスの
部分微細断面を示している。
うにされた２個の単一のＭＯＳトランジスターに関する
断面を概略的に例示する、ＭＯＳタイプ集積デバイスの
部分微細断面を示している。
当業者には周知であるように、このような原理的な断面
は、明らかに望ましいだけの多数のトランジスターを含
み結局他の回路成分も含む全デバイスの構造の代表的な
ものと考えられる。このような構造は、マイクロプロセ
ッサ及び／又はＰＲＯＭ％ＥＰＲＯＭ又はＥＥＰＲＯＭ
タイプのメモリとして知られる集積されたデバイスの特
徴でもある。
は、明らかに望ましいだけの多数のトランジスターを含
み結局他の回路成分も含む全デバイスの構造の代表的な
ものと考えられる。このような構造は、マイクロプロセ
ッサ及び／又はＰＲＯＭ％ＥＰＲＯＭ又はＥＥＰＲＯＭ
タイプのメモリとして知られる集積されたデバイスの特
徴でもある。
全ての図面において、説明において異なって示されてい
る場合を除き、類似した数字は類似した部分を示すため
に使用されている。
る場合を除き、類似した数字は類似した部分を示すため
に使用されている。
既知の技術、つまり一連の第１図から第７図までを参照
しながら前述した低い電圧のためのＭＯＳデバイスの標
準的な製造プロセス、及び第８図、第９図及び第１０図
のそれぞれを参照して前述した、集積されたデバイスの
いくつかのＭＯＳトランジスターのブレークダウンに対
する抵抗を増加させるために使用される既知技術を表す
前述した標準的プロセスの変形とは対照的に、本発明の
製造方法は、ＭＯＳトランジスターのドレーン領域に隣
接したゲート電極の端部に沿った比較的低い・ドーピン
グレベルの領域の形成を意図しない、簡略化の目的のた
めに、本発明の製造方法は、前述の標準的な製造方法の
一連の段階に関してそれを特質化する付加的な操作を説
明することで十分に説明される。
しながら前述した低い電圧のためのＭＯＳデバイスの標
準的な製造プロセス、及び第８図、第９図及び第１０図
のそれぞれを参照して前述した、集積されたデバイスの
いくつかのＭＯＳトランジスターのブレークダウンに対
する抵抗を増加させるために使用される既知技術を表す
前述した標準的プロセスの変形とは対照的に、本発明の
製造方法は、ＭＯＳトランジスターのドレーン領域に隣
接したゲート電極の端部に沿った比較的低い・ドーピン
グレベルの領域の形成を意図しない、簡略化の目的のた
めに、本発明の製造方法は、前述の標準的な製造方法の
一連の段階に関してそれを特質化する付加的な操作を説
明することで十分に説明される。
本発明方法によると、第２図に示されるドーパントが豊
富な領域６を形成するために使用されたものと同じタイ
プの第１のタイプの導電度を有する不純物をドープされ
た単結晶シリコン基板中に注入した後で、第３図に示さ
れる窒化物で被覆されていない区画中に電界酸化物層７
を成長させた後でかつ区画４及び５から薄い下側の酸化
物層とともに窒化物層を除去しかつ単結晶シリコンの表
面を再度再酸化して薄いゲート酸化物８を形成した後、
好適な付加的マスキング操作を行って比較的高い動作電
圧で動作するトランジスターを含むようになる区画（つ
まりＥＰＲＯＭ又はＥＥＰＲＯＭメモリ回路部分）を限
定する。マスキングされていない区画に対応して、既に
形成されたゲート酸化物層を除去する。マスキング物質
を除去した後、その断面は第１．１図に示すように現れ
る。
富な領域６を形成するために使用されたものと同じタイ
プの第１のタイプの導電度を有する不純物をドープされ
た単結晶シリコン基板中に注入した後で、第３図に示さ
れる窒化物で被覆されていない区画中に電界酸化物層７
を成長させた後でかつ区画４及び５から薄い下側の酸化
物層とともに窒化物層を除去しかつ単結晶シリコンの表
面を再度再酸化して薄いゲート酸化物８を形成した後、
好適な付加的マスキング操作を行って比較的高い動作電
圧で動作するトランジスターを含むようになる区画（つ
まりＥＰＲＯＭ又はＥＥＰＲＯＭメモリ回路部分）を限
定する。マスキングされていない区画に対応して、既に
形成されたゲート酸化物層を除去する。マスキング物質
を除去した後、その断面は第１．１図に示すように現れ
る。
この時点において、特別に汚染されない状態でありかつ
既に行った同じ操作に類似した雰囲気の条件下で、ゲー
ト酸化物の絶縁層の成長のステップを操り返す。
既に行った同じ操作に類似した雰囲気の条件下で、ゲー
ト酸化物の絶縁層の成長のステップを操り返す。
結果として第１２図に示される構成のものが得られ、こ
こでは低い電圧のトランジスター形成用の区画上には新
しい薄いゲート酸化物層８°が再形成され、一方他の隣
接した区画上には高い電圧で動作するようになるＭＯ３
ｔ−ランシスターが形成され、８”で示されるゲート酸
化物層は厚くなる。
こでは低い電圧のトランジスター形成用の区画上には新
しい薄いゲート酸化物層８°が再形成され、一方他の隣
接した区画上には高い電圧で動作するようになるＭＯ３
ｔ−ランシスターが形成され、８”で示されるゲート酸
化物層は厚くなる。
従って本発明方法によると、ゲート酸化物層を形成する
ステップは少なくとも２回繰り返される。
ステップは少なくとも２回繰り返される。
該ゲート酸化物層の形成の第１ステツプの後、追加のマ
スキングステップを行い、続いて既に形成されたゲート
酸化物層を低い電圧のＭＯＳトランジスターが形成され
る区画から除去する。
スキングステップを行い、続いて既に形成されたゲート
酸化物層を低い電圧のＭＯＳトランジスターが形成され
る区画から除去する。
第２の（又は繰り返しの）操作により、該区画上に通常
は２５０から４００人までの厚さを有す・るゲート酸化
物層が再形成され、一方高い電圧のトランジスターの区
画上に既に存在しているゲート酸化物層は類似した量だ
け増加した厚さを存するようになる。
は２５０から４００人までの厚さを有す・るゲート酸化
物層が再形成され、一方高い電圧のトランジスターの区
画上に既に存在しているゲート酸化物層は類似した量だ
け増加した厚さを存するようになる。
ゲート酸化の第１段階は、所望厚さの酸化物が形成され
るために必要な時間行われ、そして比較的高い電圧で動
作しなければならないデバイスの回路部分に属するＭＯ
Ｓトランジスターのために得ることが望まれる特性（第
１に降伏電圧）により独占的に決定されることができる
ことは明らかである。同様に、ゲート酸化の第２段階は
、集積回路の低い電圧の回路部分に属するＭＯＳトラン
ジスターのために得ることが望まれる特性に関連して都
合良く行われる。
るために必要な時間行われ、そして比較的高い電圧で動
作しなければならないデバイスの回路部分に属するＭＯ
Ｓトランジスターのために得ることが望まれる特性（第
１に降伏電圧）により独占的に決定されることができる
ことは明らかである。同様に、ゲート酸化の第２段階は
、集積回路の低い電圧の回路部分に属するＭＯＳトラン
ジスターのために得ることが望まれる特性に関連して都
合良く行われる。
第１２図に示される構造的配置に達した後は、デバイス
の製造方法は第４図から第７図に示される通りの従来法
に従って、製造されているデバイスの異なった区画上に
存在するゲート酸化物の絶縁層の異なった２種類の厚さ
を保持しながら進行する。
の製造方法は第４図から第７図に示される通りの従来法
に従って、製造されているデバイスの異なった区画上に
存在するゲート酸化物の絶縁層の異なった２種類の厚さ
を保持しながら進行する。
本発明のＭＯＳタイプ集積半導体デバイスの特徴的な構
造の断面が第１３図に概略的に示されている。容易に観
察されるように、２個の隣接するＭＯＳトランジスター
の間における唯一の構造的差異は、該断面の左側に示さ
れたトランジスターは比較的小さい厚さのゲート酸化物
の絶縁層８゜を有している一方、同じ断面の右側に表さ
れたトランジスターは第１のトランジスターよりも顕著
に大きい厚さのゲート酸化物絶縁層８″を有していると
いう事実により表される。
造の断面が第１３図に概略的に示されている。容易に観
察されるように、２個の隣接するＭＯＳトランジスター
の間における唯一の構造的差異は、該断面の左側に示さ
れたトランジスターは比較的小さい厚さのゲート酸化物
の絶縁層８゜を有している一方、同じ断面の右側に表さ
れたトランジスターは第１のトランジスターよりも顕著
に大きい厚さのゲート酸化物絶縁層８″を有していると
いう事実により表される。
例示の容易さのため互いに隣接しそれらの間の接続が完
全に簡略化されたものを示してきたが、本発明の革新的
特性は同一基板上に上述した意味において異なっている
トランジスターを共存させることを意図することが明ら
かであり、それらは互いに近接し及び／又はそれらは電
気的に接続されているがこれらはともに本発明の実施時
における特徴的なことではない。
全に簡略化されたものを示してきたが、本発明の革新的
特性は同一基板上に上述した意味において異なっている
トランジスターを共存させることを意図することが明ら
かであり、それらは互いに近接し及び／又はそれらは電
気的に接続されているがこれらはともに本発明の実施時
における特徴的なことではない。
添付図面では、基板の単結晶半導体の異なった領域に関
する異なったタイプの導電度は、トラン。
する異なったタイプの導電度は、トラン。
ジス多−がｎ−チャンネル又はｐチャンネルタイプであ
る限りにおいて故意に示していない。
る限りにおいて故意に示していない。
当業者には明らかであるように、ゲート酸化物が不均一
な厚さを有する本発明の特殊な集積構造は、本発明の範
囲を逸脱することなく、本発明の特別なプロセスに関し
て実質的に多少修正されたプロセスを通して製造される
こともできる。
な厚さを有する本発明の特殊な集積構造は、本発明の範
囲を逸脱することなく、本発明の特別なプロセスに関し
て実質的に多少修正されたプロセスを通して製造される
こともできる。
第１図、第２図、第３図、第４図、第５図、第６図及び
第７図は、ＭＯＳタイプの集積されたデバイスのための
通常の製造プロセスの一連の操作の必須な段階を例示す
るものであり、第８図は、比較的高い電圧で動作するよ
うにされたＭＯＳトランジスターの降伏電圧を増加させ
るための通常の製造プロセスを修正する既知技術の一つ
を示すものであり、第９図及び第１０図は、比較的高い
電圧で動作するようにされたＭＯＳトランジスターの降
伏電圧を増加させる目的の通常の製造プロセスを修正す
る既知技術の他のものを示すものであり、そして第１１
図、第１２図及び第１３図は、本発明の製造方法の特徴
的な段階を示し、特に第１３図は、本発明の対象である
ＭＯＳタイプの集積された半導体デバイスの構造を概略
的に示すものである。 １・・・基板 ２・・・酸化物層 ３・・・窒化物層 ４．５・・・領域 ６・・・分離層 ７・・・酸化物層 ８．８°、８″・・・ゲート酸化物層 ９．１０・・電極 ９１・・多結晶シリコン１１．１２
，１３．１４・・・領域 １５・・・絶縁物層 １６．１？、１８．１９・・孔 ２０・・金属層 ２１．２２．２３．２４・・重なり部 ２５・・区画 ２６・・ドーピング部 ２７・・絶縁物層
第７図は、ＭＯＳタイプの集積されたデバイスのための
通常の製造プロセスの一連の操作の必須な段階を例示す
るものであり、第８図は、比較的高い電圧で動作するよ
うにされたＭＯＳトランジスターの降伏電圧を増加させ
るための通常の製造プロセスを修正する既知技術の一つ
を示すものであり、第９図及び第１０図は、比較的高い
電圧で動作するようにされたＭＯＳトランジスターの降
伏電圧を増加させる目的の通常の製造プロセスを修正す
る既知技術の他のものを示すものであり、そして第１１
図、第１２図及び第１３図は、本発明の製造方法の特徴
的な段階を示し、特に第１３図は、本発明の対象である
ＭＯＳタイプの集積された半導体デバイスの構造を概略
的に示すものである。 １・・・基板 ２・・・酸化物層 ３・・・窒化物層 ４．５・・・領域 ６・・・分離層 ７・・・酸化物層 ８．８°、８″・・・ゲート酸化物層 ９．１０・・電極 ９１・・多結晶シリコン１１．１２
，１３．１４・・・領域 １５・・・絶縁物層 １６．１？、１８．１９・・孔 ２０・・金属層 ２１．２２．２３．２４・・重なり部 ２５・・区画 ２６・・ドーピング部 ２７・・絶縁物層
Claims (2)
- （１）少なくとも２個のＭＯＳトランジスターの少なく
とも１個のゲート電極の下に存在する酸化物絶縁層が、
他の前記ＭＯＳトランジスターのゲート電極の下に存在
する酸化物絶縁層の厚さと実質的に異なった厚さを有す
る前記少なくとも２個のＭＯＳトランジスターを含むこ
とから成るＭＯＳタイプ集積デバイス。 - （２）第１の供給電圧で動作するようにされた複数のＭ
ＯＳトランジスターを含む少なくとも１個の回路部分と
、該第１の供給電圧よりも大きい第２の供給電圧で動作
するようにされた複数のＭＯＳトランジスターを含む少
なくとも１個の他の回路部分を含んで成り、 前記第２の回路部分に属するＭＯＳトランジスターがそ
れぞれのゲート電極の下に、前記第１の回路部分に属す
るＭＯＳトランジスターのものよりも実質的に大きい厚
さの酸化物絶縁層を有している特許請求の範囲第１項に
記載のデバイス。（３）第１の供給電圧で動作するよう
にされたＭＯＳトランジスターと、該第１の供給電圧よ
り高い第２の供給電圧で動作するようにされたＭＯＳト
ランジスターを含むＭＯＳタイプ集積半導体デバイスの
製造方法において、 （ａ）前記トランジスターが形成される区画上にゲート
酸化物の第１の層を形成し、 （ｂ）第２の供給電圧で動作するようにされた前記ＭＯ
Ｓトランジスターが形成される区画に対応して前の段階
の間に形成された酸化物層をマスキングし、 （ｃ）段階（ｂ）の間にセットされたマスクによりマス
クされていない区画から段階（ａ）の間に形成された酸
化物層を除去し、 （ｄ）残りのマスキング物質を除去し、そして、（ｅ）
前記トランジスターが形成される区画上にゲート酸化物
の第２層を形成することを含んで成ることを特徴とする
ＭＯＳタイプ集積半導体デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT83616/86A IT1191558B (it) | 1986-04-21 | 1986-04-21 | Dispositivo a semiconduttore integrato di tipo mos con spessore dell'ossido di porta non uniforme e procedimento di fabbricazione dello stesso |
| IT83616A/86 | 1986-04-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62252164A true JPS62252164A (ja) | 1987-11-02 |
Family
ID=11323184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62084494A Pending JPS62252164A (ja) | 1986-04-21 | 1987-04-06 | 不均一な厚さのゲ−ト酸化物を有するｍｏｓタイプ集積半導体デバイス及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0244367A3 (ja) |
| JP (1) | JPS62252164A (ja) |
| IT (1) | IT1191558B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282569A (ja) * | 1988-08-17 | 1990-03-23 | Samsung Electron Co Ltd | 半導体装置およびその製造方法 |
| JPH02237037A (ja) * | 1989-03-09 | 1990-09-19 | Fuji Electric Co Ltd | 半導体集積回路の製造方法 |
| JP2007534157A (ja) * | 2003-11-04 | 2007-11-22 | マイクロン テクノロジー、インコーポレイテッド | 自己整合型電荷分離構造ｎｒｏｍフラッシュメモリ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1252025B (it) * | 1991-11-29 | 1995-05-27 | Sgs Thomson Microelectronics | Procedimento per la realizzazione di celle di memoria a sola lettura programmabili e cancellabili elettricamente a singolo livello di polisilicio |
| EP0610643B1 (en) * | 1993-02-11 | 1997-09-10 | STMicroelectronics S.r.l. | EEPROM cell and peripheral MOS transistor |
| JP3163839B2 (ja) * | 1993-05-20 | 2001-05-08 | 富士電機株式会社 | 半導体集積回路 |
| US5595922A (en) * | 1994-10-28 | 1997-01-21 | Texas Instruments | Process for thickening selective gate oxide regions |
| JPH10308497A (ja) * | 1997-05-08 | 1998-11-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2000003965A (ja) * | 1998-06-15 | 2000-01-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2000315733A (ja) * | 1999-04-28 | 2000-11-14 | Fujitsu Ltd | 多電源半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713772A (en) * | 1980-06-30 | 1982-01-23 | Hitachi Ltd | Semiconductor device and manufacture thereof |
-
1986
- 1986-04-21 IT IT83616/86A patent/IT1191558B/it active
-
1987
- 1987-03-25 EP EP87830113A patent/EP0244367A3/en not_active Withdrawn
- 1987-04-06 JP JP62084494A patent/JPS62252164A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282569A (ja) * | 1988-08-17 | 1990-03-23 | Samsung Electron Co Ltd | 半導体装置およびその製造方法 |
| JPH02237037A (ja) * | 1989-03-09 | 1990-09-19 | Fuji Electric Co Ltd | 半導体集積回路の製造方法 |
| JP2007534157A (ja) * | 2003-11-04 | 2007-11-22 | マイクロン テクノロジー、インコーポレイテッド | 自己整合型電荷分離構造ｎｒｏｍフラッシュメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0244367A3 (en) | 1989-06-14 |
| IT8683616A0 (it) | 1986-04-21 |
| EP0244367A2 (en) | 1987-11-04 |
| IT1191558B (it) | 1988-03-23 |
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