JPH0629496A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、チャネルストッパ層を構成して
いる不純物の装置へ及ぼす悪影響を減ずることができる
半導体装置の製造方法を提供しようとするものである。 【構成】 ワ−ド線に対して自己整合的にソ−ス領域を
形成する、という製造方法において、ワ−ド線（22₂ ）
とワ−ド線（22₃ ）との相互間上、即ち、ソ−ス線形成
部(26)上を少なくとも覆うようにカバ−(28)を形成し、
このカバ−(28)をマスクに用いてフィ−ルド酸化膜(12)
を通過させて基板(10)内にチャネルストッパ形成用の不
純物(32)を導入する。このような製法であると、第２の
チャネルストッパ層とソ−ス線形成部(26)に形成される
高不純物濃度のソ−ス領域とが互いに接触しなくなり、
ソ−ス領域の基板(10)に対する耐圧が劣化しなくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置の製造方
法に係わり、特にチャネルストップ用のフィ−ルドイオ
ンインプランテ−ションを改良した半導体装置の製造方
法に関する。

【０００２】

【従来の技術】従来の一般的な不揮発性半導体記憶装置
の製造方法によれば、フィ−ルド酸化膜を基板上に形成
してソ−ス領域等の素子形成領域を区画した後、基板上
にワ−ド線等を形成する。しかし、このような製造方法
では、例えばソ−ス領域とワ−ド線との間に合せ余裕が
必要であり、メモリセルの微細化の妨げとなる。

【０００３】このような問題を解決するため、ワ−ド線
をマスクにフィ−ルド酸化膜をエッチングして基板表面
を露出させ、ソ−ス領域を形成する、という製造方法が
考案されている。このようなワ−ド線に対して自己整合
的にソ−ス領域を形成する、という製造方法を、本明細
書では、以下ＳＡＳ（Self Aligned Source ）プロセス
と呼ぶ。（参考文献：Process and device technologie
s for 16Mbit EPROMswith large-tilt -angle implante
d P-pocket cell,Y Ohshima et al.,IEDM Technical Di
gest,December 9,1990,p.95〜p.98）

【０００４】ＳＡＳプロセスには、ソ−ス領域とワ−ド
線との間に合せ余裕が必要なく、メモリセルを微細化し
易いという利点を有するものの、フィ−ルド酸化膜をエ
ッチングしてソ−ス領域を得るために、フィ−ルド酸化
膜下のチャネルストッパ領域とソ−ス拡散層とが接触し
てしまう、という問題がある。これらの領域はともに、
高い不純物濃度を有しており、特にチャネルストッパ領
域が基板と同じ導電型であるため、ソ−ス拡散層の基板
に対する耐圧が低下する。これは、例えばソ−スに高い
電圧を加えてフロ−ティングゲ−トの電子を引き抜くタ
イプのフラッシュＥＥＰＲＯＭでは、大きな問題とな
る。微細化とともにチャネルストッパ領域の不純物濃度
は上げていかなくてはならないが、セルのトンネル酸化
膜は簡単にはスケ−リングできないので、ソ−スに印加
する電位はあまり下げられない。

【０００５】また、従来、チャネルストッパ層は、フィ
−ルド酸化膜１２下全体に形成されている。このため、
チャネルストッパ層に含まれる不純物がチャネル領域に
拡散し、例えばトランジスタのしきい値を上昇させる、
所謂“狭チャネル効果”を誘発している。

【０００６】

【発明が解決しようとする課題】以上のように、メモリ
セルの微細化のために、ＳＡＳプロセスを使用すると、
高濃度の拡散層どうしが接触し、特にソ−ス拡散層の基
板に対する耐圧が充分に確保できなくなる。また、チャ
ネルストッパ層は、フィ−ルド酸化膜下に全体的に形成
されているため、狭チャネル効果を生じやすい。即ち、
チャネルストッパ層を構成している不純物は、装置に悪
影響を及ぼす、という問題がある。

【０００７】この発明は、上記のような点に鑑みて為さ
れたもので、その目的は、チャネルストッパ層を構成し
ている不純物による装置への悪影響を減ずることができ
る半導体装置の製造方法を提供することにある。

【０００８】

【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板上に、素子分離領域を形成し、
素子形成領域を得る。次に、素子分離領域上から素子形
成領域上に跨がり互いに並行する第１、第２、第３のワ
−ド線を形成する。次に、第１のワ−ド線と第２のワ−
ド線との相互間上を覆うように第１のカバ−を形成し、
この第１のカバ−と第１、第２、第３のワ−ド線をマス
クに用いて素子分離領域を除去し、ソ−ス線形成部を得
る。次に、このソ−ス線形成部の一部を少なくとも覆う
ように第２のカバ−を形成し、この第２のカバ−をマス
クに用いて素子分離領域を通過させて基板内にチャネル
ストッパ形成用の不純物を導入する。

【０００９】

【作用】上記のような不揮発性半導体記憶装置の製造方
法にあっては、素子分離領域形成後にチャネルストッパ
形成用の不純物が導入される。さらに、第２のカバ−
が、をソ−ス線形成部の一部を少なくとも覆うように形
成される。そして、この第２のカバ−をマスクに用いて
素子分離領域を通過させて基板内にチャネルストッパ形
成用の不純物が導入される。このため、チャネルストッ
パ層と、将来、ソ−ス線形成部に形成される高不純物濃
度のソ−ス領域とが互いに接触しなくなる。従って、ソ
−ス領域の基板に対する耐圧の劣化を防止することがで
きる。

【００１０】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。この説明において全図に渡り同一の部分に
は同一の参照符号を付し、重複する説明は避けることに
する。

【００１１】図１〜図５は、この発明の第１の実施例に
係わるフラッシュＥＥＰＲＯＭの製造方法を工程順に示
した図で、図１（ａ）はパタ−ン平面図、図１（ｂ）は
図１（ａ）中の１ｂ−１ｂ線に沿う断面図、図１（ｃ）
は図１（ａ）中の１ｃ−１ｃ線に沿う断面図、…、図５
（ａ）はパタ−ン平面図、図５（ｂ）は図５（ａ）中の
５ｂ−５ｂ線に沿う断面図、図５（ｃ）は図５（ａ）中
の５ｃ−５ｃ線に沿う断面図である。

【００１２】図１に示すように、例えばＰ型のシリコン
基板１０上に、ＬＯＣＯＳ法を用いて、基板１０上の選
ばれた部分にのみ、実質的にビット線方向に直線状に延
びるフィ−ルド酸化膜１２を形成し、基板上に、実質的
に直線状となる素子形成領域１４を得る。この素子形成
領域１４には、例えば基板１０の表面が露出する。ま
た、図１に示すフィ−ルド酸化膜形成工程においては、
チャネルストッパを形成するためのＰ型不純物のイオン
注入（フィ−ルドイオンインプランテ−ション）は行わ
ない。図１に示す工程において、その都合上、基板と同
一導電型の不純物を導入されることがあっても構わない
が、その導入により得られるＰ型領域の不純物濃度は、
一般のチャネルストッパに必要とされる不純物濃度より
も低くされることが必要である。

【００１３】次に、図２に示すように、素子形成領域１
４に露出した基板１０の表面を熱酸化する。これによ
り、素子形成領域１４上には、例えばトンネル効果が得
られるような膜厚に設定されたゲ−ト酸化膜（Ｓｉ
Ｏ₂ ）１６が形成される。次いで、基板１０の上方に第
１層目ポリシリコン層を形成する。この第１層目ポリシ
リコン層は、後に浮遊ゲ−トとなる。次いで、第１層目
ポリシリコン層に、ワ−ド線方向に隣接する浮遊ゲ−ト
どうしを分離するためのスリットを形成する。次いで、
第１層目ポリシリコン層の表面を熱酸化、あるいはＣＶ
Ｄ法によりシリコン酸化膜を基板１０上方に堆積する等
して、浮遊ゲ−トとワ−ド線（制御ゲ−ト）とを絶縁す
るための絶縁膜１８を形成する。この絶縁膜１８は、例
えばＳｉＯ₂ ／ＳｉＮ_X ／ＳｉＯ₂ の３層構造の複合絶
縁膜であっても良い。次いで、基板１０の上方に第２層
目ポリシリコン層を形成する。次いで、第２層目ポリシ
リコン層を、所定のワ−ド線パタ−ンにパタ−ニング
し、さらにパタ−ニングを続行し、絶縁膜１８、第１層
目ポリシリコン層をパタ−ニングする。これにより、第
１層目ポリシリコン層で成る浮遊ゲ−ト２０、第１層目
ポリシリコン層で成るワ−ド線（制御ゲ−ト）２２₁ 〜
２２₃ が得られる。

【００１４】次に、図３に示すように、ワ−ド線２２₁
とワ−ド線２２₂ との相互間、すなわち、将来形成され
るメモリセルのビット線接続部（ドレイン）側を覆うよ
うに、フォトリソグラフィ法を用いてレジスト２４を形
成する。この時、ワ−ド線２２₃ においても、将来形成
されるメモリセルのビット線接続部（ドレイン）側をレ
ジスト２４で覆う。次いで、レジスト２４とワ−ド線２
２₁ 〜２２₃ とをマスクに用い、例えばＲＩＥ法等によ
りフィ−ルド酸化膜１２を除去する。これにより、ソ−
ス線形成部２６が得られる。このソ−ス線形成部２６に
は、例えば基板１０の表面が露出する。尚、このエッチ
ングには、シリコン酸化膜をエッチングし易く、反対に
シリコンはエッチングし難い周知のエッチング方法を用
いれば良い。図３に示されるように、ＳＡＳプロセスで
は、ソ−ス線の幅およびその形成位置が、ワ−ド線のパ
タ−ニングによって決定される。

【００１５】次に、図４に示すように、レジスト２４を
除去した後、新たにレジストを塗布し、ホトリソグラフ
ィ法によりレジスト２８を形成する。このレジスト２８
は、フィ−ルド酸化膜１２上で、ソ−ス線形成部２６か
ら距離Ｄ１あるいはＤ２分離れている位置に形成された
開孔部３０を有している。次いで、レジスト２８をマス
クに用い、開孔部３０を介して、チャネルストッパを形
成するためのＰ型の不純物、例えばボロンイオン３２を
基板１０内に注入する。このイオン注入は、フィ−ルド
酸化膜１２を貫通させ、基板１０内に所望の量が到達す
るように行われる。この段階では、すでにフィ−ルド酸
化膜１２の形成や、制御ゲ−ト２２₁ 〜２２₃ と浮遊ゲ
−ト２０とを絶縁する絶縁膜１８の形成は終了してお
り、ボロンイオン３２の注入後の高温熱工程は限られて
いる。従って、注入されたボロンが横方向に拡散しチャ
ネル領域にしみ出してトランジスタの特性を変動させ
る、という所謂狭チャネル効果をも、この実施例では、
フィ−ルド酸化後にチャネルストッパ用の不純物を注入
するので、ボロンが高温熱工程に晒されなくなる、とい
う点からほぼ解決できる。さらに、この実施例ではワ−
ド線２２₁ 〜２２₃ と素子形成領域１４との交差点、す
なわち、チャネル近傍がレジスト２８で覆われており、
この点からも、狭チャネル効果を防止する効果が高めら
れている。

【００１６】また、図４に示す工程で用いられるフォト
マスクのマスク合わせは、ワ−ド線２２₁ 〜２２₃ に対
して行なわれることが望ましい。なぜならば、ソ−ス線
形成部２６からの開孔部３０までの距離Ｄ１あるいはＤ
２を精度良くコントロ−ルでき、将来形成されるＮ⁺ 型
ソ−ス領域とＰ⁺ 型チャネルストッパ層とが接触すると
いう問題を、より確実に回避することが可能となるため
である。

【００１７】次に、図５に示すように、レジスト２８を
除去した後、ワ−ド線２２₁ 〜２２₃ およびフィ−ルド
酸化膜１２をマスクに、基板１０内に、Ｎ型不純物であ
る、ヒ素あるいはリンをイオン注入する。これにより、
素子形成領域１４およびソ−ス線形成部２６にそれぞ
れ、メモリセルトランジスタのＮ⁺ 型ドレイン領域３４
およびＮ⁺ 型ソ−ス領域３６が形成される。尚、図５
中、参照符号３８は、Ｐ⁺ 型チャネルストッパ層であ
る。

【００１８】この後、特に図示しないが、基板上方にシ
リコン酸化膜等で成る層間絶縁膜を形成し、この層間絶
縁膜にドレイン領域３４に到達するコンタクト孔を形成
し、このコンタクト孔を介してドレイン領域３４に電気
的に接続される、アルミニウム等で成るビット線をワ−
ド線２２₁ 〜２２₃ と直交する方向に形成する。このよ
うな、図５に示される工程以後は、上記の他、周知の技
術を適用できることはもちろんである。

【００１９】上記第１の実施例に係わる製造方法によれ
ば、特に図５に示されるように、Ｐ⁺ 型チャネルストッ
パ層３８をＮ⁺ 型ソ−ス領域３６から離して形成できる
ため、Ｎ⁺ 型ソ−ス領域３６とＰ⁺ 型チャネルストッパ
層３８とが互いに接触しなくなる。従って、Ｎ⁺ 型ソ−
ス領域３６のＰ型基板１０に対する耐圧が劣化すること
を防止できる。

【００２０】また、狭チャネル効果も、フィ−ルド酸化
膜１２形成後にチャネルストッパ形成用のボロンを基板
１０内に注入すること、およびチャネル近傍に上記ボロ
ンが注入されないこと、から防止することができる。次
に、上記第１の実施例の変形例について説明する。

【００２１】図６は第１の実施例の変形例に係わる注入
方法を示す図で、図６（ａ）はパタ−ン平面図、図６
（ｂ）は図６（ａ）中の６ｂ−６ｂ線に沿う断面図、図
６（ｃ）は図６（ａ）中の６ｃ−６ｃ線に沿う断面図で
ある。

【００２２】実効的にチャネルストッパ層として働くボ
ロン濃度の濃い領域を、横方向に長く取りたい場合、特
に図６（ｂ）および（ｃ）に示すように、ボロンイオン
３２のビ−ムを基板１０への垂線に対して所定の角度傾
け、開孔部３０より基板１０内に注入する。このような
方法によれば、開孔部３０の開孔面積よりも、注入領域
の面積を拡げることができ、チャネルストッパ層の横方
向の面積、すなわち、平面的な面積を拡げることができ
る。

【００２３】この方法によれば、単に開孔部３０の間口
を広げてボロンイオン３２のビ−ムを基板１０に対して
垂直にして注入する方法より、特に基板１０とフィ−ル
ド酸化膜１２との界面のボロン濃度を高めやすくでき
る、という効果が得られる。これは、次のような点から
である。基板１０に対してイオンを垂直に注入する方法
では、開孔部３０の間口を広げると開孔部３０がバ−ズ
ビ−クにかかってしまう。バ−ズビ−クの部分は酸化膜
の膜厚が薄いため、イオンを基板１０に対して垂直に注
入すると、イオンは容易に酸化膜を貫通して基板１０の
深いところまで打ち込まれてしまう。しかし、基板１０
に対してイオンを斜めに注入する方法によれば、フィ−
ルド酸化膜１２中を斜めにイオンが飛ぶようになる。こ
のため、バ−ズビ−クの部分であっても、イオンは酸化
膜中を長い距離飛ぶようになり、基板１０とフィ−ルド
酸化膜１２との界面近傍にイオンを集中して注入するこ
とが可能となる。

【００２４】上記変形例は、例えば以下に説明する方法
により達成される。まず、第１の方法として、ボロンイ
オンを斜めに２つの方向から、基板１０内に注入する。
また、第２の方法として、ボロンイオンを斜めに１つの
方向から注入し、ボロンイオンの注入方向は固定したま
ま、基板１０を回転させる。イオンビ−ムの角度として
は、シリコン基板１０の素子形成面を（１００）面とし
た時、ワ−ド線と平行な方向に、７度以上の角度が良
い。尚、図６を参照して説明した上記工程は、図４を参
照して説明した工程に対応している。次に、上記第１の
実施例のその他の変形例について説明する。

【００２５】図７は第１の実施例のその他の変形例に係
わる注入方法を示す図で、図７（ａ）はパタ−ン平面
図、図７（ｂ）は図７（ａ）中の７ｂ−７ｂ線に沿う断
面図、図７（ｃ）は図７（ａ）中の７ｃ−７ｃ線に沿う
断面図である。

【００２６】膜厚が厚いフィ−ルド酸化膜１２を貫通さ
せてイオンを注入しようとすると、高価な高加速イオン
注入装置が必要となる上に、不純物の分布も、深さ方向
にブロ−ドになり、さらにフィ−ルド酸化膜１２の膜厚
のバラツキで注入される不純物量が影響されやすい。そ
こで、特に図７（ｂ）および（ｃ）に示すように、フィ
−ルド酸化膜１２を多少エッチングし、その膜厚を薄く
しておく。このような方法によれば、フィ−ルド酸化膜
１２の膜厚が薄くなるので、イオン注入の加速電圧をさ
ほど大きくしなくても、フィ−ルド酸化膜１２下の基板
１０内にイオンを注入することができる。また、低加速
電圧でイオンを打ち込むほうが、高加速電圧でイオンを
打ち込むよりも、不純物の分布が深さ方向にブロ−ドに
なりにくい。さらに、フィ−ルド酸化膜１２の膜厚のバ
ラツキで注入される不純物量の影響も低減することがで
きる。

【００２７】上記変形例は、例えば以下に説明する方法
により達成される。すなわち、チャネルストッパ形成用
のレジスト２８を形成し、次いで、このレジスト２８を
マスクに用いてフィ−ルド酸化膜１２をエッチングし、
フィ−ルド酸化膜１２の膜厚を減らす。然る後、チャネ
ルストッパ形成用のボロンイオン３２を、レジスト２８
をマスクに用いて注入する。

【００２８】尚、図７を参照して説明した上記工程は、
図４を参照して説明した工程に対応している。この変形
例は、図６を参照して説明したイオンを基板に対して斜
めに打つ、という変形例と組み合わせての実施が可能で
あることは勿論である。次に、この発明の第２の実施例
に係わる製造方法について説明する。

【００２９】図８は、この発明の第２の実施例に係わる
フラッシュＥＥＰＲＯＭの製造方法の主要な工程を示し
た図で、図８（ａ）はパタ−ン平面図、図８（ｂ）は図
８（ａ）中の８ｂ−８ｂ線に沿う断面図、図８（ｃ）は
図８（ａ）中の８ｃ−８ｃ線に沿う断面図である。

【００３０】図８に示すように、チャネルストッパ形成
用の不純物を通過させるための開孔部３０は、ワ−ド線
２２₁ 〜２２₃ 上にかかっていても良い。ワ−ド線２２
₁ 〜２２₃ には厚いゲ−ト電極層（ポリシリコン層等）
があるため、ボロンイオン３２が基板１０まで到達しに
くい。このため、例えば低加速電圧である等の条件がそ
ろえば、ワ−ド線２２₁ 〜２２₃ がマスクとなり、結果
として、チャネルストッパ層とソ−ス領域とは接触しな
くなる。また、図８では、開孔部３０が、ソ−ス線形成
部２６から距離Ｄ１あるいはＤ２分離れているが、これ
はマスクずれが起こっても開孔部３０がソ−ス線形成部
２６上にかからないようにしているためである。

【００３１】また、特に図８（ｃ）に示すように、ワ−
ド線２２₁ 〜２２₃ 上には、これらと自己整合的に形成
されたシリコン酸化膜４０が形成されている。このシリ
コン酸化膜４０は必ずしも形成される必要はないが、ワ
−ド線２２₁ 〜２２₃ 上にシリコン酸化膜４０を形成し
ておくことにより、チャネルストッパ層形成用のボロン
イオン３２のマスキング効果をより高められる、という
効果を得ることができる。

【００３２】尚、図８を参照して説明した第２の実施例
は、図４を参照して説明した工程に対応している。第２
の実施例においても、図６を参照して説明したイオンを
基板に対して斜めに打つ、という変形例、および図７を
参照して説明したフィ−ルド酸化膜の膜厚を減じてお
く、という変形例と組み合わせての実施が可能である。
次に、この発明の第３の実施例に係わる製造方法につい
て説明する。

【００３３】図９は、この発明の第３の実施例に係わる
フラッシュＥＥＰＲＯＭの製造方法の主要な第１の工程
を示した図で、図９（ａ）はパタ−ン平面図、図９
（ｂ）は図９（ａ）中の９ｂ−９ｂ線に沿う断面図、図
９（ｃ）は図９（ａ）中の９ｃ−９ｃ線に沿う断面図、
同様に図１０は、主要な第２の工程を示した図で、図１
０（ａ）はパタ−ン平面図、図１０（ｂ）は図１０
（ａ）中の１０ｂ−１０ｂ線に沿う断面図、図１０
（ｃ）は図１０（ａ）中の１０ｃ−１０ｃ線に沿う断面
図である。

【００３４】図９に示すように、レジスト２８は、ソ−
ス形成部２６上のみを覆うように形成されても良い。そ
して、特に図９（ｂ）に示すように、フィ−ルド酸化膜
１２や素子形成領域１４が露出した開孔部３０を介し
て、ボロンイオン３２を基板１０内に注入する。この
時、加速電圧は、基板１０とフィ−ルド酸化膜１２との
界面でボロンの濃度をできるだけ高くなるように設定さ
れる。また、特に図９（ｃ）には、ワ−ド線２２₁ 〜２
２₃ 上にシリコン酸化膜４０が形成されているが、第２
の実施例同様に、このシリコン酸化膜４０は必ずしも形
成される必要はない。また、図９では、開孔部３０が、
ソ−ス線形成部２６から距離Ｄ１あるいはＤ２分離れて
いるが、これはマスクずれが起こっても開孔部３０がソ
−ス線形成部２６上にかからないようにしているためで
ある。

【００３５】次に、図１０に示すように、レジスト２８
を除去した後、図５を参照して説明した方法と同様に、
ワ−ド線２２₁ 〜２２₃ およびフィ−ルド酸化膜１２を
マスクに用いて、基板１０内にＮ型不純物である、ヒ素
あるいはリンをイオン注入する。これにより、素子形成
領域１４およびソ−ス線形成部２６にそれぞれ、メモリ
セルトランジスタのＮ⁺ 型ドレイン領域３４およびＮ⁺
型ソ−ス領域３６が形成される。この時、図９に示す工
程で素子形成領域１４から基板１０内に注入されたボロ
ンは、そのままＰ型拡散層４２として活性化される。こ
のＰ型拡散層４２は、ソ−ス〜ドレイン間のパンチスル
−を防止する目的で形成される所謂Ｐ−ポケット層とし
て用いることができる。次に、上記第３の実施例の変形
例について説明する。

【００３６】図１１は第３の実施例の変形例に係わる注
入方法を示す図で、図１１（ａ）はパタ−ン平面図、図
１１（ｂ）は図１１（ａ）中の１１ｂ−１１ｂ線に沿う
断面図、図１１（ｃ）は図１１（ａ）中の１１ｃ−１１
ｃ線に沿う断面図である。

【００３７】図１１に示すように、比較的低い加速電圧
でワ−ド線２２₁ 〜２２₃ に対して平行な方向で、かつ
基板１０に対して所望の角度傾け、レジスト２８をマス
クにボロンイオン３２を注入する。このような方法によ
れば、特に図１１（ｂ）に示すように、ボロンイオン３
２がフィ−ルド酸化膜１２下の基板１０内に、もぐり込
むような形で注入される。従って、フィ−ルド酸化膜１
２の膜厚の薄い領域と基板１０との界面、例えばバ−ズ
ビ−ク下と基板１０との界面に、ボロンを集中させるこ
とができる。このように、フィ−ルド酸化膜１２の膜厚
の薄い領域と基板１０との界面にボロンが集中されるよ
うになれば、上記薄い領域の直下において反転防止の効
果が高まる。このため、例えばドレイン領域３４どうし
のパンチスル−抑制効果がより高められる、という効果
を得ることができる。

【００３８】上記変形例は、例えば以下に説明する方法
により達成される。まず、第１の方法として、ボロンイ
オンを斜めに２つの方向かつワ−ド線２２₁ 〜２２₃ に
平行な方向から、基板１０内に注入する。また、第２の
方法として、ボロンイオンを斜めに１つの方向から注入
し、基板１０を１８０度回転させてから、上記の注入方
向と同一の方向から再度注入する。イオンビ−ムの角度
としては、シリコン基板１０の素子形成面を（１００）
面とした時、ワ−ド線と平行な方向に、７度以上の角度
が良い。

【００３９】また、この変形例は、第３の実施例で説明
した工程の後に引き続き行う、あるいは第３の実施例で
説明した工程に先行して行う、ようにしても良い。なぜ
ならば、この変形例は、フィ−ルド酸化膜１２の膜厚の
薄い領域下の基板１０内にボロンをもぐりこませるた
め、低加速電圧で打ち込むことが望まれる。従って、フ
ィ−ルド酸化膜１２の膜厚の厚い領域下には、ボロンが
打ち込まれなくなる恐れがあり、これを補償する意味
で、例えば基板１０に垂直な方向から、フィ−ルド酸化
膜１２を貫通できるような高加速電圧でボロンを注入す
る。

【００４０】また、特に図１１（ｃ）に示すように、ワ
−ド線２２₁ 〜２２₃ 上には、シリコン酸化膜４０が形
成されている。このシリコン酸化膜４０は、マスキング
効果の向上の他、特に開孔部３０からチャネル部が露出
するような第３の実施例では、次のような効果を得るこ
とができる。ボロンイオン３２を、基板１０に対して斜
めに注入したり、あるいは高加速電圧で注入したりする
と、チャネル部に無用なボロンイオン３２が注入される
恐れがある。そこで、シリコン酸化膜４０をワ−ド線２
２₁ 〜２２₃ 上に形成し、開孔部３０の実質的な深さを
より深くする。すると、例えばイオン注入時において問
題となっている所謂“シャド−効果”の作用が好ましい
意味で発生し、チャネル部に無用なボロンイオン３２の
注入を防止することもできる。

【００４１】第１および第２の実施例と、第３の実施例
との実施に際する使い分けは、ドレイン領域３４と基板
１０との間に非常に高い耐圧が要求される装置には、ド
レイン領域３４とチャネルストッパ３８とが互いに接触
しない第１、第２の実施例を選ぶことが好ましい。ま
た、ドレイン領域３４と基板１０との間にさほど高い耐
圧が要求されない装置には、フォトリソグラフィ法が簡
単となる第３の実施例を選ぶことが好ましい。次に、こ
の発明の第４の実施例に係わる製造方法について説明す
る。

【００４２】図１２は、この発明の第４の実施例に係わ
るフラッシュＥＥＰＲＯＭの製造方法の主要な第１の工
程を示した図で、図１２（ａ）はパタ−ン平面図、図１
２（ｂ）は図１２（ａ）中の１２ｂ−１２ｂ線に沿う断
面図、図１２（ｃ）は図１２（ａ）中の１２ｃ−１２ｃ
線に沿う断面図、同様に図１３は、主要な第２の工程を
示した図で、図１３（ａ）はパタ−ン平面図、図１３
（ｂ）は図１３（ａ）中の１３ｂ−１３ｂ線に沿う断面
図、図１３（ｃ）は図１３（ａ）中の１３ｃ−１３ｃ線
に沿う断面図である。

【００４３】第１の実施例の変形例として、フィ−ルド
酸化膜１２の膜厚を減じてからチャネルストッパ形成用
の不純物を基板１０に注入する、という方法を説明し
た。この第４の実施例は、上記の方法に準ずるその他の
方法である。

【００４４】すなわち、図１２に示すようにＳＡＳプロ
セスに用いられるレジスト２４を、レジスト２４₁ 〜２
４₈ のように複数に分割し、かつレジスト２４₁ 〜２４
₈ 各々によって、素子形成領域１４のうち、ドレイン形
成部およびその近傍を覆うようにする。

【００４５】次に、図１３に示すように、図３を参照し
て説明した方法と同様な方法により、レジスト２４₁ 〜
２４₈ をマスクに用いてフィ−ルド酸化膜１２を除去す
る。すると、特に図１３（ｂ）に示されるように、チャ
ネルストッパ形成用の不純物が注入されるべき箇所のフ
ィ−ルド酸化膜１２も除去される。

【００４６】このような方法であると、１回のエッチン
グ工程で、ソ−ス線形成部２６上のフィ−ルド酸化膜１
２とチャネルストッパ層形成部上のフィ−ルド酸化膜１
２とを同時に除去することができる。よって、工程の増
加なしに、例えば第１の実施例における変形例で説明し
たような効果が得られる構造とすることができる。

【００４７】また、上記実施例はいずれも、素子分離領
域を熱酸化によりワ−ド線形成前に形成しているが、イ
オン注入のみによって分離する場合にも同様に適用でき
る。その場合、素子分離領域（フィ−ルド酸化膜）の形
成とその除去工程は不要となり、ワ−ド線形成後に必要
に応じてソ−ス領域をカバ−してドレイン間の分離用に
基板と同一導電型の不純物をイオン注入すれば良い。

【００４８】尚、この発明は、上記実施例に限られるも
のではなく、ＥＰＲＯＭ、ＥＥＰＲＯＭといったその他
の不揮発性半導体記憶装置に用いることも可能であるこ
とは、勿論である。さらに、ＥＰＲＯＭのようにソ−ス
耐圧をあまり必要としないデバイスにおいては、上記実
施例にかかるプロセスを、単にチャネル不純物濃度上昇
を防止する目的で用いることもできる。その場合は、ソ
−ス領域をレジストにて覆う必要は必ずしもない。

【００４９】

【発明の効果】以上説明したように、この発明によれ
ば、チャネルストッパ層を構成している不純物の装置へ
及ぼす悪影響を減ずることができる半導体装置の製造方
法を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施例に係わる製造方
法の主要な第１の工程を示した図で、（ａ）はパタ−ン
平面図、（ｂ）は（ａ）中の１ｂ−１ｂ線に沿う断面
図、（ｃ）は（ａ）中の１ｃ−１ｃ線に沿う断面図であ
る。

【図２】図２はこの発明の第１の実施例に係わる製造方
法の主要な第２の工程を示した図で、（ａ）はパタ−ン
平面図、（ｂ）は（ａ）中の２ｂ−２ｂ線に沿う断面
図、（ｃ）は（ａ）中の２ｃ−２ｃ線に沿う断面図であ
る。

【図３】図３はこの発明の第１の実施例に係わる製造方
法の主要な第３の工程を示した図で、（ａ）はパタ−ン
平面図、（ｂ）は（ａ）中の３ｂ−３ｂ線に沿う断面
図、（ｃ）は（ａ）中の３ｃ−３ｃ線に沿う断面図であ
る。

【図４】図４はこの発明の第１の実施例に係わる製造方
法の主要な第４の工程を示した図で、（ａ）はパタ−ン
平面図、（ｂ）は（ａ）中の４ｂ−４ｂ線に沿う断面
図、（ｃ）は（ａ）中の４ｃ−４ｃ線に沿う断面図であ
る。

【図５】図５はこの発明の第１の実施例に係わる製造方
法の主要な第５の工程を示した図で、（ａ）はパタ−ン
平面図、（ｂ）は（ａ）中の５ｂ−５ｂ線に沿う断面
図、（ｃ）は（ａ）中の５ｃ−５ｃ線に沿う断面図であ
る。

【図６】図６はこの発明の第１の実施例の変形例に係わ
る注入方法を示す図で、（ａ）はパタ−ン平面図、
（ｂ）は（ａ）中の６ｂ−６ｂ線に沿う断面図、（ｃ）
は（ａ）中の６ｃ−６ｃ線に沿う断面図である。

【図７】図７はこの発明の第１の実施例のその他の変形
例に係わる注入方法を示す図で、（ａ）はパタ−ン平面
図、（ｂ）は（ａ）中の７ｂ−７ｂ線に沿う断面図、
（ｃ）は（ａ）中の７ｃ−７ｃ線に沿う断面図である。

【図８】図８はこの発明の第２の実施例に係わる製造方
法の主要な工程を示した図で、（ａ）はパタ−ン平面
図、（ｂ）は（ａ）中の８ｂ−８ｂ線に沿う断面図、
（ｃ）は（ａ）中の８ｃ−８ｃ線に沿う断面図である。

【図９】図９はこの発明の第３の実施例に係わる製造方
法の主要な第１の工程を示した図で、（ａ）はパタ−ン
平面図、（ｂ）は（ａ）中の９ｂ−９ｂ線に沿う断面
図、（ｃ）は（ａ）中の９ｃ−９ｃ線に沿う断面図であ
る。

【図１０】図10はこの発明の第３の実施例に係わる製造
方法の主要な第２の工程を示した図で、（ａ）はパタ−
ン平面図、（ｂ）は（ａ）中の10ｂ−10ｂ線に沿う断面
図、（ｃ）は（ａ）中の10ｃ−10ｃ線に沿う断面図であ
る。

【図１１】図11はこの発明の第３の実施例の変形例に係
わる注入方法を示す図で、（ａ）はパタ−ン平面図、
（ｂ）は（ａ）中の11ｂ−11ｂ線に沿う断面図、（ｃ）
は（ａ）中の11ｃ−11ｃ線に沿う断面図である。

【図１２】図12はこの発明の第４の実施例に係わる製造
方法の主要な第１の工程を示した図で、（ａ）はパタ−
ン平面図、（ｂ）は（ａ）中の12ｂ−12ｂ線に沿う断面
図、（ｃ）は（ａ）中の12ｃ−12ｃ線に沿う断面図であ
る。

【図１３】図13はこの発明の第４の実施例に係わる製造
方法の主要な第２の工程を示した図で、（ａ）はパタ−
ン平面図、（ｂ）は（ａ）中の13ｂ−13ｂ線に沿う断面
図、（ｃ）は（ａ）中の13ｃ−13ｃ線に沿う断面図であ
る。

【符号の説明】

１０…Ｐ型シリコン基板、１２…フィ−ルド酸化膜、１
４…素子形成領域、２２₁ 〜２２₃ …ワ−ド線、２４，
２４₁ 〜２４₈ …レジスト、２６…ソ−ス線形成部、２
８…レジスト、３２…ボロンイオン、３４…Ｎ⁺ 型ドレ
イン領域、３６…Ｎ⁺ 型ソ−ス領域、３６、３８…Ｐ⁺
型チャネルストッパ層、４０…シリコン酸化膜。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に素子分離領域を形成し、
   この基板上に素子形成領域を得る工程と、 前記素子分離領域上から前記素子形成領域上に跨がるよ
   うに、互いに並行する少なくとも３つの第１、第２、第
   ３のワ−ド線を形成する工程と、 少なくとも前記第１のワ−ド線と第２のワ−ド線との相
   互間上を覆うように第１のカバ−を形成し、この第１の
   カバ−、並びに前記第１、第２、第３のワ−ド線をマス
   クに用いて前記素子分離領域を除去し、ソ−ス線形成部
   を得る工程と、 前記ソ−ス線形成部の一部を少なくとも覆うように第２
   のカバ−を形成し、この第２のカバ−をマスクに用いて
   前記素子分離領域を通過させて前記基板内にチャネルス
   トッパ形成用の不純物を導入する工程とを具備すること
   を特徴とする半導体装置の製造方法。
2. 【請求項２】 前記第１のカバ−は、前記第１のワ−ド
   線と第２のワ−ド線との相互間上における前記素子形成
   領域上を覆うように形成されることを特徴とする請求項
   １に記載の半導体装置の製造方法。
3. 【請求項３】 前記第２のカバ−は、前記第１、第２お
   よび第３のワ−ド線へのマスク合わせによるフォトリソ
   グラフィ工程によって形成されたレジストで成ることを
   特徴とする請求項１もしくは請求項２いずれかに記載の
   半導体装置の製造方法。
4. 【請求項４】 前記チャネルストッパ形成用の不純物を
   導入する前に、前記素子分離領域のうち少なくとも前記
   不純物が通過する箇所の一部を除去しておくことを特徴
   とする請求項１乃至請求項３いずれかに記載の半導体装
   置の製造方法。
5. 【請求項５】 前記チャネルストッパ形成用の不純物を
   導入する前に、前記第１乃至第３のワ−ド線それぞれの
   上に、不純物の導入障壁となる膜を形成しておくことを
   特徴とする請求項１乃至請求項４いずれかに記載の半導
   体装置の製造方法。
6. 【請求項６】 前記チャネルストッパ形成用の不純物を
   導入はイオン注入であり、このイオン注入は、前記基板
   に対して所定角度傾けて注入されることを特徴とする請
   求項１乃至請求項５いずれかに記載の半導体装置の製造
   方法。
7. 【請求項７】 前記イオン注入は、さらにウェ−ハを回
   転させながら行うことを特徴とする請求項６に記載の半
   導体装置の製造方法。
8. 【請求項８】 前記素子分離領域の形成およびその除去
   工程が省略されていることを特徴とする請求項１乃至７
   記載の半導体装置の製造方法。