KR910008988B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제1도는 종래의 EPROM의 메모리셀구조를 설명하기 위한 단면도.
제2a도~제2g도는 본 발명의 실시예 1의 반도체장치의 제조방법을 설명하기 위한 각 공정에 따른 반도체장치의 단면도.
제3a도~제3e도는 본 발명의 다른 실시예의 반도체장치의 제조방법을 설명하기 위한 각 공정에 따른 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11, 115, 126 : 금속배선 12, 13, 109, 110, 114, 116, 122 : PSG막
14, 15, 108, 124 : SiO2막 16 : 부유게이트
17 : 절연막
18, 19 : 소오스·드레인영역으로 되는 확산층
101 : 실리콘반도체기판 102 : 제1의 게이트절연막(SiO2막)
103 : 제1의 다결정실리콘층 104 : 제2의 게이트절연막(SiO2막)
105 : 제2의 다결정실리콘층 106 : 소오스영역
107 : 드레인영역 107a : n+확산층형성영역(깊은 접합)
111 : 몰리브텐실리사이드막 112 : 레지스트막
113, 123 : 접촉구멍 121 : 적층게이트구조
123A, 125 : 접촉부
[산업상의 이용분야]
본 발명은 반도체 메모리를 갖춘 반도체장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
최근, 반도체장치의 고속화와 고집적화가 진행됨에 따라 사용되는 반도체소자의 신뢰성과 전극에 전속되는 배선의 신뢰성 및 소자를 보호하는 피복구조의 신뢰성의 향상이 요구되고 있다. 특히, EPROM과 같은 불휘발성 반도체장치에 있어서는 Na+, Ca+, K+등과 같은 가동이온(可動ion)의 침입에 의한 신뢰성의 저하가 큰 문제로 되고 있는데, 이것은 예컨대 EPROM셀내에 Na+등과 같은 가동이온이 침입하게 되면, 부유게이트(floating gate)에 축적된 전하가 소거되어 기억정보의 반전이나 기억유지여유의 저하가 발생하기 때문이다.
제1도에 나타낸 바와 같이 종래의 EPROM셀에 있어서는 Al등과 같은 금속배선(11)상에 PSG막(phosphosilicate glass 膜 : 12)이 형성되고, 또 금속배선(11)아래에는 PSG막(13)이 형성되어 있다. 가동이온(Na+)은, 예컨대 게이트절연막으로서 사용되는 SiO2막내에서는 비교적 자유롭게 이동하지만 PSG막내에서는 그 이동이 방해받게 되는 특성이 있으므로, PSG막(12, 13)은 외부로부터 Na+등과 같은 가동이온의 침입방지용으로서 사용되고 있다.
그러나, PSG막(13)아래의 SiO2막(14, 15)에 가동이온(Na+)이 일단 침입하게 되면, 이 가동이온(Na+)은 SiO2막(14, 15)내에서는 자유롭게 이동할 수 있기 때문에 부유게이트(16)내의 마이너스 축적전하의 쿨롱력(co-ulmb 力)에 의해 부유게이트(16)주변으로 이끌려 상술한 바와 같은 기억정보의 파괴를 야기시키게 된다.
이와 같은 가동이온에 의한 신뢰성의 저하를 방지하기 위해서는 SiO2막내에 함유된 가동이온의 절대량을 감소시키거나 외부로부터의 가동이온의 침입을 방지하는 것이 중요하지만, 종래의 EPROM셀은 메모리셀의 기본요소인 부유게이트(16)를 피복하는 절연막(14, 15)이 SiO2막으로 형성되어 있다거나 소오스·드레인영역으로 되는 확산층(18, 19)상에는 열산화법에 의해 형성된 SiO2막(14, 15)이 존재함으로써 가동이온이 셀내부로 침입하기 쉬운 구조로 되어 있었다.
본 발명자는 EPROM셀의 전하보존특징을 해석한 결과, 금속배선의 접촉부로부터 가동이온의 침입에 의해 축적전하가 잘못 소거되는 현상을 발견했고, 특히 금속배선의 제조공정시에 접촉부에 노출된 실리콘산화막내로 침입한 가동이온이 그 주요한 원인으로 되는 것을 확인했다.
[발명의 목적]
이에 본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, 접촉구멍으로부터의 가동이온의 침입을 방지할 수 있게 되어 신뢰성 높은 반도체장치 및 그 제조방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는, 반도체기판과, 이 반도체기판상에 형성된 절연막, 이 절연막에 형성된 접촉구멍, 이 접촉구멍의 측벽에 설치된 가동이온저지막 및, 상기 접촉구멍의 아랫부분에서 상기 반도체기판과 전기적으로 접속되도록 접촉구멍내에 형성된 금속배선층을 구비하고 있다.
또한 본 발명에 따른 반도체장치의 제조방법은, 금속배선의 제조공정에 있어서 접촉부의 절연막내로 가동이온이 침입하는 것을 방지하기 위해 반도체기판상의 소자형성영역에 절연막을 형성하는 공정과, 상기 절연막상에 가동이온게티막(可動 ion grtter 膜)을 형성하는 공정, 상기 가동이온게티막 및 상기 절연막을 에칭하여 상기 반도체기판이 노출되는 접촉구멍을 형성하는 공정, SiO2막보다 양의 가동이온이 통과하기 어려운 가동이온저지막을 접촉구멍내면을 포함한 전면에 형성하는 공정, 상기 가동이온저지막을 에칭하여 상기 접촉구멍의 측벽에만 가동이온저지막을 잔존시키는 공정 및, 상기 접촉구멍내에 금속배선을 형성하는 공정을 구비하고 있다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 접촉부에서의 금속배선은 가동이온이온저지막에 의해 절연막으로부터 완전히 분리되게 되므로, 금속배선 형성공정에서 가동이온이 절연막을 통해서 침입하는 것을 방지할 수 있게 되어 신뢰성 높은 반도체장치를 제조할 수 있게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예 1을 상세히 설명한다.
제2a도~제2g도는 본 발명의 실시예 1의 EPROM셀의 제조방법을 설명하기 위한 제조공정에 따른 반도체장치의 단면도를 나타낸 것이다.
우선, 제2a도에 나타낸 바와 같이 실리콘반도체기판(101)상의 소자형성영역에 제1의 게이트절연막으로서 SiO2막을 250Å두께로 형성한다. 이어, 임계치제어용 챈널이온을 챈널형성영역에 주입한 다음, SiO2막(102)상에 부유게이트용의 제1의 다결정실리콘층(103)을 상기 챈널형성영역의 윗쪽에 퇴적시키고, 이것을 소망하는 형상으로 패터닝한다.
그 다음에, 제1의 다결정실리콘층(103)상에 제2의 게이트절연막으로 SiO2막(104)을 형성한 후 전면에 제2의 다결정실리콘층(105)을 퇴적시키고, 이것들을 주지의 자기정합에칭(self aligned etching)방식에 의해 패터닝함으로써 도시된 바와 같은 적층게이트구조(121)를 형성한다.
다음에 제2b도에 나타낸 바와 같이 적층게이트구조(121)에 양에 As이온을 주입하여 소오스 및 드레인영역(106, 107)을 형성한 다음, 전면을 열산화시켜 제1 및 제2의 다결정실리콘층(103, 105)를 포함하는 적층게이트구조(121)를 SiO2막(108)으로 피복한다.
계속해서, 제2c도에 나타낸 바와 같이 인(P)을 1x1020cm-3~3x1021cm-3정도 함유한 유리막, 즉 PSG막(109)을 전면에 5000Å정도 형성한다. 그리고 이 PSG막(109)상에 표면평탄화재료, 예컨대 인을 함유한 유리막 즉 PSG막(110)을 5000Å정도 도포한 후, 가열하여 PSG막(110)막을 평탄화시킨다. 이어, PSG막(110)상에 몰리브덴실리사이드막(111)을 스퍼터(sputter)증착시킨 후, 레지스트막(112)를 전면에 도포한다.
다음에는 제2d도에 나타낸 바와 같이 접촉형성부를 제외하고 선택적으로 레지스트막(112)을 잔존시키고, 이것을 마스크로 해서 드라이 에칭을 행함으로써 몰리브덴실리사이드막(111), PSG막(110), PSG막(109), SiO2막(102)을 순차로 에칭하여 접촉구멍(113)을 형성한다. 이 에칭공정에 있어서, 몰리브덴실리사이드막(111)의 에칭에는 등방성 에칭을 이용함으로써, 도시된 바와 같이 몰리브덴실리사이드막(111)을 접촉패턴보다도 후퇴시킨다.
그 다음에는 레지스트막(112)를 제거하고 기판전체를 세정한 후에 제2e도 나타낸 바와 같이 LPCVD법에 의해 인을 함유한 PSG막(114)을 2000Å정도 형성하고, N2분위기중에서 900℃, 60분의 어닐(anneal)을 행한다. 이 어닐에 의해 접촉구멍(113)아래의 기판(101)내에 PSG막(114)으로부터 인이 확산되어 도시된 바와 같이 드레인영역(107)에 깊은 접합(107a)이 형성되게 된다. 이때, 사용되는 PSG막(114)내의 인농도가 낮을 때에는 접촉구멍(113)을 개공한 다음 PSG막(114)을 형성하기 전에 n+확산층형성영역(107a)의 표면에 인을 이온주입하는 공정을 부가한다.
이어, 제2f도에 나타낸 바와 같이 PSG막(114)을 이방성 드라이 에칭해서 접촉구멍(113)의 아랫부분만을 에칭으로 제거하고 그 측벽의 PSG막(114)을 잔존시킨다. 이때, 몰리브덴실리사이드막(111)을 후퇴시킨 부분에도 PSG막(114)이 잔존하게 되므로, 접촉구멍(113)은 도시된 바와 같이 테이퍼(taper)부를 갖는 형상으로 되게 된다. 여기서, SiO2막(102)의 단면은 PSG막(114)에 의해 피복되어 있으므로, 이곳으로부터 Na+등과 같은 가동이온의 침입은 없게 된다.
계속해서, 세정을 행하고 나서 제2g도에 나타낸 바와 같이 주지의 방법으로 Al등과 같은 금속배선(115)을 형성하고, 더욱이 이 금속배선(115)상에 피복용 PSG막(116)을 형성함으로써 EPROM셀이 형성되게 된다.
상기한 바와 같은 제조방법을 이용함으로써, 접촉구멍(113)에서의 금속배선(115)이 SiO2막(102)에 대해 PSG막(114)에 의해 완전히 분리된 구조로 되게 된다. 따라서, 금속배선(115)의 형성공정에 있어서, Na+등과 같은 가동이온이 EPROM셀 내부로 침입하는 것을 방지할 수 있게 되어 신뢰성이 높은 EPROM셀을 얻을 수 있게 된다.
또한, 상기 제2e도에 나타낸 공정에 있어서, PSG막(114)을 형성한 후에 어닐하는 공정을 취입함으로써 접촉구멍(113)의 접합이 As만에 의한 얕은 접합(107)으로부터 인의 확산에 의한 깊은 접합(107a)으로 변화하게 되므로 기판(101)으로의 금속배선의 돌출을 방지할 수 있게 된다.
또, 상기 어닐공정에 의해, 그 이전의 공정에서 셀주변에 존재하고 있던 Na+등과 같은 가동이온의 대부분이 PSG막(109, 110, 114)으로 취입되게 하므로 SiO2막(102, 104, 108)내의 가동이온농도를 저하시킬 수 있게 된다. 이 어닐공정은 PSG막(114)을 제2f도의 공정에서 에칭한 후에 행해도 좋다.
또한, 접촉구멍(113)내의 PSG막(114)에 형성된 테이퍼(taper)부에 의해 금속배선(115)의 막두께의 균일성의 증가함과 더불어 단부(段部)가 형성되지 않기 때문에 피복용 PSG막(116)의 접촉부에서의 단열 등이 방지되어 피복성이 향상되게 되므로, 제조공정중에서의 가동이온의 침입 뿐만 아니라 제조공정종료후에 외부로부터 침입하는 가동이온을 감소시킬 수도 있게 된다.
한편, 몰리브덴실리사이드막(111)은 PSG막(114)의 에칭의 스톱퍼(s-topper)재로서 사용한 것이고, 스톱퍼로서 다른 재료를 사용해도 좋다. 그러나, 이막(111)은 금속배선(115)의 하층으로서 사용되기 때문에 금속 또는 반도체인 것이 바람직하고, 이 실시예와 같이 몰리브덴실리사이드를 이용하게 되면, 금속배선에 가해지는 스트레스를 완화시킬 수도 있게 되어 배선수명을 연장시킬 수 있데 된다.
이상, EPROM셀을 형성하는 경우에 대해서만 설명했지만, EPROM셀에 한정되지 않고, MIS형 반도체 장치의 전극취출부(電極取出部)의 형성에 본 발명의 제조방법을 적용해도 가동이온의 침입방지면에서 대단히 유효해지게 되어 신뢰성이 높은 반도체장치를 얻을 수 있게 된다.
다음으로, 제3a도~제3e도는 가동이온저지막으로서 Si3N4막을 사용한 경우의 실시예를 나타낸 것이다. 적층게이트구조(121)는 제2a도와 동일한 모양으로 형성되고 PSG막(122)에 의해 제3a도에 나타낸 바와 같이 피복되어 있다. 예컨대, 절연막(絶緣膜 : 102)을 600Å정도 형성한 다음, PSG막(122)을 약 6000Å정도 퇴적시키고, 이어 평탄화를 겸해서 제3b도에 나타낸 바와 같이 고온열처리를 행한다. 이때 소자의 제조공정중에 침입한 Na+등과 같은 가동이온은 PSG막(122)에 게터링(gattering)되게 된다. 그 다음에, PSG막(122)과, SiO2막(102)으로 이루어진 층간절연막에 포토리소그래피(photo-lithography)방법에 의해 접촉구멍(123)을 개구(開口)하고 [제3c도], 이어 Na+등과 같은 가동이온의 침입을 저지하기 위해 제3d도에 나타낸 바와 같이 Si3N4막(124)을 예컨대 500Å정도 퇴적시킨다. 또한, 접촉부(125)로의 불순물, 예컨대 인(P)의 재확산이 필요하게 되면, Si3N4막의 퇴적전에 인이온을 주입하면 좋다. 더욱이, 이것에 900℃, 30분의 어닐을 가한다. 이 공정에서 접촉구멍을 개구한 다음부터 Si3N4막(124)의 퇴적시까지 침입한 가동이온이 다시 PSG막(122)내로 취입되게 된다[제3d도]
계속해서, RIE(Reactive Ion Etching)에 의해 접촉부 아랫부분의 Si3N4막(124)을 제거해서 기판(101)의 접촉부(125)의 표면을 노출시켜 축벽(내벽)부에만 Si3N4막(124)을 남기게 된다. 이어, Al등과 같은 금속배선(16)을 퇴적시킴과 더불어 패터닝하게 되면, 접촉부(123A)를 갖는 배선층이 완성되게 된다.[제3e도]
상기 실시예에 의하면, 접촉구멍(123)을 개구한 다음, 특히 금속배선(126)의 형성시에 침입하게 되는 가동이온(Na+)을 Si3N4막(124)으로 막을 수 있게 된다. 또 Si3N4막(124)을 형성한 다음, 700℃이상의 고온에 의한 열처리공정을 1번 통과하게 되면, 접촉구멍(123)을 개구한 다음에 Si3N4막(124)을 형성할 때까지 특히 SiO2막(102)의 접촉구멍(123)으로부터 침입한 가동이온을 PSG막(122)내에 게터링할 수 있게 되므로, 가동이온의 침입방지면에서 효과가 더욱 더 커지게 되는 것이다. 또한, Si3N4막을 이용하면, 이 공정을 P+접촉부에 대해서도 동시에 적용할 수 있게 된다.
제3a도~제3e도에 나타낸 실시예는, 반도체기판에 형성된 불휘발성 반도체메모리셀과, 이 메모리셀을 덮는 층간절연막, 이 절연막에 설치된 접촉구멍, 이 접촉구멍을 통과하는 금속배선층 및, 이 금속배선층과 상기 접촉구멍의 내벽간에 설치되어 SiO2막 보다 양(正)의 가동이온이 통과하기 어려운 막을 구비한 것을 제1의 특징으로 한다. 또한, 반도체기판에 불휘발성 반도체메모리셀을 형성하는 공정과, 상기 메모리셀을 덮는 층간절연막을 형성하는 공정, 상기 층간절연막에 접촉구멍을 형성하는 공정, 상기 접촉구멍의 내벽에 SiO2막 보다 양의 가동이온이 통과하기 어려운 막 예컨데 Si3N4막을 형성하는 공정, 상기 접촉구멍을 통과하는 금속배선층을 형성하는 공정, 상기 가동이온이 통과하기 어려운 막을 형성한 다음 상기 금속배선층을 형성하기 전에 700℃이상으로 하는 열처리공정을 구비한 것을 제2의 특징으로 한다. 즉, 본 실시예에서는 접촉구멍으로부터의 가동이온(SiO2막으로부터의 양의 가동이온)의 침입을 방지하기 위해 접촉구멍의 측벽(내벽)부에 가동이온이 통과하기 어려운 막을 형성함으로써, 접촉구멍을 개구한 다음 특히 금속배선층의 형성시에 침입하게 되는 가동이온을 막을 수 있게 되는 것이다. 또, 가동이온이 통과하기 어려운 막을 형성한 후에 700℃이상으로 하는 열처리공정을 1번 통과하게 되면, 접촉구멍을 개구한 다음 가동이온이 통과하기 어려운 막을 형성하기까지에 침입한 가동이온을 층간절연막(예컨대 PSG막)내에 게터링할 수 있으므로, 가동이온의 침입방지면에서 효과가 더욱 커지게 된다. 상기 가동이온을 막는 막으로서는 예컨대 Si3N4막이나 PSG막이 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 본 발명을 이용해서 제조한 불휘발성 메모리등의 반도체장치에 있어서는, 접촉부의 형성시 등에 웨이퍼내로 침입하는 가동이온의 양이 종래 기술과 비교해서 적어지게 되므로 신뢰성 높은 소자를 얻을 수 있게 되는 것이다.

Claims (15)

  1. 반도체기판(101)상의 소자형성영역에 절연막(102)을 형성하는 공정과, 상기 절연막(102)상에 가동이온게터막(109, 110, 122)을 형성하는 공정, 상기 절연막(102) 및 상기 가동이온게터막(109, 110, 122)을 에칭하여 상기 반도체기판(101)이 노출되는 접촉구멍(113, 123)을 형성하는 공정, SiO2막보다 양의 가동이온이 통과하기 어려운 가동이온저지막(114, 124)을 상기 접촉구멍(113, 123)의 내면을 포함한 장치상에 형성하는 공정, 상기 가동이온저지막(114, 124)을 에칭하여 접촉구멍의 측벽에만 가동이온저지막(114, 124)을 잔존시키는 공정 및, 상기 접촉구멍(113, 123)내에 금속배선(115, 126)을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 절연막으로서 실리콘산화막(102)을 형성하는 공정이 포함되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 가동이온게터막으로서 인을 함유한 제1의 PSG막(109, 110, 122)을 형성하는 공정이 포함되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제3항에 있어서, 상기 가동이온저지막으로서 Si3N4막(124)을 형성하는 공정이 포함되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제3항에 있어서, 상기 가동이온저지막으로서 인을 함유한 제2의 PSG막(114)을 형성하는 공정이 포함되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제3항에 있어서, 상기 접촉구멍(113, 123)의 형성전에 상기 가동이온게터막(109, 110, 122)에 의한 게터링공정이 포함되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제3항에 있어서, 상기 접촉구멍(113, 123)의 형성공정에 등방성 에칭에 의해 상기 접촉구멍(113, 123)의 측벽에 테이퍼부를 형성하는 공정이 포함되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 가동이온게터막(109, 110, 122)을 형성하는 공정 또는 가동이온저지막(114, 124)을 형성하는 공정중 적어도 어느 한 공정후에 700℃이상의 열처리공정이 포함되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 불휘발성 메모리셀이 형성된 반도체기판(101)과, 이 불휘발성 메모리셀상에 형성된 절연막(102, 108), 이 절연막(102, 108)을 관통하는 접촉구멍(113, 123), 이 접촉구멍(113, 123)의 측면에 형성되는 상기 절연막(102, 108)보다 양의 가동이온이 통과하기 어려운 가동이온저지막(114, 124) 및, 상기 접촉구멍(113, 123)내에 형성되어 그 아랫면에서 상기 불휘발성 메모리셀과 전기적으로 접속된 배선층(115, 126)으로 구성된 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 상기 절연막은 실리콘산화막(102, 108)인 것을 특징으로 하는 반도체장치.
  11. 제9항에 있어서, 상기 가동이온저지막은 Si3N4막(124)인 것을 특징으로 하는 반도체장치.
  12. 제9항에 있어서, 상기 가동이온저지막은 인을 함유한 PSG막(114)인 것을 특징으로 하는 반도체장치.
  13. 제9항에 있어서, 상기 절연막(102, 108)상에 상기 절연막(102, 108)보다 가동이온이 통과하기 어려운 가동이온게터막(109, 110, 122)을 갖추고, 상기 접촉구멍(113, 123)은 상기 절연막(102, 108) 및 상기 가동이온게터막(109, 110, 122)을 관통하고 있는 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서, 상기 가동이온게터막은 인을 함유한 PSG막(109, 110, 122)인 것을 특징으로 하는 반도체장치.
  15. 제9항에 있어서, 상기 배선층(115, 126)은 금속배선인 것을 특징으로 하는 반도체장치.
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