DE3133516A1 - Verfahren zum verrunden des zwischenoxids zwischen polysiliziumebene und metall-leiterbahnebene beim herstellen von integrierten n-kanal-mos-feldeffekttransistoren - Google Patents

Verfahren zum verrunden des zwischenoxids zwischen polysiliziumebene und metall-leiterbahnebene beim herstellen von integrierten n-kanal-mos-feldeffekttransistoren

Info

Publication number
DE3133516A1
DE3133516A1 DE19813133516 DE3133516A DE3133516A1 DE 3133516 A1 DE3133516 A1 DE 3133516A1 DE 19813133516 DE19813133516 DE 19813133516 DE 3133516 A DE3133516 A DE 3133516A DE 3133516 A1 DE3133516 A1 DE 3133516A1
Authority
DE
Germany
Prior art keywords
polysilicon
phosphorus
plane
metal conductor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19813133516
Other languages
English (en)
Inventor
Elko Dipl.-Phys. 8011 Zorneding Doering
Jutta 8017 Ebersberg Herbst
Bernhard Dipl.-Phys. 8013 Haar Wichmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19813133516 priority Critical patent/DE3133516A1/de
Publication of DE3133516A1 publication Critical patent/DE3133516A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

  • Verfahren zum Verrunden des Zwischenoxids zwischen Poly-
  • siliziumebene und Metall-Leiterbahnebene beim Herstellen von integrierten n-Kanal-MOS-Felieffekttransistoren.
  • Die vorliegende Patentanmeldung betrifft ein Verfahren zum Verrunden des Zwischenoxids zwischen Polysiliziumebene und Metall-Leiterbahnebene beim Herstellen von integrierten n-Kanal-MOS-Feldeffekttransistoren.
  • Beim Herstellen integrierter Halbleiterschaltungen auf Siliziumsubstraten entstehen auf der Halbleiteroberfläche Strukturstufen, z. B. durch Polysiliziumbahnen, über die in einem späteren Prozeßschritt Aluminiumleiterbahnen zu führen sind. Polysilizium- und Aluminiumleiterbahnen sind durch eine Isolierschicht (Zwischenoxid) voneinander getrennt. An den Strukturstufen können Aluminiumleiterbahnen im Querschnitt reduziert oder sogar ganz unterbrochen werden.
  • Um Einschnürungen bzw. Abrisse der Aluminiumleiterbahnen zu vermeiden, wird als Zwischenoxid ein Phosphorsilikatglas mit z. B. 8 Mol% P205 bei z. B. 4500C abgeschieden, das anschließend bei z. B. 10000C in einer Phosphoroxichloridatmosphäre zum Fließen gebracht wird (sogenannter Reflow-Prozeß). Dadurch werden scharfkantige Strukturstufen verrundet, bzw. hohlräume mit Phosphorsilikatglas ausgefül:Lt.
  • Mit dem Reflow-Prozeß sind einige wesentliche Probleme verbunden: 1. Bei einem nachfolgenden Fotolithografieschritt kann es zu Haftproblemen auf der Phosphorsilikatglasschicht kommen.
  • 2. Auf der Phosphorsilikatglasschicht kann sich bei Anwesenheit von Feuchtigkeit eine phosphorhaltige Säure bilden, die zu Korrosionen an den Aluminiumleiterbahnen fUhren kann.
  • 3. Durch die Temperaturbelastung beim Reflow-Prozeß (1000°C) können sich di! elektrischen Eigenschaften der integrierten Schaltvtngen erheblich nachteilig verändern.
  • Um einen Teil dieser Probleme zu vermeiden, wird in der DE-OS 3 007 500 ein Verfahren der eingangs genannten Art vorgeschlagen, bei dem der Reflow-Prozeß von Phosphorsilikatglas-Schichten mit Phosphorkonzentrationen von z. B. 10 Gew.% in einer Wasserdampfatmosphäre bei z. B.
  • 95000 durchgeführt wird. In dieser Atmosphäre fließen Phosphorsilikatglasschichten leicht und gleichzeitig wird Phosphor an der. Oberfläche abgereichert. Um ein unerwunschtes Oxidieren freiliegender einkristalliner Siliziumbereiche (Kontaktlochbereiche) zu vermeiden, wird bei dem aus der DE-OS 3 007 500 bekannten Verfahren als Wasserdampfsperre eine Siliziumnitridschicht unter der Phosphorsilikatglasschicht verwendet.
  • Die Aufgabe, die der Erfindung zugrundeliegt, besteht in der Herstellung integrierter n-Kanal-MOS-Feldeffekttransistoren, bei der der Vorteil der Phosphorsilikatglasschicht für eine günstige Kantenbedeckung des Zwischenoxids im Bereich der Kontaktlöcher ausgenutzt wird, bei der aber Temperaturen von größer 90000 und ein zu hoher Phosphorgehalt vermieden werden und bei der die Verwendung einer Siliziumnitridschicht als Wasserdampfsperre umgangen werden kann. Außerdem soll der nach der Source-Drain-Implantation durchzuführende Reoxidationsprozeß zur Bildung des thermischen Oxids auf der Substratoberfläche eingespart werden.
  • Diese Aufgabe wird erfindungsgemäß durch den Ablauf folgender Verfahrensschritte gelöst: a) Nach dem Erzeugen der im Halbleitersubstrat befindlichen aktiven MOS-Bereiche und der Polysiliziumebene wird das Zwischenoxid mit einer Phosphorkonzentration von 4 5 Gew.# durch thermische Zersetzung von Silan und Phosphorwasserstoff abgeschieden.
  • b) Anschließend wird in feuchter Sauerstoffatmosphäre bei Temperaturen C 9000C die Oxidschicht verdichtet, wobei diese gleichzeitig verfließt und auf der Substratoberfläche und auf den Polysiliziumbereichen eine Reoxidationsschicht entsteht.
  • c) Dann werden die Kontaktlöcher zu den aktiven MOS-Bereichen nach Durchführung einer Fotolackmaskentechnik geöffnet.
  • In einer Weiterbildung des Erfindungsgedankens ist vorgesehen, daß ein weiterer Verfließprozeß in phosphorhaltiger Atmosphäre bei Temperaturen c 9000C durchgeführt wird, wobei die Kontaktlochbereiche verrundet und mit Phosphor belegt werden. Abschließend wird dann die auf der Oberfläche des Zwischenoxids und in den Kontaktlöchern gebildete Phosphorglasschicht entfernt.
  • Gegenüber den bekannten Verfahren besteht der große Vorteil des erfindungsgemäßen Verfahrens darin, daß sich die Prozeßführung viel einfacher gestalten läßt, weil der nach der Erzeugung der nach der Source/Drain-Belegung oder -Implantation erforderliche Oxidationsprozeß entfallen kann.
  • Es liegt im Rahmen der Erfindung, die Parameter bei der Verdichtung des Zwiscnenoxids so zu wählen, daß eine Oxidschicht in gewunscnter Dicke auf der Substratoberfläche entsteht. Bei einer Oxidschichtdicke von N100 nm auf einer Substratoberfläche von 10#cm ist bei einer Temperatur von 900°C eine Zeitdauer von 100 min ausreichend. Dieser Verdichtungsprozeß bewirkt ein so gutes Verfließverhalten, daß die Verdichtung des Zwischenoxids nach dem Öffnen der Kontaktlöcher als Verfließverfahrensschritt nicht mehr erforderlich ist, sondern nur noch der Phosphorbelegung der Kontaktlöcher dient.
  • Nachfolgend wird anhand eines Ausführungsbeispiels und der Figuren 1 bis 4, die im Schnittbild die erfindungswesentlichen Verfahrensschritte darstellen, die Erfindung kurz erläutert.
  • Figur 1: Nach der Herstellung der für die integrierte MOS-Schaltung vorgesehenen n-Kanal-Transistorstrukturen 2 in dem p-dotierten Siliziumsubstrat 1 und nach der Erzeugung der Polysiliziumebene 3 wird das Zwischenoxid 4 mit einer Phosphorkonzentration von 5 Gew.% durch thermische Zersetzung von Silan (SiH4) und Phosphorwasserstoff (PH) bei ca. 4500C und einem Druck von etwa 2,5 . 10 3 J2 in einer Dicke von 600 nm abgeschieden (CVD-Prozeß).
  • Figur 2: Die Anordnung (1, 2, 3, 4) wird dann einer feuchten Sauerstoffatmosphäre bei 900°C 100 Minuten lang ausgesetzt, wobei sich das Zwischenoxid verdichtet, seine Oberflächenschicht verfließt und auf der Substratoberfläche eine Reoxidationsschicht 5 entsteht.
  • Figur 3: Zum Öffnen der Kontaktlöcher 6 zu den aktiven MOS-Bereichen 2 wird dann ein Fotolack 7 aufgebracht und strukturiert und die Oxidschicht (4) an den freigelegten Stellen (6) entfernt.
  • Figur 4: Nach Ablösen der Fotolackstrukturen 7 wird nun ein zweiter Verfließprozeß in einer phosphorhaltigen Atmosphäre bei 900°C mit einer Zeitdauer von 10 min durchgeführt, wobei sich an der gesamten Oberfläche des Substrates (1, 2) und der Zwischenoxidschicht (4) eine Phosphorglasschicht (14 bzw. 24) ausbildet. Bei diesem zweiten Verfließschritt entsteht die in Figur 4 dargestellte Struktur. Schließlich wird die Phosphorglasschicht 14, 24 weggeätzt und die aus Aluminium oder Aluminium-Silizium bestehende Metall-Leiterbahnebene erzeugt.
  • 2 Patentansprüche 4 Figuren

Claims (2)

  1. Patentansprüche.
    Verfahren zum Verrunden des Zwischenoxids zwischen Polysiliziumebene und Metall-Leiterbahnebene beim Herstellen von integrierten n-Kanal-MOS-Feldeffekttransistoren, d a d u r c h g e k e n n z e i c h -n e t , daß a) nach dem Erzeugen der im Halbleitersubstrat (1) befindlichen aktiven MOS-Bereiche (2) und der Polysiliziumebene (3) das Zwischenoxid (4) mit einer Phosphorkonzentration von c~ 5 Ges.% durch thermische Zersetzung von Silan und Phosphorwasserstoff abgeschieden wird, b) anschließend in feuchter Sauerstoffatmosphäre bei Temperaturen < 9000C die Oxidschicht (4) verdichtet wird, wobei diese gleichzeitig verfließt und auf der Substratoberfläche (1, 2) und auf dem Polysiliziumbereichen (3) eine Reoxidationsschicht (5) entsteht und c) die Kontaktlöcher (6) zu den aktiven MOS-Bereichen (2) nach Durchführung einer Fotlackmaskentechnik (7) geöffnet werden.
  2. 2. Verfahren nach Anspruch 1, d a d u r c h g e -k e n n z e i c h n e t , daß ein weiterer Verfließprozeß in phosphorhaltiger Atmosphäre bei Temperaturen L 9000C durchgeführt wird, wobei die Kontaktlochbereiche (6) verrundet und mit Phosphor belegt werden, und daß abschließend die auf der Oberfläche des Zwischenoxids (4) und in den Kontaktlöchern (6) gebildete Phosphorgalsschicht (14, 24) entfernt wird.
DE19813133516 1981-08-25 1981-08-25 Verfahren zum verrunden des zwischenoxids zwischen polysiliziumebene und metall-leiterbahnebene beim herstellen von integrierten n-kanal-mos-feldeffekttransistoren Withdrawn DE3133516A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19813133516 DE3133516A1 (de) 1981-08-25 1981-08-25 Verfahren zum verrunden des zwischenoxids zwischen polysiliziumebene und metall-leiterbahnebene beim herstellen von integrierten n-kanal-mos-feldeffekttransistoren

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19813133516 DE3133516A1 (de) 1981-08-25 1981-08-25 Verfahren zum verrunden des zwischenoxids zwischen polysiliziumebene und metall-leiterbahnebene beim herstellen von integrierten n-kanal-mos-feldeffekttransistoren

Publications (1)

Publication Number Publication Date
DE3133516A1 true DE3133516A1 (de) 1983-03-17

Family

ID=6140033

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19813133516 Withdrawn DE3133516A1 (de) 1981-08-25 1981-08-25 Verfahren zum verrunden des zwischenoxids zwischen polysiliziumebene und metall-leiterbahnebene beim herstellen von integrierten n-kanal-mos-feldeffekttransistoren

Country Status (1)

Country Link
DE (1) DE3133516A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3425531A1 (de) * 1984-07-11 1986-01-16 Siemens AG, 1000 Berlin und 8000 München Verfahren zum verfliessenlassen von dotierten sio(pfeil abwaerts)2(pfeil abwaerts)-schichten bei der herstellung von integrierten mos-halbleiterschaltungen
EP0281140A2 (de) * 1987-03-04 1988-09-07 Kabushiki Kaisha Toshiba Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2040180A1 (de) * 1970-01-22 1971-07-29 Intel Corp Verfahren zur Herstellung von Halbleitervorrichtungen mit bruchsicheren Schichten und Halbleitervorrichtung
DE2431917A1 (de) * 1974-07-03 1976-01-22 Bbc Brown Boveri & Cie Glaspassiviertes halbleiterbauelement fuer hohe leistungen und verfahren zu seiner herstellung
DE3007500A1 (de) * 1979-03-05 1980-09-18 Rca Corp Verfahren zum passivieren eines integrierten schaltkreises
DE2943153A1 (de) * 1979-10-25 1981-05-07 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von halbleiterbauelementen mit einer aus phosphorhaltigem siliziumdioxid bestehenden passivierungsschicht

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2040180A1 (de) * 1970-01-22 1971-07-29 Intel Corp Verfahren zur Herstellung von Halbleitervorrichtungen mit bruchsicheren Schichten und Halbleitervorrichtung
US3825442A (en) * 1970-01-22 1974-07-23 Intel Corp Method of a semiconductor device wherein film cracking is prevented by formation of a glass layer
DE2431917A1 (de) * 1974-07-03 1976-01-22 Bbc Brown Boveri & Cie Glaspassiviertes halbleiterbauelement fuer hohe leistungen und verfahren zu seiner herstellung
DE3007500A1 (de) * 1979-03-05 1980-09-18 Rca Corp Verfahren zum passivieren eines integrierten schaltkreises
DE2943153A1 (de) * 1979-10-25 1981-05-07 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von halbleiterbauelementen mit einer aus phosphorhaltigem siliziumdioxid bestehenden passivierungsschicht

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
US-Z: "Journal of the Electrochemical Society" Solid-State Science and Technolgy", Band 127, Nr. 12, Dezember 1980, S. 2734 bis 2738 *
US-Z: "Journal of the Electrochemical Society: Solid-State Science and Technology", Band 127, Nr. 11, November 1980, S. 2438 bis 2442 *
US-Z: "Journal of the Electrochemical Society: Solid-State Science and Technology", Band 127, Nr. 3, März 1989, S. 752 bis 754 *
US-Z: "Journal of the Electrochemical Society: Solid-State Science and Technology", Band 128, Nr. 2, Februar 1981, S. 423 bis 429 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3425531A1 (de) * 1984-07-11 1986-01-16 Siemens AG, 1000 Berlin und 8000 München Verfahren zum verfliessenlassen von dotierten sio(pfeil abwaerts)2(pfeil abwaerts)-schichten bei der herstellung von integrierten mos-halbleiterschaltungen
EP0281140A2 (de) * 1987-03-04 1988-09-07 Kabushiki Kaisha Toshiba Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung
EP0281140A3 (en) * 1987-03-04 1989-08-02 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same

Similar Documents

Publication Publication Date Title
DE69432068T2 (de) Verfahren zur Herstellung einer Isolationsgrabenstruktur für eine integrierte Schaltung.
DE68911715T2 (de) Dünnfilm-Transistor zum Betrieb für hohe Spannungen und dessen Herstellungsverfahren.
EP0005166B1 (de) Verfahren zur Herstellung von Halbleiteranordnungen mit isolierten Bereichen aus polykristallinem Silicium und danach hergestellte Halbleiteranordnungen
DE3150222A1 (de) &#34;verfahren zum herstellen einer halbleitervorrichtung&#34;
DE2832388A1 (de) Verfahren zum herstellen einer integrierten mehrschichtisolator-speicherzelle in silizium-gate-technologie mit selbstjustierendem, ueberlappenden polysilizium-kontakt
DE2641752A1 (de) Verfahren zur herstellung eines feldeffekttransistors
DE2539073B2 (de) Feldeffekt-Transistor mit isolierter Gate-Elektrode und Verfahren zu dessen Herstellung
DE19817486A1 (de) Reinigungszusammensetzung für die Herstellung von Halbleitervorrichtungen und ein Verfahren zur Herstellung von Halbleitervorrichtungen mittels derselben
DE3132905A1 (de) &#34;verfahren zur herstellung einer halbleiteranordnung&#34;
DE19630342A1 (de) Halbleitereinrichtung und Herstellungsverfahren dafür
EP0066730B1 (de) Gateisolations-Schichtstruktur, Verfahren zu ihrer Herstellung und ihre Verwendung
DE10107012A1 (de) Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten
DE4423558A1 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE3125064A1 (de) &#34;verfahren zum herstellen eines integrierten schaltkreises&#34;
DE102004054818A1 (de) Reversibler Oxidationsschutz von Mikro-Bauelementen
DE2923969C2 (de) Verfahren zum Herstellen eines Feldeffekttransistors mit isoliertem Gate für integrierte Halbleiterschaltungen
DE19853432A1 (de) Halbleiteranordnung und Verfahren zum Herstellen derselben
DE2703618C2 (de) Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises
DE3133516A1 (de) Verfahren zum verrunden des zwischenoxids zwischen polysiliziumebene und metall-leiterbahnebene beim herstellen von integrierten n-kanal-mos-feldeffekttransistoren
DE3608418C2 (de)
DE69322024T2 (de) Verfahren zur Herstellung eines leitenden Kontakts auf einem Halbleiterkörper
DE2927227A1 (de) Verfahren zur herstellung von halbleiterbauteilen
EP0964455A1 (de) SOI-Halbleiteranordnung und Verfahren zur Herstellung derselben
DE3007500A1 (de) Verfahren zum passivieren eines integrierten schaltkreises
DE69528420T2 (de) Verfahren zur Herstellung einer halbleitenden Anordnung mit einer Voroxidationstufe

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8139 Disposal/non-payment of the annual fee