JPS60143663A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60143663A JPS60143663A JP59222165A JP22216584A JPS60143663A JP S60143663 A JPS60143663 A JP S60143663A JP 59222165 A JP59222165 A JP 59222165A JP 22216584 A JP22216584 A JP 22216584A JP S60143663 A JPS60143663 A JP S60143663A
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- JP
- Japan
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- polysilicon layer
- substrate
- region
- insulating film
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体記憶装置に関する。
例えばｎチャンネルＭＯ８ＦＥＴを有するダイナミック
メモリを一つの半導体基板上に形成するにあたって従来
から採用されている方法は、第１図に図示するように、
ｐ型シリコン基板１の表面にゲート絶縁膜となる薄い酸
化膜２を形成した後、全面にシリコンを気相化学反応処
理によりデポジット（堆積）し、次いでホトレジ処理に
より所定パターン（第２図Ａ）第１ポリシリコン層３を
形成する。上記第１ポリシリコン層表面を例えば熱酸化
膜（Ｓｉｎ、 ）又はＰＳＧ（フォス７オシリケート・
ガラス）等で覆って層間絶縁膜４を形成し、さらに全面
に新たにシリコンをデポジットし同図（ｂ）に示すよう
に所定パターン（第２図Ｂ）の第２ポリシリコン層５を
形成する。この第２ポリシリコン層は上記第１のポリシ
リコン層３と基板とにオーバラップし、一部で基板上の
ゲート絶縁膜２が露出する。この第２ポリシリコン層を
マスクとして半導体基板表面にリンを導入することによ
り、同図（Ｃ）に示すように実質的にデータラインとな
るｎ型拡散領域６を形成する。このあと、同図（ｄ）に
示すようＫＰ８Ｇ等の第２層間絶縁膜７で後い、その一
部にアルミニウム配線コンタクトのための穴８をあけて
第２ポリシリコン層の一部を露出する。このようにして
得られるメモリにおいて、第１ポリシリコン層３を浮遊
ゲートとし、これと絶縁膜２及び基板表面の反転層９と
の間でストア（蓄積）容量部１０を構成し、一方、第２
ポリシリコン層５を制御ゲートとして絶縁膜２と七の下
の半導体基板とで転送ＭＯ８ＦＥＴＩＩを構成し、デー
タラインよりのデータを転送ＭＯ８ＦＥＴを介してスト
ア容蓋部に省き込み読み出しを行なうようになっている
。
メモリを一つの半導体基板上に形成するにあたって従来
から採用されている方法は、第１図に図示するように、
ｐ型シリコン基板１の表面にゲート絶縁膜となる薄い酸
化膜２を形成した後、全面にシリコンを気相化学反応処
理によりデポジット（堆積）し、次いでホトレジ処理に
より所定パターン（第２図Ａ）第１ポリシリコン層３を
形成する。上記第１ポリシリコン層表面を例えば熱酸化
膜（Ｓｉｎ、 ）又はＰＳＧ（フォス７オシリケート・
ガラス）等で覆って層間絶縁膜４を形成し、さらに全面
に新たにシリコンをデポジットし同図（ｂ）に示すよう
に所定パターン（第２図Ｂ）の第２ポリシリコン層５を
形成する。この第２ポリシリコン層は上記第１のポリシ
リコン層３と基板とにオーバラップし、一部で基板上の
ゲート絶縁膜２が露出する。この第２ポリシリコン層を
マスクとして半導体基板表面にリンを導入することによ
り、同図（Ｃ）に示すように実質的にデータラインとな
るｎ型拡散領域６を形成する。このあと、同図（ｄ）に
示すようＫＰ８Ｇ等の第２層間絶縁膜７で後い、その一
部にアルミニウム配線コンタクトのための穴８をあけて
第２ポリシリコン層の一部を露出する。このようにして
得られるメモリにおいて、第１ポリシリコン層３を浮遊
ゲートとし、これと絶縁膜２及び基板表面の反転層９と
の間でストア（蓄積）容量部１０を構成し、一方、第２
ポリシリコン層５を制御ゲートとして絶縁膜２と七の下
の半導体基板とで転送ＭＯ８ＦＥＴＩＩを構成し、デー
タラインよりのデータを転送ＭＯ８ＦＥＴを介してスト
ア容蓋部に省き込み読み出しを行なうようになっている
。
このようなダイナミックメモリにおいては、第２ポリシ
リコン層５のゲート絶縁膜２と接する部分が転送ＭＯ８
のゲートとなるが、このゲート長さＸは第２図を参照し
第１のポリシリコン層パターンＡＫ対する第２のポリシ
リコン層のパターンＢ（ｎ＋＋拡散領域からなるデータ
ライン方向に平行なパターン）Ｋよって決定される。
リコン層５のゲート絶縁膜２と接する部分が転送ＭＯ８
のゲートとなるが、このゲート長さＸは第２図を参照し
第１のポリシリコン層パターンＡＫ対する第２のポリシ
リコン層のパターンＢ（ｎ＋＋拡散領域からなるデータ
ライン方向に平行なパターン）Ｋよって決定される。
またｎ＋＋拡散領域６は第２ポリシリコン層のパターン
Ｂによって自己整合的に規定される。しタカって第１ポ
リシリコン層のパターンＡに対する第２ポリシリコン層
のパターンＢのずれによってゲート長が変化し、例えば
左右のゲート長Ｘ。
Ｂによって自己整合的に規定される。しタカって第１ポ
リシリコン層のパターンＡに対する第２ポリシリコン層
のパターンＢのずれによってゲート長が変化し、例えば
左右のゲート長Ｘ。
とＸ、とが異なること罠なる。このようなことから、従
来方法により製造されたダイナミックメモリにおいては
、（１）各層間のマスク１合せ精度によりセル集積密度
が制限される、（２）目合せ余裕を考慮し１こレイアウ
トではｎ＋型型数散層ライン容量ｃｄを十分に小さくで
きず、一方、ストア容量部のＭＯ８面積を小さくできな
い、（３）層間絶縁膜を第１ポリシリコンの酸化によっ
て自己整合的に形成する場合、絶縁膜を厚くできないた
め第１と第２のポリシリコン層の間の容量は太き（なる
、（４）転送ＭＯ８ＦＥＴへのアルミニウム配線コンタ
クトは第２のポリシリコン層よりはみ出して形成するこ
とができず、その大きさに制限がある。（５）ショート
チャンネルのゲート長が第２層ポリシリコン層（ゲート
）のパターン形成の際のホトレジ精度によりばらつく等
の多（の問題点が避けられなかった。
来方法により製造されたダイナミックメモリにおいては
、（１）各層間のマスク１合せ精度によりセル集積密度
が制限される、（２）目合せ余裕を考慮し１こレイアウ
トではｎ＋型型数散層ライン容量ｃｄを十分に小さくで
きず、一方、ストア容量部のＭＯ８面積を小さくできな
い、（３）層間絶縁膜を第１ポリシリコンの酸化によっ
て自己整合的に形成する場合、絶縁膜を厚くできないた
め第１と第２のポリシリコン層の間の容量は太き（なる
、（４）転送ＭＯ８ＦＥＴへのアルミニウム配線コンタ
クトは第２のポリシリコン層よりはみ出して形成するこ
とができず、その大きさに制限がある。（５）ショート
チャンネルのゲート長が第２層ポリシリコン層（ゲート
）のパターン形成の際のホトレジ精度によりばらつく等
の多（の問題点が避けられなかった。
この発明は上記した従来技術の問題点を解消丁べ（対策
した時に同時になされたものでありシその目的は、メモ
リセルの面積を小さくすることであり、より高集積度の
半導体記憶装置を提＄−ｆることにある。
した時に同時になされたものでありシその目的は、メモ
リセルの面積を小さくすることであり、より高集積度の
半導体記憶装置を提＄−ｆることにある。
なお、隣りあうメモリセルをフィールド酸化膜で分離し
た半導体記憶装置は特開昭５３−１０８３９０号に開示
されている。
た半導体記憶装置は特開昭５３−１０８３９０号に開示
されている。
以下本発明を実施するに必要なメモリセルの製法を説明
しながら同時に本発明について説明する。
しながら同時に本発明について説明する。
実施例１
第３図（ａ）〜（１）は二層ポリシリコン・ｎチャンネ
ルＭＯ８ＦＥＴダイナミックメモリセルの製造法を工程
順に示したものであり、以下の各工程（ａ）〜（１１に
それぞれ対応する。
ルＭＯ８ＦＥＴダイナミックメモリセルの製造法を工程
順に示したものであり、以下の各工程（ａ）〜（１１に
それぞれ対応する。
（ａ） ｐ型シリコン単結晶基板（ウェハ）１を用意し
、その−主面にゲート絶縁膜２としてＳｔ、。
、その−主面にゲート絶縁膜２としてＳｔ、。
気相成長等の手段により形成し、その上にＳｉＨ４の熱
分解等による第１ポリシリコン層３を厚さ４０００Ａに
形成し、さらにその上に層間絶縁膜となるＰＳＧ膜４（
リン濃度：１０モル％）を厚さ３０００Ａに形成する。
分解等による第１ポリシリコン層３を厚さ４０００Ａに
形成し、さらにその上に層間絶縁膜となるＰＳＧ膜４（
リン濃度：１０モル％）を厚さ３０００Ａに形成する。
上記第１ポリシリコン層３は純粋なＳｉであってもよい
が、それ以外に８ｉを主成分とし、又層間絶縁膜４はＰ
ＳＧ膜に代えてＰＳＧ膜（ボロ・シリケート・ガラス、
ホウ素一度４モル％）を使用ｊることができる。
が、それ以外に８ｉを主成分とし、又層間絶縁膜４はＰ
ＳＧ膜に代えてＰＳＧ膜（ボロ・シリケート・ガラス、
ホウ素一度４モル％）を使用ｊることができる。
（ｂｌ 公知の写真食刻技術により所定パターンのマス
ク（図示せず）を通してまずＰＳＧ膜をＨＦでエッチし
、次いでポリシリコン層及びその下のＳ量ＩＮ、、５ｉ
Ｏ１の薄膜の一部をＣＨＦ＋ｌｌＮＯ３＋ＣＨ，Ｃ００
Ｈ）混合液によりエッチする。この選択エッチによって
部分露出する基板領域のうち、一方の領域１３を他方の
領域１４よりも広い面積にとる。
ク（図示せず）を通してまずＰＳＧ膜をＨＦでエッチし
、次いでポリシリコン層及びその下のＳ量ＩＮ、、５ｉ
Ｏ１の薄膜の一部をＣＨＦ＋ｌｌＮＯ３＋ＣＨ，Ｃ００
Ｈ）混合液によりエッチする。この選択エッチによって
部分露出する基板領域のうち、一方の領域１３を他方の
領域１４よりも広い面積にとる。
（Ｃ） 上記広い方の面積の領域１３をホトレジスト・
マスク１４で覆い、マスクされない領域Ｓ、に対してホ
ウ素１５をデポジット乃至拡散する。
マスク１４で覆い、マスクされない領域Ｓ、に対してホ
ウ素１５をデポジット乃至拡散する。
（ｄ） 約８５０℃のウェット０．で１２０分酸化を行
ない領域１３．領域１４の表面及び第１ポリシリコン層
３の側面にＳｉＯ＊膜１６全１６０００Ａの厚さに形成
する。前記ボロンをデポジットした領域１４にはｐ＋型
拡散アイソレージ田ン領域１７が形成される。この後１
０００℃のドライＮ、雰囲気中で３０分アニールする。
ない領域１３．領域１４の表面及び第１ポリシリコン層
３の側面にＳｉＯ＊膜１６全１６０００Ａの厚さに形成
する。前記ボロンをデポジットした領域１４にはｐ＋型
拡散アイソレージ田ン領域１７が形成される。この後１
０００℃のドライＮ、雰囲気中で３０分アニールする。
（ｅｌ 全面に第２のポリシリコン層５（又はＳｉを主
成分とする多結晶層）を５００ＯＡの厚さに形成する。
成分とする多結晶層）を５００ＯＡの厚さに形成する。
（ｆｌ この後表面をライト酸化し、ＰＳＧ膜中のリン
ネ細物（又はホウ素不純物）を第２ポリシリコン層５中
に拡散する。このリン（又はホウ素）拡散は例えば１０
００℃のＮｔ′Ｒ囲気中で６０分程度行ない、リン拡散
されたポリシリコン層１８中の’Ｊ ”１１に度＆ｔ
５ ｘ １０２０ｒｌ１１−３程度とする。第２ポリシ
リコン層へのリンの横方向への拡散長さＸはゲート長を
決定するものである。領域１３においては上記リンの横
方向拡散の及ばない部分１９を残した状態で領域１４で
は小面積であるためリン拡散が全体に及ぶことになる。
ネ細物（又はホウ素不純物）を第２ポリシリコン層５中
に拡散する。このリン（又はホウ素）拡散は例えば１０
００℃のＮｔ′Ｒ囲気中で６０分程度行ない、リン拡散
されたポリシリコン層１８中の’Ｊ ”１１に度＆ｔ
５ ｘ １０２０ｒｌ１１−３程度とする。第２ポリシ
リコン層へのリンの横方向への拡散長さＸはゲート長を
決定するものである。領域１３においては上記リンの横
方向拡散の及ばない部分１９を残した状態で領域１４で
は小面積であるためリン拡散が全体に及ぶことになる。
（ｇ） 低温によるウェット酸化を行なう。例えば７５
０℃ウェットＯ１中で２時間酸化を行なうことにより前
ＩＦリン（又はホウ素）のドープされたポリシリコン部
分１８とリン等の全くドープされないボリン１１コフ部
分１９とでは酸化膜成長速度が大きく異なるため、リン
ドープされた部分には２５００Ａ〜３５００Ａ厚の酸化
膜（Ｓｉ０２）２０が、リンドープされない部分には４
００Ａ〜５００Ａ厚の酸化膜２１かそれぞれ形成される
ことになる。
０℃ウェットＯ１中で２時間酸化を行なうことにより前
ＩＦリン（又はホウ素）のドープされたポリシリコン部
分１８とリン等の全くドープされないボリン１１コフ部
分１９とでは酸化膜成長速度が大きく異なるため、リン
ドープされた部分には２５００Ａ〜３５００Ａ厚の酸化
膜（Ｓｉ０２）２０が、リンドープされない部分には４
００Ａ〜５００Ａ厚の酸化膜２１かそれぞれ形成される
ことになる。
（ｈ） 全面なＨＦでライトエッチ又はプラズマエッチ
して前記リンがドープされない部分の薄い酸化膜２１を
除去し、その部分で露出したポリシリコン層１９をゲー
ト酸化膜２に到達するまでエッチする。一方厚い酸化膜
２００表面はエッチされるが大部分はそのまま残存する
。
して前記リンがドープされない部分の薄い酸化膜２１を
除去し、その部分で露出したポリシリコン層１９をゲー
ト酸化膜２に到達するまでエッチする。一方厚い酸化膜
２００表面はエッチされるが大部分はそのまま残存する
。
（１）前記ポリシリコン層の取り除かれたゲート酸化膜
２を通してシリコン基板１表面にリンネ細物２２イオン
打込み乃至拡散し、データラインとなるｎ＋型拡敞領域
６を形成する。このあと図示されないが第２ポリシリコ
ン層に対しホトレジ処理を行ないデータラインと直角方
向のゲートハターンを得る。
２を通してシリコン基板１表面にリンネ細物２２イオン
打込み乃至拡散し、データラインとなるｎ＋型拡敞領域
６を形成する。このあと図示されないが第２ポリシリコ
ン層に対しホトレジ処理を行ないデータラインと直角方
向のゲートハターンを得る。
Ｕ） 全面ＫＰＳＧ等を堆積して第２層間絶縁膜２３を
形成する。
形成する。
（ｋ） ホトレジスト処理により上記第２層間絶縁膜２
３及びその下の酸化膜の一部を選択的にエツチングし、
第２ポリシリコン層１８の一部をコンタクト穴８として
露出する。
３及びその下の酸化膜の一部を選択的にエツチングし、
第２ポリシリコン層１８の一部をコンタクト穴８として
露出する。
（１） 全面にアルミニウムを蒸着し、ホトレジスト処
理により第２ポリシリコン層（ゲート）Ｋコンタクトす
る所定パターンのアルミニウム配ＷＡ２４を形成し、転
送ＭＯ８ＦＥＴＩ １とストア容量部１０とからなるメ
モリセルが完成する。
理により第２ポリシリコン層（ゲート）Ｋコンタクトす
る所定パターンのアルミニウム配ＷＡ２４を形成し、転
送ＭＯ８ＦＥＴＩ １とストア容量部１０とからなるメ
モリセルが完成する。
第４図（ａ）〜（Ｃ）は同じ（二層ポリシリコンｎチャ
ンネルＭＯ８ＦＥＴダイナミックメモリの製造法を一部
工程順に示すものである。なお第４図（ａ）は第３図（
ｆ）に対応する。
ンネルＭＯ８ＦＥＴダイナミックメモリの製造法を一部
工程順に示すものである。なお第４図（ａ）は第３図（
ｆ）に対応する。
実施例１における工程（ａ）においてＰＳＧに代りＢＳ
Ｇ膜２５（ボロ・シリケートガラス、ホウ素濃度４モル
％）を形成し、七〇後工程（ｂｌ〜（ｅ）まで全く同様
に行ない、第２のポリシリコン層を形成した後、第４図
（ａ）に示すように上記ＢＳＧ膜中の不純物を第２ポリ
シリコン層中に拡散する。このホウ素拡散は第２ポリシ
リコン層の表面方向（縦方向）へ拡散すると同時に横方
向へも拡散し、ＢＳＧ膜のない領域の一部の第２ポリシ
リコン層ではホウ素拡散された部分２６と、ホウ素拡散
の及ばない部分２７とが生じる。
Ｇ膜２５（ボロ・シリケートガラス、ホウ素濃度４モル
％）を形成し、七〇後工程（ｂｌ〜（ｅ）まで全く同様
に行ない、第２のポリシリコン層を形成した後、第４図
（ａ）に示すように上記ＢＳＧ膜中の不純物を第２ポリ
シリコン層中に拡散する。このホウ素拡散は第２ポリシ
リコン層の表面方向（縦方向）へ拡散すると同時に横方
向へも拡散し、ＢＳＧ膜のない領域の一部の第２ポリシ
リコン層ではホウ素拡散された部分２６と、ホウ素拡散
の及ばない部分２７とが生じる。
次に、水とエチレンジアミン及びピロカテコールを８
ｍ ４ ＋ １７ ｒｎ Ａ −３ｇの割合で配合した
エッチ液で上記第２ポリシリコン層をエツチングする。
ｍ ４ ＋ １７ ｒｎ Ａ −３ｇの割合で配合した
エッチ液で上記第２ポリシリコン層をエツチングする。
このエッチ液はポリシリコンにおいて特にホウ素不純物
を５ Ｘ １０ ”／Ｑｌｌ’以下にドープしたものに
対して選択的にエッチ性を有することにより第４図（ｂ
ｌに示すようにボロンの高濃度にドープされた部分２６
はエッチされず残り、ホウ素拡散の及ばない部分２７が
選択的にエッチされてその下のゲート絶縁膜２が露出す
る。
を５ Ｘ １０ ”／Ｑｌｌ’以下にドープしたものに
対して選択的にエッチ性を有することにより第４図（ｂ
ｌに示すようにボロンの高濃度にドープされた部分２６
はエッチされず残り、ホウ素拡散の及ばない部分２７が
選択的にエッチされてその下のゲート絶縁膜２が露出す
る。
この後上記ゲート絶縁膜２を通してシリコン基板表面に
リンネ細物２１のイオン打込みを行ない、同図（ｃ）に
示すようにｎ＋型領領域６形成する。以下の工程は第１
図（ｊ）〜（１）で示される実施例１の各工程に準する
。
リンネ細物２１のイオン打込みを行ない、同図（ｃ）に
示すようにｎ＋型領領域６形成する。以下の工程は第１
図（ｊ）〜（１）で示される実施例１の各工程に準する
。
第５図は本発明のメモリの基本的形状を示し、第６図は
そのレイアウト図である。この構造の場合、ストア容量
部１０を左右に分離するｐ＋型拡散アイソレーシミン領
域１７はゲート絶縁膜２を形成する以前のシｌ）コン基
板表面に直接にマスク拡散により形成されるものである
。第５図において左右のゲート長Ｘ、及びＸ、は第３図
（ｆｌ又は第４図（ａｌで示したＰＳＧ（又はＢＳＧ）
よりの第２ポリシリコン層への拡散によって決定される
ためＸ、＝Ｘ、 とすることができる。
そのレイアウト図である。この構造の場合、ストア容量
部１０を左右に分離するｐ＋型拡散アイソレーシミン領
域１７はゲート絶縁膜２を形成する以前のシｌ）コン基
板表面に直接にマスク拡散により形成されるものである
。第５図において左右のゲート長Ｘ、及びＸ、は第３図
（ｆｌ又は第４図（ａｌで示したＰＳＧ（又はＢＳＧ）
よりの第２ポリシリコン層への拡散によって決定される
ためＸ、＝Ｘ、 とすることができる。
第７図は一つの基板上に複数のメモ１】セルをマド１１
ツクス状に配置した場合のレイアウト図である。アルミ
ニウム配線２４を直線の行にそって配列するとこの図の
ようにゲート（第２ポリシリコン層）の一部は一行隔て
た２つの行のアルミニウム配線にまたがった配線をとる
ことになる。同図にハツチングした部分が一つのストア
容量部１７の面積を示す。なお図示されないが、上記メ
モリセル群の周辺にはフィールド絶縁膜を隔ててデコー
ダ回路、バッファ回路及び人出回路からなる周辺回路が
同じ基板上に組込まれ、各メモリセルのストア容量部へ
のデータ保持のためのリフレッシュ動作を行なうように
なっている。
ツクス状に配置した場合のレイアウト図である。アルミ
ニウム配線２４を直線の行にそって配列するとこの図の
ようにゲート（第２ポリシリコン層）の一部は一行隔て
た２つの行のアルミニウム配線にまたがった配線をとる
ことになる。同図にハツチングした部分が一つのストア
容量部１７の面積を示す。なお図示されないが、上記メ
モリセル群の周辺にはフィールド絶縁膜を隔ててデコー
ダ回路、バッファ回路及び人出回路からなる周辺回路が
同じ基板上に組込まれ、各メモリセルのストア容量部へ
のデータ保持のためのリフレッシュ動作を行なうように
なっている。
以上実施例で述べた発明の構成によれば、半導体メモリ
を構成するために第１ポリシリコン層用パターン、第２
ポリシリコン層用ハターン（チータライン方向と直角方
向のパターン）パッシベーシヲン膜におけるコンタクト
用パターン及びアルミニウム配線パターン用パターンに
対応する４枚のマスクを使用し、これらのマスクの相互
の位置合せにおいて特に高い精度を要する第１ポリシリ
コン層と第２ポリシリコン層の同じ方向のマスク合せを
要せずそれ以外の目合せにおいては例えば２μｍ程度の
精度で十分であり、ホトレジスト加工精度いっばいまで
有効に働（ものである。そしてチャンネル長はホトレジ
スト（マスク）精度によらずＰＳＧ（又はＢＳＧ）から
の不純物拡散によって決定されショートチャンネルの形
成に極めて有利である。本発明を実施する為に用いた製
法によれば２層マートポリシリコンは第２層間絶縁膜（
ＰＳＧ）を厚くれるために容量を小さくすることができ
る。特に拡散容量Ｃｄは最小にとることができ、一方ス
ドア容量Ｃ８を小さくできる。
を構成するために第１ポリシリコン層用パターン、第２
ポリシリコン層用ハターン（チータライン方向と直角方
向のパターン）パッシベーシヲン膜におけるコンタクト
用パターン及びアルミニウム配線パターン用パターンに
対応する４枚のマスクを使用し、これらのマスクの相互
の位置合せにおいて特に高い精度を要する第１ポリシリ
コン層と第２ポリシリコン層の同じ方向のマスク合せを
要せずそれ以外の目合せにおいては例えば２μｍ程度の
精度で十分であり、ホトレジスト加工精度いっばいまで
有効に働（ものである。そしてチャンネル長はホトレジ
スト（マスク）精度によらずＰＳＧ（又はＢＳＧ）から
の不純物拡散によって決定されショートチャンネルの形
成に極めて有利である。本発明を実施する為に用いた製
法によれば２層マートポリシリコンは第２層間絶縁膜（
ＰＳＧ）を厚くれるために容量を小さくすることができ
る。特に拡散容量Ｃｄは最小にとることができ、一方ス
ドア容量Ｃ８を小さくできる。
一般に読出し電圧はＣｄ／Ｃ８によって決まるからＣ８
が小さいほど電圧を太き（できる。さらにＣｄ用窒化膜
を使用することが容易であり全体の縮小を図ることがで
きる。
が小さいほど電圧を太き（できる。さらにＣｄ用窒化膜
を使用することが容易であり全体の縮小を図ることがで
きる。
これらのことから従来技術で３００μｍ２程度であった
一つのセルサイズを本発明によれば例えば第７図の場合
１１．５μｍ×１６μ７ｆｌ＝１８０μｍ２と２／３程
度に縮小（ストア容量部を６μｍ×１２μｍ−７２μｍ
２ ）とすることができ、一つのチップ内に約２倍程
度の数のメモリセルを形成することが可能となった。
一つのセルサイズを本発明によれば例えば第７図の場合
１１．５μｍ×１６μ７ｆｌ＝１８０μｍ２と２／３程
度に縮小（ストア容量部を６μｍ×１２μｍ−７２μｍ
２ ）とすることができ、一つのチップ内に約２倍程
度の数のメモリセルを形成することが可能となった。
本発明は前記した実施例に限定されるものではない。例
えばメモリセルの形状、配置等は任意に変更できる。
えばメモリセルの形状、配置等は任意に変更できる。
第１図（ａｌ〜（ｄ）は従来技術による半導体メモリ製
造主要工程を示す各工程の断面図、第２図は第１図に対
応する２層のボ１）シリコンパターンのレイアウト図で
ある。第３図ｆａ）〜（Ｑ）は半導体メモリ製造工程の
一実施例を示す各工程の断面図、第４図（ａ）〜（Ｃ）
け半導体メモリの一部工程のセル断面図、第５図は本発
明方法により製造されたメモリの一例を示す断面図、第
６図は第５図に対応するレイアウト図、第７図は本発明
方法により製造されたメモリのマトリックス配置レイア
ウト図、第７ａ図は第７図に対応する一部断面図である
。 １・・・ｐ型シリコン基板、２・・・薄い酸化膜（ゲー
ト絶縁膜）、３・・・第１ポリシリコン層（浮遊ゲート
）、４・・・層間絶縁膜、５・・・第２ポリシリコン層
（制御ゲート）、６・・・ｎ＋型拡散領域、７・・・第
２層間絶縁膜、８・・・コンタクト穴、９・・・反転層
、１０・・・ストア容量部、１１・・・転送ＭＯ８ＦＥ
Ｔ、１２・・・ホトレジストマスク、１３．１４・・・
第１層ポリシリコンをエツチングして得た基板領域、１
５・・・不純物ホウ素、１６・・・５ｉｎ２膜、１７・
・・ｐ＋型拡散アイソレーション領域、１８・・・リン
の拡散された第２ポリシリコン層、１９・・・１１ン拡
散の及ばない第２ボリシ１１コン層、２ｏ・・・厚い酸
化膜、２］・・・薄い酸化膜、２２・・・不純物リン（
イオン）、２３・・・第２層間絶縁膜、２４・・・アル
ミニウム配線、２５・・・８８ Ｇ膜、２６・・・ホウ
素の拡散された第２ポリシリコン層、２７・・・ホウ素
の拡散されない第２ポリシリコン層。 第 ３ 図 特開昭ＧＯ−１４３Ｇ６３（６） 第 ３ 図 第 ４ 図 第 ７ 図 第７６Ｌ図 Ｃ／７ ６
造主要工程を示す各工程の断面図、第２図は第１図に対
応する２層のボ１）シリコンパターンのレイアウト図で
ある。第３図ｆａ）〜（Ｑ）は半導体メモリ製造工程の
一実施例を示す各工程の断面図、第４図（ａ）〜（Ｃ）
け半導体メモリの一部工程のセル断面図、第５図は本発
明方法により製造されたメモリの一例を示す断面図、第
６図は第５図に対応するレイアウト図、第７図は本発明
方法により製造されたメモリのマトリックス配置レイア
ウト図、第７ａ図は第７図に対応する一部断面図である
。 １・・・ｐ型シリコン基板、２・・・薄い酸化膜（ゲー
ト絶縁膜）、３・・・第１ポリシリコン層（浮遊ゲート
）、４・・・層間絶縁膜、５・・・第２ポリシリコン層
（制御ゲート）、６・・・ｎ＋型拡散領域、７・・・第
２層間絶縁膜、８・・・コンタクト穴、９・・・反転層
、１０・・・ストア容量部、１１・・・転送ＭＯ８ＦＥ
Ｔ、１２・・・ホトレジストマスク、１３．１４・・・
第１層ポリシリコンをエツチングして得た基板領域、１
５・・・不純物ホウ素、１６・・・５ｉｎ２膜、１７・
・・ｐ＋型拡散アイソレーション領域、１８・・・リン
の拡散された第２ポリシリコン層、１９・・・１１ン拡
散の及ばない第２ボリシ１１コン層、２ｏ・・・厚い酸
化膜、２］・・・薄い酸化膜、２２・・・不純物リン（
イオン）、２３・・・第２層間絶縁膜、２４・・・アル
ミニウム配線、２５・・・８８ Ｇ膜、２６・・・ホウ
素の拡散された第２ポリシリコン層、２７・・・ホウ素
の拡散されない第２ポリシリコン層。 第 ３ 図 特開昭ＧＯ−１４３Ｇ６３（６） 第 ３ 図 第 ４ 図 第 ７ 図 第７６Ｌ図 Ｃ／７ ６
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に複数のメモリセルを有する半導体記
憶装置において、隣りあうメモリセルは、半導体基板上
に少な（とも薄い酸化膜を介して形成された共通の容量
電極をもつ容量部と、前記容量部にデータの書き込み読
み出しをする輸送ＭＯ８ＦＥＴとを有し、前記容量部は
前記半導体基板中に設けられた前記半導体基板と同一導
電型でそれより高濃度の領域によって分離されているこ
とを特徴とする半導体記憶装置。 以下余白
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222165A JPS60143663A (ja) | 1984-10-24 | 1984-10-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222165A JPS60143663A (ja) | 1984-10-24 | 1984-10-24 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4653178A Division JPS54139495A (en) | 1978-04-21 | 1978-04-21 | Manufacture of semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60143663A true JPS60143663A (ja) | 1985-07-29 |
Family
ID=16778192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59222165A Pending JPS60143663A (ja) | 1984-10-24 | 1984-10-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60143663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036034A (ja) * | 1999-07-19 | 2001-02-09 | Hitachi Ltd | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53985A (en) * | 1976-06-25 | 1978-01-07 | Agency Of Ind Science & Technol | Semiconductor device |
-
1984
- 1984-10-24 JP JP59222165A patent/JPS60143663A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53985A (en) * | 1976-06-25 | 1978-01-07 | Agency Of Ind Science & Technol | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036034A (ja) * | 1999-07-19 | 2001-02-09 | Hitachi Ltd | 半導体装置およびその製造方法 |
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