JPH10189899A

JPH10189899A - 半導体記憶装置及びその製造方法

Info

Publication number: JPH10189899A
Application number: JP8344996A
Authority: JP
Inventors: Norio Hasegawa; 昇雄長谷川; Toshiaki Yamanaka; 俊明山中; Shinichiro Kimura; 紳一郎木村; Yuzuru Oji; 譲大路; Katsuya Hayano; 勝也早野; Makoto Yoshida; 吉田　　誠; Yoshitaka Tadaki; 芳隆只木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-12-25
Filing date: 1996-12-25
Publication date: 1998-07-21

Abstract

(57)【要約】【課題】半導体記憶装置の微細化及び高集積化を実現
する。【解決手段】本発明によれば、Ｘ方向に延びる長方形
のアクティブ（活性）領域に対して、Ｙ方向に延びる楕
円形状のビットラインコンタクトが設けられていること
を特徴とする。【効果】アクティブ領域およびビット線、ワード線パ
タンが単純化でき効率良い微細化が実現できた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、高集積化に好適なダイナミックランダムアク
セスメモリ（DRAM）の構造および、その製造法に関す
る。

【０００２】

【従来の技術】半導体記憶素子は、年々大規模化、高集
積化を実現している。この高集積化は、主にリソグラフ
ィの解像度向上によるパタン（ｐａｔｔｅｒｎ）の微
細化により達成されてきた。リソグラフィの解像度向上
は、主に投影露光装置のレンズの高ＮＡ化や、露光光の
短波長化により進められている。しかし、実際の素子を
形成するパタンは複雑な形状および配置となっており、
効率良い微細化が困難になっている。特に、位相シフト
法を代表とする、超解像技術を導入する場合は、パタン
の配置に依ってはこれらの高解像度化手法の適用が困難
な場合が発生し、素子の微細化の妨げになっている。た
とえば、配線接続孔のパタンは繰り返して配置されてい
る部分と、孤立して配置されている部分が混在し、この
ようなパタンを超解像技術を用いて形成する場合は、両
者を同時に満足する方式が選定できず、制限の加わった
パタン配置をせざるを得ないのが現状である。

【０００３】また、ホールパタンの形成には、ハーフト
ーン型位相シフトマスクや、補助パタン型位相シフトマ
スクが用いられている。しかし、これらの方法は孤立の
ホールパタン形成には好適であるが、密集したホールパ
タンの形成は困難である。

【０００４】一方、半導体記憶装置である、ダイナミッ
ク型ランダムアクセスメモリ（以下ダイナミックRAMと
略す）は情報を記憶する電荷蓄積用のキャパシタに書き
込み読みだし用のスイッチトランジスタを接続したもの
で、メモリセルの構成素子数が少ないことから高集積化
が可能なコンピュータ機器の主記憶装置として広く一般
に用いられている。

【０００５】ダイナミックRAMの構造は種々考案されて
いる。代表的なものは、メモリセルの電荷蓄積用のキャ
パシタが立体的な王冠型のスタックトキャパシタ型の構
造であり、例えば特開昭62-48062号公報に記述されてい
る。

【０００６】ダイナミックRAMにおいて、メモリセルの
うちデータ線上に王冠型のキャパシタを設けたメモリセ
ルの製造法を図34を用いて簡単に説明する。

【０００７】まず、単結晶シリコン基板1上に素子間を
絶縁分離するためのフィールド酸化膜2を成長させ、MIS
FETのゲート酸化膜3を成長させる。次いで、ゲート電極
4として不純物を高濃度に含む多結晶シリコン膜を堆積
し、それをパターニングした後イオン打ち込み法を用い
て、MISFETのソース、ドレイン領域となるn型の高濃度
不純物領域5を単結晶シリコン基板1に自己整合で形成す
る。次いで、シリコン酸化膜6を堆積した後、メモリセ
ル領域のMISFETの高濃度不純物領域5に開口部を形成
し、配線電極として、不純物を高濃度に含む多結晶シリ
コンとタングステンシリサイド膜を順次堆積しパターニ
ングする。次いで、シリコン酸化膜8を堆積した後、メ
モリセル領域のMISFETのソース若しくはドレインの高濃
度n型不純物領域5上に開口部を形成する。さらに、多結
晶シリコン膜と厚いシリコン酸化膜を連続して堆積し、
これらを同時にパターニングした後、別の多結晶シリコ
ン膜を堆積し、異方性のドライエッチングにより平坦部
の露出した多結晶シリコン膜をエッチングすることで、
上記シリコン酸化膜の側壁に上記多結晶シリコン膜を残
存させる。上記シリコン酸化膜を除去することによっ
て、王冠状の蓄積電極12が形成される。次いで、キャパ
シタ誘電体膜13を堆積した後、さらに、プレート電極14
となる多結晶シリコン膜を堆積し、これをパターニング
する。最後に層間絶縁膜のシリコン酸化膜15と金属配線
19としてアルミニウム配線を形成し、周辺回路のMISFET
とメモリセルが製造される。

【０００８】このメモリセルの平面形状を図35を用いて
説明する。50がアクティブ（活性）領域、52がワード
線、53が蓄積容量電極とアクティブ領域を接続するコン
タクト孔、54がビット線とアクティブ領域を接続するコ
ンタクト孔、55が蓄積容量電極である。この様にビット
線上部に蓄積容量電極を配置する構造の場合は、ビット
線51はコンタクト孔53を避けて配線する必要がある。し
たがって、ビット線51とのコンタクト孔54はコンタクト
孔53の配列からずらした位置に配列するのが、ビット線
51との接続を容易にするのに有効である。

【０００９】しかし、このようなパタン配置でさらにパ
タンの微細化、セル面積の微小化を進める場合、特にコ
ンタクト孔の配列ピッチが小さくなり、従来の孤立パタ
ンに最適なホール形成法の適用が困難となってきた。し
たがって、所望の微細化を実現することが困難となって
きた。

【００１０】

【発明が解決しようとする課題】本発明の課題は、メモ
リセル構造を改良し、パタンの微細化、セル面積の微小
化に適した構造およびパタン形成方法を提供することに
ある。

【００１１】

【課題を解決するための手段】上記課題を達成するため
に、本発明では、一つのスイッチ用トランジスタと、一
つの電荷蓄積キャパシタを最小単位とする半導体記憶装
置において、該スイッチ用トランジスタのチャネル領域
とソース・ドレイン領域が形成されるアクティブ領域か
らビット線を接続するコンタクト孔の上部表面の平面形
状がビット線の配線方向に対し垂直な方向が長い楕円形
に形成されてなることを特徴とする。

【００１２】本発明では、リソグラフィにおけるホール
パタンの形成に位相シフト効果が十分得られるマスクを
使用した。さらに、位相シフト法を用いた場合のパタン
の配置に依存するパタンの変形を利用し、効率良い微細
化が可能なように、メモリセルパタンの配置を考慮し
た。

【００１３】すなわち、本発明は、一つのスイッチ用ト
ランジスタと、一つの電荷蓄積キャパシタを最小単位と
するメモリセルを半導体基体に形成する半導体記憶装置
の製造方法において、アクティブ領域と蓄積容量部を接
続するコンタクト孔１とアクティブ領域とビット線を接
続するコンタクト孔２を一回のリソグラフィ工程で形成
し、該リソグラフィ工程で用いるホトマスクが互いに隣
接したパタンを通過する露光光に位相差を与えるように
調整された位相シフトマスクであり、該ホトマスク内の
コンタクト孔１とコンタクト孔２を透過する露光光の位
相が互いに反転するように調整されており、更に、コン
タクト孔１どうしが最短距離で隣接するパタンを通過す
る露光光の位相が互いに反転するように調整されている
ことを特徴とする。

【００１４】このように、位相シフトマスクの解像特性
を有効に利用した、パタンの配置をメモリセルのパタン
配置に適用することにより、位相シフトマスクの解像度
向上効果を十分活かした、微細化が可能となり、メモリ
セルサイズの大幅な縮小が可能となった。

【００１５】

【発明の実施の形態】

＜実施例１＞本実施例は，本発明によるダイナミックＲ
ＡＭに関するものである。図１は複数個のメモリセルを
配したメモリセル群の平面図である。本実施例における
一つのメモリセルは、一つのスイッチ用トランジスタ
（ＭＩＳＦＥＴ）と、一つの電荷蓄積キャパシタを最小
単位としている。また、該アクティブ（活性）領域は、
絶縁分離領域によって区画された該トランジスタのチャ
ネル領域とソース・ドレイン領域を構成している。

【００１６】図１において、ワード線ＷＬ１〜ＷＬ４が
Ｙ方向（列方向）に直線を成して配置されている。ま
た、データ線（ビット線）ＢＬ１〜ＢＬ３がＸ方向（行
方向）に直線を成して配置されている。ここでいう直線
は、図１２（ワード線配置）および図１４（データ線配
置）に示すように配線パタンが等間隔で配置された構造
をいう。すなわち、それら配線パタンは、コントクト部
がドッグボーンレス構造または他のコントクトをさける
ためのクランク構造を成していない。

【００１７】王冠型のキャパシタの下部電極（蓄積電
極）１１３がこれらワード線とデータ線の上部に形成さ
れている。ワード線ＷＬ１〜ＷＬ４の隙間の活性領域１
１８上には、平面形状の長手方向がＹ方向となるプラグ
電極１１９が該活性領域１１８に接して、かつ活性領域
以外の領域（絶縁分離領域）上に延在するようにして配
されている。該プラグ電極１１９にはデータ線ＢＬ１〜
ＢＬ３が一部で重なるように配されている。すなわち、
プラグ電極におけるアクティブ領域とデータ線（ビット
線）とのそれぞれの接触部の位置がビット線に垂直な方
向にずれてなる。

【００１８】さらに、活性領域１１８上には絶縁膜の開
口部１２０が形成され、該開口部を介してキャパシタの
下部電極１１３が接続されている。なお、アレー状に配
された活性領域１１８の平面形状は図２のようになって
いる。すなわち、図１に示すように、活性領域とデータ
線（ビット線）のパタンの平面形状が、同方向に直線形
状であり、互いに交差しないことを特徴としている。

【００１９】次に、図３ならびに図２９を用いてメモリ
セルの構造について詳しく説明する。図３は、図１にお
けるＸ―Ｘ’における断面図である。なお、図２９は図
１に示すＹ−Ｙ’方向切断の断面図である。

【００２０】図３において、メモリセルのＭＩＳＦＥＴ
はゲート絶縁膜１０３、ゲート電極１０４、ソース・ド
レインのとしてのｎ型の高濃度不純物領域１０７、１０
８からなっている。プラグ電極（金属プラグ）１１０が
上記高濃度不純物領域１０７上のシリコン酸化膜１０９
を貫いて形成されている。さらに、上記シリコン酸化膜
１０９上にはデータ線としての電極配線１１１が形成さ
れている。配線電極１１１上のシリコン酸化膜１１２上
には王冠型キャパシタの下部電極１１３が設けられ、高
濃度不純物領域１０８に接続されている。ここで、王冠
型のキャパシタは、下部電極（蓄積電極）１１３、キャ
パシタ誘電体膜１１４および上部電極（プレート電極）
１１５からなる。

【００２１】次に、図４乃至図１０に示す製造工程の断
面図、並びに図１１乃至図１６に示す主要な製造工程に
おける平面図を用いて本実施例をさらに詳しく説明す
る。

【００２２】まず、（１００）結晶面を有するシリコン
基板１０１表面に公知のシャロウトレンチアイソレーシ
ョン法を用いてフィールド酸化膜１０２（絶縁分離領
域）を選択的に形成する。このフィールド酸化膜１０２
を形成することによって、図１１に示すようにアレー状
に複数の活性領域１１８が配置される。しかる後、活性
領域上に公知の方法によりＭＩＳＦＥＴを形成する（図
４）。ＭＩＳＦＥＴのゲート（ＷＬ１，ＷＬ２，ＷＬ
３，ＷＬ４）は、図１２に示すように、Ｙ方向に配置さ
れている。なお、ここではＭＩＳＦＥＴのゲート長はた
とえば０．２μmである。ＭＩＳＦＥＴの極性は、ｎチ
ャネル型を用いているが、ｐチャネル型でもよい。ま
た、公知の自己整合コンタクトを用いるためにゲート電
極１０４上にはシリコンナイトライド膜１０５が形成さ
れている。さらに、ゲート電極１０４の材料としては好
ましくは厚さ１００ｎｍ程度のタングステン等の低抵抗
の高融点金属膜もしくはそのシリサイド膜と、厚さ１０
０ｎｍ程度の多結晶シリコン膜との複合膜を用いる。

【００２３】次いで、図５に示すように、厚さ５０ｎｍ
程度のシリコンナイトライド膜１０６を公知の減圧化学
気相成長法（以下ＬＰＣＶＤ法と略す）により堆積し、
次いで厚さ３００ｎｍのボロンとリンを含んだシリコン
酸化膜１０９を公知の化学気相成長法（以下ＣＶＤ法と
略す）により堆積し、８００℃程度の温度でアニールを
施すことによりシリコン酸化膜１０９表面をなだらかに
する。

【００２４】なお、シリコン酸化膜１０９にはボロンや
リンを添加したものを用いずＴＥＯＳガスを用いた４０
０℃程度の低温のＣＶＤによるシリコン酸化膜を用い、
ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰ
ｏｌｉｓｈｉｎｇ）法等の他の方法で平坦にすることも
できる。この場合、ウェハ全面に渡って平坦なシリコン
酸化膜の表面が得られる。さらに、製造工程の温度を低
温化することによって、ＭＩＳＦＥＴのパンチスルーを
防止することができる。さらに、ＭＩＳＦＥＴのソース
・ドレイン領域の高濃度不純物理領域は、上記シリコン
ナイトライド膜１０６を堆積した後にイオン打ち込みを
用いて形成してもよい。これにより、高濃度不純物領域
の横方向位置を調整することができるため、ＭＩＳＦＥ
Ｔのパンチスルーを防止することができる。

【００２５】次いで、ホトリソグラフィと異方性のシリ
コン酸化膜のドライエッチングにより開口部１１９のシ
リコン酸化膜１０９をエッチングする。この際，シリコ
ン酸化膜１０９のドライエッチングはシリコンナイトラ
イド膜１０６をエッチングストッパとし，さらに異方性
のシリコンナイトライドのドライエッチングにより上記
シリコンナイトライド膜１０６をエッチングすること
で，ワード線であるゲート電極１０４およびフィールド
酸化膜１０２に対して自己整合の開口部１１９を形成す
る（図５、図２９）。この自己整合はマスク合わせ余裕
を必要としないため、微細なコンタクト孔（開口部）が
形成される。すなわち、セルフアラインコンタクトを実
現している。

【００２６】次いで、リンが高濃度に添加された厚さ２
００ｎｍの多結晶シリコン膜をＬＰＣＶＤ法により堆積
し、異方性のドライエッチングによりエッチバックして
上記開口部１１９にプラグ電極１１０を形成する（図
６、図１３）。

【００２７】なお、上記プラグ電極の材料にタングステ
ンやチタンナイトライドを用いることで良好な電気的接
触を得ることができる。また、ここでは示していない
が、タングステン等の高融点金属を用いる場合はシリコ
ン基板との反応を防止する目的でチタンナイトライド等
のバリヤメタル膜を下層に設けることが好ましい。

【００２８】次いで、データ線ＢＬ１〜ＢＬ３（図１）
となる厚さ１００ｎｍ程度の配線電極１１１を堆積し、
ホトリソグラフィとドライエッチングによりパターニン
グする（図７、図１４)。ここで、図２９に示すよう
に、データ線の配線電極１１１のパターニングの際にプ
ラグ電極１１０が一部露出しても問題ない。

【００２９】なお、配線電極１１１の材料としては好ま
しくはタングステン等の高融点金属のシリサイド膜（上
層）と多結晶シリコン膜（下層）の複合膜、もしくはタ
ングステン等の高融点金属膜を用いることができる。

【００３０】次いで、厚さ２００ｎｍ程度のボロンとリ
ンを含んだシリコン酸化膜１１２をＣＶＤ法により堆積
し、８００℃程度の温度でアニールを施すことにより表
面をなだらかにする。次いで、ＭＩＳＦＥＴのソースも
しくはドレインとなる高濃度不純物領域１０８上のシリ
コン酸化膜１１２、１０９、ならびにシリコンナイトラ
イド膜１０６に開口部１２０をホトリソグラフィとドラ
イエッチングにより形成する（図８、図１５）。

【００３１】次いで、厚さ１００ｎｍのｎ型の不純物を
高濃度に含む多結晶シリコン膜と厚さ５００ｎｍのシリ
コン酸化膜を連続して堆積する。そして、これらをキャ
パシタの下部電極のパターンに同時にパターニングした
後、別の厚さ７０ｎｍのｎ型の不純物を高濃度に含む多
結晶シリコン膜を堆積し、異方性のドライエッチングに
より平端部の露出した多結晶シリコン膜をエッチングす
ることで、上記シリコン酸化膜の側壁に上記多結晶シリ
コン膜を残存させる。さらに、上記シリコン酸化膜を除
去することによって、王冠状の下部電極１１３を形成す
る（図９、図１６）。

【００３２】次いで、キャパシタ誘電体膜１１４とプレ
ート電極１１５となる厚さ１００ｎｍのタングステン膜
を堆積しこれをパターニングする（図１０）。ここで、
キャパシタ誘電体膜としてはシリコンナイトライド膜を
用いた絶縁膜のほか、五酸化タンタル（Ｔａ₂Ｏ₅）膜等
のシリコン酸化膜より比誘電率の大きな材料が好まし
い。この堆積方法としては、段差被覆性の良いＣＶＤ法
が好ましい。さらに、キャパシタ誘電体膜の酸化膜換算
膜厚は１ギガビットクラスの大容量ダイナミックＲＡＭ
では３ｎｍ以下にすることが好ましい。なお、ここでは
下部電極１１３に多結晶シリコン膜を用いたが、タング
ステンやチタンナイトライド膜の様な高融点金属膜を用
いることもできる。その場合は、多結晶シリコン膜表面
の自然酸化膜の影響を排除することができ、キャパシタ
誘電体膜の酸化膜換算膜厚を薄くできる。

【００３３】最後に、層間絶縁膜のシリコン酸化膜１１
６と金属配線１１７としてアルミニウム配線を形成して
図３に示した本発明の半導体記憶装置が完成する。

【００３４】本実施例によれば、キャパシタをデータ線
の上部に設けたダイナミックＲＡＭセルにおいて、デー
タ線を接続する活性領域１１８（図１）にフィールド酸
化膜１０２（図３）に延在するようなプラグ電極１１０
（図１、図３）を形成することによって、フィールド酸
化膜上でプラグ電極とデータ線ＢＬ１〜ＢＬ３（図
１）を接続するために、活性領域の平面形状をを長方形
にすることができる。これによって、マスク枚数の増加
無しにシャロウトレンチアイソレーションのシリコン酸
化膜の埋め込み工程における、平面形状に起因した製造
方法の困難さを回避することができる。

【００３５】＜実施例２＞本実施例は、実施例１のダイ
ナミックＲＡＭにおけるキャパシタの下部電極とシリコ
ン基板の活性領域との接続方法に関するものである。図
１７はメモリセルアレーの平面図、図１８は図１７にお
けるＸ―Ｘ’方向切断の断面図である。

【００３６】図１７、図１８において、シリコン基板の
データ線並びにキャパシタが接続される活性領域１１８
（図１７）には全てプラグ電極１２１が形成されていお
り、データ線が接続されるプラグ電極１２１は実施例１
と同様に、平面形状の長手方向がＹ方向で活性領域以外
の領域に延在するようにして配されている。さらに、該
プラグ電極１２１にはシリコンナイトライド膜１２４に
形成された開口部１２２（図１７）を介してデータ線Ｂ
Ｌ１〜ＢＬ３（図１７）となる配線電極１１１（図１
８）が接続されている。一方、キャパシタが接続される
活性領域１１８上のプラグ電極１２１にはシリコンナイ
トライド膜１２４とシリコン酸化膜１１２（図１８）を
貫いて形成された開口部１２３が形成されており、該開
口部介してキャパシタの下部電極１１３が接続されてい
る。

【００３７】次に、図１９乃至図２３に示す製造工程の
断面図、並びに図２４乃至図２７に示す主要な製造工程
における平面図を用いて本実施例をさらに詳しく説明す
る。

【００３８】まず、シリコン基板１０１上にフィールド
酸化膜１０２を形成し、活性領域上にＭＩＳＦＥＴを形
成するまでは実施例１の図４と同一である。次いで、Ｌ
ＰＣＶＤ法を用いてシリコンナイトライド膜１０６を堆
積する（図１９）。

【００３９】次いで、シリコン酸化膜１０９を実施例１
と同様の方法で形成し、ホトリソグラフィと実施例１と
同様なドライエッチングを用いて高濃度不純物領域１０
７ならびに１０８上に開口部１２１を形成する（図２
０）。

【００４０】次いで、実施例１と同様に上記開口部１２
１にｎ型の不純物が高濃度に添加された多結晶シリコン
を埋め込み、プラグ電極１１０を形成する（図２１、２
４）。

【００４１】次いで、シリコンナイトライド膜１２４を
ＬＰＣＶＤ法により堆積し，ホトリソグラフィとドライ
エッチングを用いて、高濃度不純物領域１０７上に形成
されたデータ線が接続されるプラグ電極１１０上の該シ
リコンナイトライド膜１２４に開口部１２２を形成し、
さらに、実施例１と同様にデータ線となる配線電極１１
１をパターニングする（図２２、図２６）。

【００４２】次いで、高濃度不純物領域１０８に接続さ
れたキャパシタが接続されるプラグ電極１０８上のシリ
コンナイトライド膜１２４並びにシリコン酸化膜１１２
を貫いて開口部１２３をホトリソグラフィとドライエッ
チングにより形成する（図２３、図２７）。

【００４３】この後に引き続く、キャパシタ並びに配線
電極を形成する製造工程については、実施例１と全く同
様である。本実施例によれば、キャパシタの下部電極
は，直接高濃度不純物領域１０８に接続せずに、一旦プ
ラグ電極１１０を介してシリコン基板に接続するため
に、キャパシタの下部電極を接続するために開口部の製
造工程において、開口部の深さを浅くすることができる
ために、開口部のドライエッチングの製造工程を容易に
することができる。

【００４４】なお、以上の実施例では王冠型のキャパシ
タを用いたメモリセルについて説明したが、下部電極の
膜厚の厚いＳＴＣ（ＳｔａｃｋｅｄＣａｐａｃｉｔｏ
ｒ）構造や、図２８に示した高誘電体膜をキャパシタの
誘電体膜に用いた構造にも本発明が適用できることは言
うまでもない。図２８において、キャパシタの下部電極
１２６はチタンナイトライドのプラグ電極１２５上に形
成されている。該下部電極１２６の材料として、Ｐｔや
Ｒｕ等の高融点貴金属が望ましい。また、キャパシタ誘
電体膜１２７の材料としてはＳｒＴｉＯ₃膜や（Ｂａ，
Ｓｒ）ＴｉＯ₃膜（ＢＳＴ膜）のような高誘電体膜、さ
らにはＰＺＴ膜のような強誘電体膜を用いることもでき
る。

【００４５】＜実施例３＞図30で本実施例のパタン配置
を説明する。図30（a）はビット線コンタクト孔23と蓄
積容量コンタクト孔21、22を同時に形成するための、リ
ソグラフィに用いるホトマスクのパタン配置を示した図
である。蓄積容量コンタクト孔21、22のパタンサイズは
0.2ミクロン、パタンの縦方向の配列ピッチは0.5ミクロ
ンである。この程度のサイズのパタンをリソグラフィで
形成するにはKrFエキシマレーザを光源とするステッパ
を用いる必要がある。また、パタンのピッチが小さいた
め、ハーフトーン型位相シフトマスクでは解像特性が不
十分であり、適用は困難である。ここでは、マスクには
隣り合う主パタンからの透過光に位相差を加えた位相シ
フトマスクを用いた。具体的には蓄積容量コンタクト孔
21とコンタクト孔２２を通過する露光光の位相が反転す
る様にマスクを調整した。すなわち、コンタクト孔２１
に位相シフタを配置した。また、コンタクト孔22と、間
に挟まれたビット線コンタクト孔23にも位相シフタを配
置し、通過する露光光の位相が互いに反転するようにし
た。このマスクを用いウエーハにパタン転写した結果、
図30（b）に示す様なパタンが転写された。位相が反転
した光は互いに打ち消し合うため、隣接するパタンは十
分に分離する。しかし、互いが同位相あるいはパタンが
隣接して配置されていない場合は、パタンは広がって形
成される。ビット線コンタクト孔24は、横方向は位相の
異なるパタンが配置されているために、パタンの伸びは
無い、しかし、縦方向は位相の反転したパタンが配置さ
れていないため、縦に伸びた形状に解像される。このパ
タンのメモリセル内の他のパタンとの関係を図31で説明
する。図31はメモリセル部の各パタンの配置を示してい
る。31がアクティブ領域、32が蓄積容量コンタクト孔、
33が楕円に形成したアクティブ層とのコンタクト孔、34
がビット線とのコンタクト孔、35がワード線、36がビッ
ト線である。この例では、楕円に形成したコンタクト孔
33とビット線36を直接接続すると、2本のビット線に接
続されてしまうので、コンタクト孔33に導電材料を埋め
込んだ後、絶縁膜を形成し、その後、コンタクト孔34を
形成し、ビット線36と連結した。また、更に改良したパ
タン配置例を図32、図33を用いて説明する。図32（a）
にホトマスクのパタン配置を示す。コンタクト孔の配置
は図30（a）と同じであるが、ビット線コンタクト孔43
の接続するビット線の反対側に補助パタン44を設けた。
この補助パタン44とコンタクト孔43を通過する光は、互
いに位相が反転するように設定した。このマスクを用い
ウエーハ上にパタンを転写した結果、図32（b）に示す
様なパタンが転写された。補助パタンの配置により、コ
ンタクト孔45は上側のみに寸法が拡大した。このパタン
のメモリセル内の他のパタンとの関係を図３２で説明す
る。図33は図32同様にメモリセル部の各パタンの配置を
示している。31がアクティブ領域、32が蓄積容量コンタ
クト孔、63が楕円に形成したアクティブ層とビット線の
コンタクト孔、35がワード線、36がビット線である。こ
の例では、コンタクト孔63はビット線36側のみに楕円に
形成されている。このため、この例ではビット線36とア
クティブ領域31を直接連結することが可能となった。こ
のように、補助パタン44の配置により、コンタクト孔63
がビット線との接続方向のみに拡大するようになった。
また、この補助パタンは実際にはパタンとして転写され
ないように解像限界以下の寸法としたが、パタンとして
解像するように設定しても特に問題が無かった。むしろ
補助パタンを大きくし、パタンとして転写する大きさに
設定したほうが、コンタクト孔63の下側へのパタンの伸
びが抑えられ、反対側のビット線との接触を確実に回避
することが可能となった。また、ビット線コンタクト孔
43はマスクを長方形にし、解像パタンの上側への伸びの
最適化をすることにより確実なコンタクトができる。

【００４６】本実施例は、アクティブ領域と蓄積容量部
を接続するコンタクト孔１（３２）が短い第１のピッチ
で配列されている、コンタクト孔１の配列と配列の間に
アクティブ領域とビット線を接続するコンタクト孔２
（３４）が配置され、このコンタクト孔２が上記コンタ
クト孔１の配列方向と同方向に第１のピッチの２倍のピ
ッチで配列され、更に、上記コンタクト孔２は上記コン
タクト孔１の配列方向とほぼ垂直な直線上の位置に配置
されており、上記コンタクト孔2の上部表面の平面形状
がビット線の配線方向に対し垂直な方向が長い楕円形に
形成されている。

【００４７】以上のように、位相シフトマスクの解像特
性を有効に利用した、パタンの配置をメモリセルのパタ
ン配置に適用することにより、位相シフトマスクの解像
度向上効果を十分活かした、微細化が可能となり、メモ
リセルサイズの大幅な縮小が可能となった。

【００４８】＜実施例４＞本実施例は、実施例２の図２
４に示した開口部１２１のパタン形成法に関するもので
ある。２５６Mビット級のDRAMではこの開口部の短辺寸
法は０.２μm程度となり、通常のリソグラフィ法で安定
に形成することは困難である。本実施例を図３６で説明
する。

【００４９】図３６(a)は、ウエーハ上で得たいパタン
形状である。通常は各パタンの角部は丸められるが問題
にはならない。しかし、このパタンを一括して形成する
場合、光源にKrFエキシマレーザを用いた、最新のスッ
テパを用いても、良好に形成することが困難である。本
例では、２枚のマスクを用いてパタンを形成した。詳し
くは、被加工基板に通常の方法でレジストを形成した
後、通常のステッパで図３６(b)のマスクを用い露光
し、次いで図３６(c)のマスクを用い露光し、通常の方
法で現像しパタンを形成した。これにより、所望のパタ
ンが良好に形成できた。図３６(b)のマスクは位相シフ
トマスクであり、開口パタン７１と７２を通過する光の
位相が互いに反転するように調整してある。また、横方
向はパタンとパタンの間隔が離れているため位相シフト
の効果が得られないため、主パタンと透過光の位相が反
転した、幅が解像限界以下の寸法の補助パタン７３、７
４を配置した。また、図３６(c)のマスクも位相シフト
マスクであり、長方パタンの幅が太らないように、主パ
タン７５と７６に対し、補助パタン７７、７８を透過す
る光の位相が互いに反転するように調整した。

【００５０】次に、１枚のマスクで同様のパタンを形成
した。図３７にマスクのパタン配置を示す。このマスク
も位相シフトマスクであり隣り合う正方形パタン78、79
は透過光の位相が反転するように調整した。開口パタン
80と長方開口パタン78の透過光も位相が反転するよう調
整した。また、長方パタンの片側に位相の反転した補助
パタンを配置し、補助パタン方向のパタンの伸びを防止
した。このようにパタンを配置することにより、１枚の
マスクで開口部121を形成することができた。ただし、
長方形パタン78の長手方向の長さが、２枚のマスクを用
いた場合と比較すると短く、合わせ精度の管理が必要と
なったが、特に、素子の動作上の問題はなかった。

【００５１】＜実施例５＞本実施例は、先に述べた本発
明の実施例１に於けるダイナミックＲＡＭのメモリセル
部と周辺回路部の関係を具体的に説明するものである。
図３８に本発明のダイナミックＲＡＭのメモリセル部と
周辺回路部分の断面図を示す。メモリセル部分の構造は
実施例１と同一である。メモリセルのＭＩＳＦＥＴのソ
ース・ドレインの高濃度不純物領域１０７、１０８とデ
ータ線の配線電極１１１はプラグ電極１１０により接続
されている。また、周辺回路部分のＭＩＳＦＥＴの高濃
度不純物領域１０７や、ゲート電極１０４上にもメモリ
セルと同一のプラグ電極１１０が形成され、該プラグ電
極はその上部でデータ線と同一の配線電極１１１に接続
されて、周辺回路部のＭＩＳＦＥＴの配線の一部を構成
している。また、上記プラグ電極１１０によりゲート電
極１０４と高濃度不純物領域１０７を直接接続すること
もできる。この場合、プラグ電極の材料としては耐熱性
のあるチタンナイトライドが望ましい。

【００５２】なお，図３８において、周辺回路部のＭＩ
ＳＦＥＴは一つのNチャネル型ＭＩＳＦＥＴを示してい
る。しかし、この周辺回路部の具体的な構成は、Nチャ
ネル型ＭＩＳＦＥＴおよびPチャネル型ＭＩＳＦＥＴよ
り成る相補型（コンプリメンタリ）ＭＩＳＦＥＴより
なる。

【００５３】本実施例によれば、メモリセルばかりでな
く、周辺回路の所要面積を小さくし，メモリセルと周辺
回路を同一構造の配線系にすることで、製造工程を簡略
化することができる。

【００５４】＜実施例９＞本発明におけるダイナミック
ＲＡＭチップの平面レイアウトの一実施例を図３９に示
す。図３９において、４つのメモリセルアレー部２１６
を囲むように周辺回路部２１８が十文字配置されてい
る。

【００５５】このメモリセルアレー部２１６内のＭＩＳ
ＦＥＴは、ｎチャネル型よりなる。そして、周辺回路部
２１８内はＣＭＯＳ回路（コンプリメンタリＭＩＳＦＥ
Ｔ）で入出力回路やデコーダ回路およびアドレス回路を
構成している。このメモリセルアレー部２１６には周辺
回路部２１８をくり貫いた形で層間絶縁膜２１７（第１
ないしは第２の層間絶縁膜）が形成されているものであ
る。そしてさらに、チップ２０１の長手方向中央に位置
した周辺回路部２１８主面上にはボンディングパッドＢ
Ｐが直線的に設けられている。

【００５６】また、本発明におけるダイナミックＲＡＭ
チップの平面レイアウトの他の実施例を図４５に示す。
図４０に示したダイナミックＲＡＭチップは１ギガビッ
ト以上の大容量のＤＲＡＭを構成している。

【００５７】図４０において、複数のメモリセルアレー
部２１６はチップ外周の周辺回路部２１８およびＸ１、
Ｘ２方向およびＹ１、Ｙ２方向の周辺回路部２１８で囲
まれている。そして、この周辺回路部２１８にはメモリ
セルアレー部２１６をくり貫いた形で層間絶縁膜２１７
（第２の層間絶縁膜）が形成されているものである。こ
のメモリセルアレー部２１６内のＭＩＳＦＥＴは、ｎチ
ャネル型よりなる。そして、周辺回路部２１８内はＣＭ
ＯＳ回路で入出力回路やデコーダ回路およびアドレス回
路を構成している。

【００５８】なお、チップ２０１の長手方向Ｘ１、Ｘ２
方向に位置した周辺回路部２１８主面にボンディングパ
ッドＢＰが一列（Ｘ１またはＸ２）もしくは二列（Ｘ１
およびＸ２）に直線的に設けられている。

【００５９】さらに本実施例で説明したＤＲＡＭチップ
は、SOJ（Small Outline J-leadedPackage）やSOP（Sma
ll Outline Package）、TSOP（Thin-SOP）さらにはCSP
（Chip Size Package）などのサイズの小さいパッケー
ジに組み込むことができる。

【００６０】上記の種々の実施例において、メモリセル
領域とは、例えば、一つの転送ＭＩＳＦＥＴと電荷蓄積
容量素子（キャパシタ）とを単位メモリセルとし、その
メモリセルが一つの半導体チップに規則的に複数個配置
されている領域を言う。ここでは、メモリセル領域をメ
モリセル群あるいはメモリアレイ部として呼ぶこともで
きる。そして、このメモリセルアレー部には複数のダミ
ーセルも含む。

【００６１】一方、周辺回路領域とは、上記メモリセル
領域（メモリセルアレイ）周辺に配置された、例えばア
ドレレスデコーダー、入出力バッファ等を構成した部分
を言う。

【００６２】

【発明の効果】本発明では、ダイナミックＲＡＭのビッ
ト線コンタクトを楕円に形成した。これにより、メモリ
セルの微細化が可能となり、素子の高速化、高集積化が
達成できた。

【図面の簡単な説明】

【図１】本発明の第１の実施例のメモリセルのパタン配
置を示す平面図である。

【図２】本発明の第１の実施例のメモリセルのアクティ
ブ領域を示す平面図である。

【図３】本発明の第１の実施例のメモリセルを示す断面
図である。

【図４】本発明の第１の実施例の製造工程を示す断面図
である。

【図５】本発明の第１の実施例の製造工程を示す断面図
である。

【図６】本発明の第１の実施例の製造工程を示す断面図
である。

【図７】本発明の第１の実施例の製造工程を示す断面図
である。

【図８】本発明の第１の実施例の製造工程を示す断面図
である。

【図９】本発明の第１の実施例の製造工程を示す断面図
である。

【図１０】本発明の第１の実施例の製造工程を示す断面
図である。

【図１１】本発明の第１の実施例の平面パタン形状を示
す断面図である。

【図１２】本発明の第１の実施例の平面パタン形状を示
す断面図である。

【図１３】本発明の第１の実施例の平面パタン形状を示
す断面図である。

【図１４】本発明の第１の実施例の平面パタン形状を示
す断面図である。

【図１５】本発明の第１の実施例の平面パタン形状を示
す断面図である。

【図１６】本発明の第１の実施例の平面パタン形状を示
す断面図である。

【図１７】本発明の第2の実施例のメモリセルのアクテ
ィブ領域を示す平面図である。

【図１８】本発明の第2の実施例のメモリセルを示す断
面図である。

【図１９】本発明の第2の実施例の製造工程を示す断面
図である。

【図２０】本発明の第2の実施例の製造工程を示す断面
図である。

【図２１】本発明の第2の実施例の製造工程を示す断面
図である。

【図２２】本発明の第2の実施例の製造工程を示す断面
図である。

【図２３】本発明の第2の実施例の製造工程を示す断面
図である。

【図２４】本発明の第2の実施例の平面パタン形状を示
す断面図である。

【図２５】本発明の第2の実施例の平面パタン形状を示
す断面図である。

【図２６】本発明の第2の実施例の平面パタン形状を示
す断面図である。

【図２７】本発明の第2の実施例の平面パタン形状を示
す断面図である。

【図２８】本発明の第2の実施例のメモリセルを示す断
面図である。

【図２９】本発明の第1の実施例のメモリセルを示す断
面図である。

【図３０】本発明の第３の実施例のマスクパタンの平面
図である。

【図３１】本発明の第３の実施例のパタン配置図であ
る。

【図３２】本発明の第３の実施例マスクパタンの平面図
である。

【図３３】本発明を説明するためのパタン配置図であ
る。

【図３４】従来型のメモリセル構造を示す断面図であ
る。

【図３５】従来型のメモリセルのパタン位置を示す平面
図である。

【図３６】本発明の第４の実施例のパタン形状を示す平
面図である。

【図３７】本発明の第４の実施例のパタン形状を示す平
面図である。

【図３８】本発明の第５のメモリ形状を示す断面図であ
る。

【図３９】本発明の第１の実施例における半導体チップ
レイアウトの一形態を示す平面図である。

【図４０】本発明の第１の実施例における半導体チップ
レイアウトの他の形態を示す平面図である。

【符号の説明】

１、１０１、１１６……シリコン基板２、１０２……フィールド酸化膜３、１０３……ゲート酸化膜４、１０４……ゲート電極５、１０７、１０８……高濃度不純物領域１１０……プラグ電極６、８、１５、１０９、１１２……シリコン酸化膜１０５、１０６、１２４……シリコンナイトライド膜７……ビット線１２……蓄積電極１３、１１４……キャパシタ誘電体膜１４、１１５……プレート電極２１、２２、３２……蓄積容量コンタクト孔３３……アクティブコンタクト孔２３、２４……ビット線コンタクト孔１９、１１７……金属配線３１、５０、１１８……アクティブ領域５２……ワード線領域５１……ビット線領域５５……蓄積容量電極領域１１９……プラグ電極１２０……開口部１１３……キャパシタ下部電極１１５……キャパシタ上部電極７３、７４……補助パタン７５、７６……主パタン８０……開口パタン７８……長方形パタン２０１……チップ２１６……メモリセルアレー部２１８……周辺回路部。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/822 Ｈ０１Ｌ 27/10 ６２１Ｃ６８１Ｂ (72)発明者大路譲東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者早野勝也東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者吉田誠東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者只木芳隆東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】一つのスイッチ用トランジスタと、一つの
電荷蓄積キャパシタを最小単位とする半導体記憶装置に
おいて、該スイッチ用トランジスタのチャネル領域とソ
ース・ドレイン領域が形成されるアクティブ領域からビ
ット線を接続するコンタクト孔の上部表面の平面形状が
ビット線の配線方向に対し垂直な方向が長い楕円形に形
成されてなることを特徴とする半導体記憶装置。
【請求項２】一つのスイッチ用トランジスタと、一つの
電荷蓄積キャパシタを最小単位とするメモリセルを半導
体基体に形成する半導体記憶装置の製造方法において、
アクティブ領域と蓄積容量部を接続するコンタクト孔１
とアクティブ領域とビット線を接続するコンタクト孔２
を一回のリソグラフィ工程で形成し、該リソグラフィ工
程で用いるホトマスクが互いに隣接したパタンを通過す
る露光光に位相差を与えるように調整された位相シフト
マスクであり、該ホトマスク内のコンタクト孔１とコン
タクト孔２を透過する露光光の位相が互いに反転するよ
うに調整されており、更に、コンタクト孔１どうしが最
短距離で隣接するパタンを通過する露光光の位相が互い
に反転するように調整されていることを特徴とする半導
体記憶装置の製造方法。
【請求項３】一つのスイッチ用トランジスタと、一つの
電荷蓄積キャパシタを最小単位とする半導体記憶装置に
おいて、アクティブ領域と蓄積容量部を接続するコンタ
クト孔１が短い第１のピッチで配列されている、コンタ
クト孔１の配列と配列の間にアクティブ領域とビット線
を接続するコンタクト孔２が配置され、コンタクト孔２
がコンタクト孔１の配列方向と同方向に第１のピッチの
２倍のピッチで配列され、更に、コンタクト孔２はコン
タクト孔１の配列方向とほぼ垂直な直線上の位置に配置
されており、コンタクト孔2の上部表面の平面形状がビ
ット線の配線方向に対し垂直な方向が長い楕円形に形成
されてなることを特徴とする半導体記憶装置。
【請求項４】一つのスイッチ用トランジスタと、一つの
電荷蓄積キャパシタを最小単位とする半導体記憶装置に
おいて、アクティブ領域とビット線とのそれぞれの接触
部の位置がビット線に垂直な方向にずれてなることを特
徴とする半導体記憶装置。
【請求項５】一つのスイッチ用トランジスタと、一つの
電荷蓄積キャパシタを最小単位とする半導体記憶装置に
おいて、アクティブ領域とビット線のパタンの平面形状
が同方向に直線形状であり、互いに交差しないことを特
徴とする半導体記憶装置。
【請求項６】半導体基体主面に絶縁分離領域によって区
画された長方形のアクティブ領域が行方向に沿って配置
され、該アクティブ領域に所定間隔を保って一対のワー
ド線が列方向に沿って配置され、該ワード線間に位置
し、該アクティブ領域に、絶縁膜に設けられた開口部を
介してプラグ電極が埋め込み接続され、そのプラグ電極
の一部が該絶縁分離領域上に配置され、データ線が該プ
ラグ電極の一部に接続され、行方向に沿って配置されて
いることを特徴とする半導体記憶装置。
【請求項７】該プラグ電極は、タングステン、チタンナ
イトライドもしくはチタンナイトライドとタングステン
との複合膜より選択された一つの材料からなることを特
徴とする請求項６記載の半導体記憶装置。
【請求項８】該データ線は、高融点金属のシリサイド膜
と多結晶シリコン膜の複合膜もしくは高融点金属より選
択された一つの材料からなることを特徴とする請求項６
乃至請求項７記載の半導体記憶装置。
【請求項９】該絶縁膜に設けられた開口部は、該ワード
線および該絶縁分離領域に対して自己整合されて設けら
れていることを特徴とする請求項６記載の半導体記憶装
置。
【請求項１０】該絶縁膜に設けられた開口部は、楕円形
状を成していることを特徴とする請求項９記載の半導体
記憶装置。
【請求項１１】半導体基体主面に絶縁分離領域によって
区画された長方形のアクティブ領域が行方向に沿って配
置され、該アクティブ領域に所定間隔を保って一対のワ
ード線が列方向に沿って配置され、該ワード線間に位置
し、該アクティブ領域の一部に、絶縁膜に設けられた開
口部を介してプラグ電極が埋め込み接続され、そのプラ
グ電極の一部が該絶縁分離領域上に配置され、データ線
が該プラグ電極の一部に接続され、行方向に沿って配置
され、該ワード線を挟んで該プラグ電極に対向した位置
に、該アクティブ領域の他部に電気的に接続するキャパ
シタの蓄積電極が設けられ、該蓄積電極に誘電体膜が設
けられ、該誘電体膜にプレート電極が設けらていること
を特徴とする半導体記憶装置。
【請求項１２】該プラグ電極は、タングステン、チタン
ナイトライドもしくはチタンナイトライドとタングステ
ンとの複合膜より選択された一つの材料からなることを
特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】該データ線は、高融点金属のシリサイド
膜と多結晶シリコン膜の複合膜もしくは高融点金属より
選択された一つの材料からなることを特徴とする請求項
６乃至請求項１２記載の半導体記憶装置。
【請求項１４】該絶縁膜に設けられた開口部は、該ワー
ド線および該絶縁分離領域に対して自己整合されて設け
られていることを特徴とする請求項１１記載の半導体記
憶装置。
【請求項１５】該絶縁膜に設けられた開口部は、楕円形
状を成していることを特徴とする請求項１１記載の半導
体記憶装置。
【請求項１６】該蓄積電極、該誘電体膜および該プレー
ト電極で構成するキャパシタは王冠型キャパシタである
ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１７】該誘電体膜は、五酸化タンタル膜より成
ることを特徴とする請求項１１乃至請求項１６記載の半
導体記憶装置。
【請求項１８】該蓄積電極は、高融点金属膜より成るこ
とを特徴とする請求項１１乃至請求項１７記載の半導体
記憶装置。
【請求項１９】該ワード線および該データ線は直線加工
の配線パタンを成していることを特徴とする請求項１１
記載の半導体記憶装置。
【請求項２０】半導体基体主面に絶縁分離領域によって
区画された長方形のアクティブ領域が行方向に沿って配
置され、該アクティブ領域に所定間隔を保って一対のワ
ード線が列方向に沿って配置され、該ワード線間に位置
し、該アクティブ領域の一部に、絶縁膜に設けられた開
口部を介してプラグ電極が埋め込み接続され、そのプラ
グ電極の一部が該絶縁分離領域上に配置され、データ線
が該プラグ電極の一部に接続され、行方向に沿って配置
され、該ワード線を挟んで該プラグ電極に対向した位置
に、該アクティブ領域の他部に、他のプラグ電極を介し
て電気的に接続するキャパシタの蓄積電極が設けられ、
該蓄積電極に誘電体膜が設けられ、該誘電体膜にプレー
ト電極が設けられていることを特徴とする半導体記憶装
置。
【請求項２１】該他のプラグ電極は、チタンナイトライ
ドからなることを特徴とする請求項２０記載の半導体記
憶装置。
【請求項２２】該蓄積電極は、ＰｔまたはＲｕより選択
された材料よりなることを特徴とする請求項２０乃至請
求項２１記載の半導体記憶装置。
【請求項２３】該誘電体膜は、ＳｒＴｉＯ₃膜または
（Ｂａ，Ｓｒ）ＴｉＯ₃膜（ＢＳＴ膜）より選択された
高誘電体膜よりなることを特徴とする請求項２０乃至請
求項２２記載の半導体記憶装置。
【請求項２４】該誘電体膜は、ＰＺＴ膜よりなることを
特徴とする請求項２０乃至請求項２２記載の半導体記憶
装置。
【請求項２５】半導体基体主面に複数の半導体領域が選
択的に形成され、該半導体基体主面上に列方向に沿って
複数のワード線が配置され、該ワード線を横切るように
行方向に沿って複数のデータ線が配置され、それぞれの
データ線はそれぞれ絶縁膜に形成された楕円形状のコン
タクト孔に埋め込まれた導電材料を介して該半導体領域
に接続されていることを特徴とする半導体記憶装置。
【請求項２６】該ワード線および該データ線は直線加工
の配線パタンを成していることを特徴とする請求項２４
記載の半導体記憶装置。
【請求項２７】半導体基体主面のメモリセル部は、絶縁
分離領域によって区画された長方形の第１アクティブ領
域が行方向に沿って配置され、該第１アクティブ領域に
所定間隔を保って一対のワード線が列方向に沿って配置
され、該ワード線間に位置し、該第１アクティブ領域の
半導体領域の一部に、絶縁膜に設けられた開口部を介し
て第１プラグ電極が埋め込み接続され、データ線が該第
１プラグ電極の一部に接続され、行方向に沿って配置さ
れ、該ワード線を挟んで該第１プラグ電極に対向した位
置に、該第１アクティブ領域の半導体領域の他部に、第
２プラグ電極を介して電気的に接続するキャパシタの蓄
積電極が設けられ、該蓄積電極に誘電体膜が設けられ、
該誘電体膜にプレート電極が設けられてなり、該半導体
基体主面の周辺回路部は、絶縁分離領域によって区画さ
れた第２アクティブ領域が配置され、該アクティブ領域
に設けられたゲート電極およびソース・ドレインを構成
する一対の半導体領域を有し、該一対の半導体領域には
第３プラグ電極および第４プラグ電極が接続されている
ことを特徴とする半導体記憶装置。
【請求項２８】該第１、第２、第３および第４プラグ電
極は、チタンナイトライドからなることを特徴とする請
求項２６記載の半導体記憶装置。
【請求項２９】半導体基体主面に絶縁分離領域を選択的
に形成し，該絶縁分離領域によって区画された長方形の
アクティブ領域を行方向に沿って配置する工程、該アクティブ領域上を横切るように所定間隔を保って一
対のワード線を列方向に沿って直線を成して配置する工
程、該ワード線が形成されていない該アクティブ領域内にソ
ース・ドレインを構成する一対の半導体領域を形成する
工程、該半導体領域が形成されたアクティブ領域を覆うよう
に、絶縁膜を堆積する工程、該一対のワード線間に位置された一方の半導体領域およ
び該半導体領域を区画する該絶縁分離領域の一部が露出
するように，該絶縁膜に列方向に細長い開口部を設ける
工程、該一方の半導体領域に接続するように該開口部にプラグ
電極を埋め込む工程、該絶縁分離領域上に配置された該
プラグ電極の一部において接続され、行方向に沿って直
線を成してデータ線を配置する工程、とから成ることを
特徴とする半導体記憶装置の製造方法。
【請求項３０】該プラグ電極は、タングステン、チタン
ナイトライドもしくはチタンナイトライドとタングステ
ンとの複合膜より選択された一つの材料により形成する
ことを特徴とする請求項２８記載の半導体記憶装置の製
造方法。
【請求項３１】該データ線は、高融点金属のシリサイド
膜と多結晶シリコン膜の複合膜もしくは高融点金属より
選択された一つの材料により形成することを特徴とする
請求項２８乃至請求項２９記載の半導体記憶装置の製造
方法。
【請求項３２】該開口部は、該ワード線および該絶縁分
離領域に対して自己整合的に形成されることを特徴とす
る請求項２８記載の半導体記憶装置の製造方法。
【請求項３３】該開口部は、列方向に細長い楕円形状を
成して形成されることを特徴とする請求項２８記載の半
導体記憶装置の製造方法。