KR100531402B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

2개의 게이트 전극(5)에 의해 사이에 끼워진 영역에 위치하는 소자 형성 영역(21)의 표면을 노출시키는 개구부로서, 개구부가 형성되는 영역의 일부가 평면적으로 하나의 게이트 전극(5)의 일부에 중첩되도록 형성된 레지스트 패턴에 기초하여 제1 개구부(12a)가 형성된다. 하나의 게이트 전극(5)의 표면을 노출시키는 개구부로서, 개구부가 형성되는 영역이 평면적으로 하나의 게이트 전극(5)에만 중첩되도록 형성된 레지스트 패턴(16)에 기초하여 제2 개구부(12b)가 형성된다. 이 때, 제1 개구부(12a) 내에는 비감광성 유기막과 레지스트 패턴(16)에 의해 피복된 상태에 있다. 그 후, 제1 개구부 및 제2 개구부(12a, 12b) 내에 텅스텐 배선이 형성된다. 이에 의해, 생산 비용이 삭감됨과 함께, 배선의 전기적 단락 및 탈락이 억제되는 반도체 장치가 얻어진다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히, 자기 정합 컨택트(self-aligned contact) 구조를 구비한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 미세화에 수반하여, 각 사진 제판 공정의 정합에 대한 마진이 작아진다. 이 정합 마진에 규제되지 않고 반도체 장치의 집적화를 도모하기 위해, 예를 들면 메모리 셀의 MOS(Metal Oxide Semiconductor) 트랜지스터에는, 예를 들면, 일본 특개2001-44294호 공보에 기재되어 있는 바와 같이, 자기 정합 컨택트 구조가 채용되어 있다.
그 자기 정합 컨택트 구조의 일례에 대하여 설명한다. 반도체 기판의 표면에 형성된 소자 형성 영역을 가로지르도록, 2개의 게이트 전극이 소정의 간격을 사이에 두고 형성되어 있다. 각각의 게이트 전극의 측면 상에는 측벽(sidewall) 질화막이 형성되어 있다.
또한, 각각의 게이트 전극의 상면 상에는 비교적 두꺼운 실리콘 질화막이 형성되어 있다. 그 게이트 전극 및 소자 형성 영역을 피복하도록, 비교적 얇은 실리콘 질화막이 더욱 형성되어 있다.
그리고, 게이트 전극을 피복하도록 반도체 기판 상에 층간 절연막으로서 실리콘 산화막이 형성되어 있다. 그 실리콘 산화막에, 2개의 게이트 전극에 의해 사이에 끼워진 소자 형성 영역의 부분을 노출시키는 컨택트홀이 형성되어 있다.
그 컨택트홀은, 실리콘 산화막 상에 형성된 소정의 레지스트 패턴을 마스크로 하여, 실리콘 산화막에 이방성 에칭을 실시하고, 또한 노출된 비교적 얇은 실리콘 질화막을 에칭에 의해 제거함으로써 형성된다.
이 때, 게이트 전극은 비교적 두꺼운 실리콘 질화막, 측벽 질화막에 의해 피복되어 있음으로써, 비교적 얇은 실리콘 질화막이 제거된 후에도, 이들 비교적 두꺼운 실리콘 질화막 및 측벽 질화막은 제거되지 않고 남게 된다.
이에 의해, 설령 컨택트홀을 형성하기 위한 레지스트 패턴이 어긋났다고 해도, 게이트 전극을 노출시키지 않고 2개의 게이트 전극에 의해 사이에 끼워진 소자 형성 영역의 부분을 노출시키는 컨택트홀이 형성된다.
이와 같이 하여 2개의 게이트 전극에 의해 사이에 끼워진 소자 형성 영역의 부분이, 2개의 게이트 전극의 배치 관계에 따라, 실리콘 산화막과 실리콘 질화막의 에칭 특성의 차이에 기초하여 자기 정합적으로 노출되기 때문에, 이와 같이 형성되는 컨택트홀은, 특히 자기 정합 컨택트홀로 불리며, 그와 같은 컨택트홀을 갖는 구조는 자기 정합 컨택트 구조로 불린다.
자기 정합 컨택트홀이 형성된 후, 자기 정합 컨택트홀을 매립하는 소정의 도전층이 형성되게 된다.
이러한 자기 정합 컨택트홀을 형성하기 위해 1장의 마스크(레티클)가 필요하게 된다.
그런데, 2개의 게이트 전극에 의해 사이에 끼워진 소자 형성 영역의 부분과, 2개의 게이트 전극 중 하나의 게이트 전극을 전기적으로 접속하기 위해서는, 또한 다음과 같은 공정이 필요로 된다. 우선, 실리콘 산화막 및 비교적 두꺼운 실리콘 질화막에, 하나의 게이트 전극의 표면을 노출시키는 게이트 컨택트홀이 형성된다.
다음으로, 그 게이트 컨택트홀을 매립하는 소정의 도전층이 형성된다. 다음으로, 실리콘 산화막 상에 배선으로 되는 텅스텐막이 형성된다. 텅스텐막에 소정의 사진 제판 및 에칭을 실시함으로써, 자기 정합 컨택트홀에 매립된 도전층과, 게이트 컨택트홀에 매립된 도전층을 전기적으로 접속하는 텅스텐 배선이 형성된다.
이와 같이 하여, 2개의 게이트 전극에 의해 사이에 끼워진 소자 형성 영역의 부분과 하나의 게이트 전극이, 자기 정합 컨택트홀에 매립된 도전층, 텅스텐 배선 및 게이트 컨택트홀에 매립된 도전층을 통해 전기적으로 접속되게 된다.
이 때, 게이트 컨택트홀을 형성하기 위한 마스크와, 텅스텐 배선을 형성하기 위한 마스크의 2장의 마스크가 필요하게 된다. 그 때문에, 2개의 게이트 전극에 의해 사이에 끼워진 소자 형성 영역의 부분과 하나의 게이트 전극을 전기적으로 접속하기 위해, 자기 정합 컨택트홀을 형성하기 위한 마스크를 합하면 합계 3장의 마스크가 필요하게 된다.
생산 비용의 삭감의 일환으로서 마스크(레티클)의 매수를 줄일 것이 요구되고 있으며, 이 2개의 게이트 전극에 의해 사이에 끼워진 소자 형성 영역의 부분과 하나의 게이트 전극을 전기적으로 접속하는 공정에서도 마스크의 매수의 삭감이 요구되었다.
또한, 반도체 장치의 미세화에 수반하여 텅스텐 배선의 미세화가 진행되면, 서로 인접하는 하나의 텅스텐 배선과 다른 텅스텐 배선과의 간격이 더욱 좁아져 전기적으로 더욱 단락되기 쉽게 되었다.
그 때문에, 예를 들면 하나의 텅스텐 배선과 전기적으로 접속된 하나의 게이트 전극과 다른 텅스텐 배선과 전기적으로 접속된 다른 게이트 전극이 전기적으로 단락되거나 하여 반도체 장치로서 기능하지 않게 되는 문제가 있었다.
또한, 텅스텐 배선의 미세화에 수반하여, 실리콘 산화막 상에 형성된 텅스텐 배선이 실리콘 산화막 상으로부터 탈락되기 쉬워져, 원하는 텅스텐 배선의 패턴이 얻어지지 않는다고 하는 문제가 있었다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로서, 그 목적은 생산 비용이 삭감됨과 함께, 배선의 전기적 단락 및 탈락이 억제되는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은 이하의 공정을 포함하고 있다. 반도체 기판의 주 표면 상에, 서로 간격을 사이에 두고 각각 제1 절연막에 의해 피복된 하나의 전극부 및 다른 전극부를 형성한다. 하나의 전극부 및 다른 전극부를 피복하도록, 반도체 기판 상에 제1 절연막과는 에칭 특성이 다른 제2 절연막을 형성한다. 그 제2 절연막에, 하나의 전극부와 다른 전극부에 의해 사이에 끼워진 반도체 기판 영역의 부분을 노출시키는 제1 개구부를 자기 정합적으로 형성한다. 제2 절연막 및 제1 절연막에, 하나의 전극부의 표면을 노출시키는 제2 개구부를 형성한다. 제1 개구부 내 및 제2 개구부 내에 도전층을 형성한다. 제1 개구부가 형성되는 제1 형성 영역과 제2 개구부가 형성되는 제2 형성 영역은 평면적으로 서로 중첩되는 부분을 갖도록 배치되어, 제1 개구부와 제2 개구부가 연통하도록 형성된다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 2개의 전극부에 의해 사이에 끼워진 반도체 기판의 영역 부분과 하나의 전극부를 전기적으로 접속하는 구조를 형성하기 위해, 종래 3장의 마스크가 필요하였던 것에 대하여, 제1 개구부를 형성하기 위한 마스크와 제2 개구부를 형성하기 위한 마스크의 2장의 마스크에 의해 형성할 수 있어, 마스크의 매수를 감소시킬 수 있어 생산 비용의 삭감을 도모할 수 있다. 또한, 제1 개구부 및 제2 개구부에 매립되도록 도전층이 형성됨으로써, 도전층의 탈락도 없어진다.
본원 발명의 상기 목적 및 그 외의 목적, 특징 및 장점은 첨부 도면과 결부하여 후술된 바람직한 실시예의 상세한 설명의 관점에서 더욱 명확해질 것이다.
<실시예 1>
본 발명의 실시예 1에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 우선, 도 1 및 도 2에 도시한 바와 같이, 반도체 기판(1)의 소정 영역에 소자 분리 절연막(13)을 형성함으로써, 반도체 기판(1)의 표면에 반도체 소자를 형성하기 위한 소자 형성 영역(21)이 형성된다.
다음으로, 반도체 기판(1) 상에 게이트 절연막으로 되는 절연막을 개재시켜 게이트 전극으로 되는 폴리실리콘막 및 텅스텐 실리사이드막(모두 도시 생략)이 순차적으로 형성되며, 또한 그 텅스텐 실리사이드막 상에 TEOS막을 개재시켜 비교적 두꺼운 실리콘 질화막(모두 도시 생략)이 형성된다.
그 실리콘 질화막, TEOS막, 텅스텐 실리사이드막, 폴리실리콘막 및 절연막에 소정의 에칭을 실시함으로써, 게이트 절연막(2) 상에 폴리실리콘막(3) 및 텅스텐 실리사이드막(4)을 포함하는 게이트 전극(5)이 형성됨과 함께, 그 게이트 전극(5)의 상면 상에는 TEOS막(6)과 제1 절연막으로서의 실리콘 질화막(7)이 남겨진 상태로 된다.
다음으로, 그 게이트 전극(5), TEOS막(6) 및 실리콘 질화막(7)을 피복하도록, 막 두께 수십㎚(수백Å)의 실리콘 질화막(도시 생략)이 형성된다. 그 실리콘 질화막에 이방성 에칭을 실시함으로써, 게이트 전극(5) 등의 양 측면 상에 제1 절연막으로서의 측벽 질화막(8)이 각각 형성된다.
다음으로, 그 측벽 질화막(8) 및 실리콘 질화막(7)을 피복하도록, 반도체 기판(1) 상에 실리콘 질화막(7)보다 얇은 실리콘 질화막(9)이 형성된다.
다음으로, 도 3 및 도 4에 도시한 바와 같이, 실리콘 질화막(9)을 피복하도록 반도체 기판(1) 상에 제2 절연막으로서의 실리콘 산화막(12)이 형성된다. 다음으로, 그 실리콘 산화막(12) 상에 레지스트(도시 생략)가 도포된다.
그 레지스트에 대하여 소정 마스크(레티클)에 의한 사진 제판 처리를 실시함으로써, 도 5 및 도 6에 도시한 바와 같이, 2개의 게이트 전극(5)에 의해 사이에 끼워진 영역에 위치하는 소자 형성 영역(21)의 표면을 노출시키는 개구부를 형성하기 위한 레지스트 패턴(14)이 형성된다. 이 때, 레지스트 패턴(14)은, 개구부가 형성되는 영역의 일부가 평면적(레이아웃 상)으로 게이트 전극(5)의 일부에 중첩되도록 형성된다.
그 레지스트 패턴(14)을 마스크로 하여, 실리콘 산화막(12)에 이방성 에칭을 실시함으로써 실리콘 질화막(9)이 노출된다. 노출된 실리콘 질화막(9)에 이방성 에칭을 실시함으로써, 반도체 기판(1)의 표면(소자 형성 영역의 표면)을 노출시키는 제1 개구부로서의 개구부(12a)가 형성된다. 그 후, 도 7 및 도 8에 도시한 바와 같이, 레지스트 패턴(14)이 제거된다.
또한, 후술하는 바와 같이, 소자 형성 영역을 노출시킬 때에 반도체 기판(1)의 표면이 과도하게 에칭되는 경우에는, 개구부(12a)를 통해 소정의 도전형의 불순물 이온이 주입된다.
다음으로, 소정의 도포 장치에 의해 비감광성 유기 재료가 반도체 기판(1) 상에 도포되어, 도 9에 도시한 바와 같이, 비감광성의 유기막(15)이 주로 개구부(12a) 내에 형성된다. 또한, 비감광성 유기막(15)은 실리콘 산화막(12)의 상면 상에도 비교적 얇게 형성된 상태로 된다. 또한, 비감광성 유기막으로서는, 예를 들면 반사 방지막이 바람직하다.
그 유기막(15) 상에 레지스트(도시 생략)가 도포된다. 그 레지스트에 대하여 소정 마스크(레티클)에 의한 사진 제판 처리를 실시함으로써, 도 10에 도시한 바와 같이, 2개의 게이트 전극(5) 중 하나의 게이트 전극(5)을 노출시키는 개구부를 형성하기 위한 레지스트 패턴(16)이 형성된다.
이 때, 도 11에 도시한 바와 같이, 레지스트 패턴(16)은, 개구부가 형성되는 영역이 평면적(레이아웃 상)으로 게이트 전극(5)에만 중첩되도록 형성된다.
또한, 사진 제판 시에 개구부(12a) 내(유기막(15)의 상면)에 근접함에 따라 노광광의 강도가 약해지기 때문에, 이 부분에서 레지스트는 감광되지 않고 비감광성 유기막(15)을 피복한 상태에서 레지스트 패턴(16)이 형성되게 된다. 즉, 개구부(12a) 내는, 보호막으로서의 유기막(15)과 레지스트 패턴(16)에 의해 피복된 상태로 된다.
다음으로, 도 12에 도시한 바와 같이, 레지스트 패턴(16)을 마스크로 하여 실리콘 산화막(12), 실리콘 질화막(9, 7) 및 TEOS막(6)에 대하여 각각 소정의 이방성 에칭을 실시함으로써, 게이트 전극(5)의 표면을 노출시키는 제2 개구부로서의 개구부(12b)가 형성된다.
이방성 에칭 시에 개구부(12a)가 레지스트 패턴(16) 및 유기막(15)에 의해 피복되어 있음으로써, 개구부(12a)의 바닥에 위치하는 소자 형성 영역(반도체 기판(1))의 표면은 에칭에 의한 손상을 받는 것이 저지된다.
그 후, 예를 들면 산소 플라즈마 처리를 실시함으로써, 도 13 및 도 14에 도시한 바와 같이, 레지스트 패턴(16)과 비감광성의 유기막(15)이 제거된다.
다음으로, 도 15에 도시한 바와 같이, 개구부(12a, 12b) 내를 포함하는 실리콘 산화막(12) 상에 배리어 메탈(10)이 형성된다. 그 배리어 메탈(10) 상에 텅스텐막(11)이 형성된다. 또한, 배리어 메탈로서는 티탄과 티탄나이트라이드와의 적층막이 바람직하다.
다음으로, 실리콘 산화막(12)의 상면 상에 위치하는 텅스텐막 및 배리어 메탈이, 예를 들면 CMP(Chemical Mechanical Polishing)법에 의해 제거되어, 도 16 및 도 17에 도시한 바와 같이, 개구부(12a, 12b) 내에 텅스텐막(11)이 남겨진다.
이와 같이 하여, 하나의 게이트 전극(5)과 다른 게이트 전극(5)에 의해 사이에 끼워진 영역에 위치하는 소자 형성 영역(반도체 기판(1))의 부분과, 하나의 게이트 전극(5)을 전기적으로 접속하는 도전층으로서의 텅스텐 배선(11a)이 형성된다.
상술한 반도체 장치의 제조 방법에 따르면, 2장의 마스크(레티클)에 의해, 2개의 게이트 전극(5)에 의해 사이에 끼워진 소자 형성 영역(21)의 부분과 하나의 게이트 전극(5)을 전기적으로 접속하는 텅스텐 배선(11a)이 형성되게 된다.
즉, 2장의 마스크 중, 하나의 마스크는, 2개의 게이트 전극(5)에 의해 사이에 끼워진 영역에 위치하는 소자 형성 영역(반도체 기판(1))의 표면을 노출시키는 개구부(12a)를 형성하기 위한 마스크이고, 다른 마스크는 게이트 전극(5)을 노출시키는 개구부(12b)를 형성하기 위한 마스크이다.
따라서, 종래의 반도체 장치의 제조 방법에서는 3장의 마스크가 필요로 되었던 것에 대하여, 본 반도체 장치의 제조 방법에서는 마스크의 매수를 1장 줄일 수 있어, 생산 비용의 삭감에 기여할 수 있다.
또한, 텅스텐 배선(11a)은 실리콘 산화막(12)에 형성된 개구부(12a, 12b) 내에 형성됨으로써, 텅스텐 배선(11a)은 매립형의 배선으로 되어, 종래의 반도체 장치와 같이 텅스텐 배선이 탈락되지 않게 되어 반도체 장치의 신뢰성이 향상된다.
또한, 도 18에 도시한 바와 같이, 개구부(12b)가 소자 분리 절연막(13)과 소자 형성 영역(21)의 경계 부분(동 도면에서 A)을 노출시키도록 형성되면, 소자 분리 절연막(13)이 에칭되어, 텅스텐 배선(11a)으로부터 에칭된 부분을 통해 반도체 기판(1)을 향하여 전류가 누설되게 된다.
따라서, 이러한 경계 부분을 노출시키지 않도록 개구부(12b)를 형성하기 위해서는, 개구부(12b)가 형성되는 영역이, 평면적으로 하나의 게이트 전극(5)과만 중첩되도록 레지스트 패턴(16)(도 10 참조)을 형성할 필요가 있다.
이 때, 하나의 게이트 전극(5)이 연장되는 방향과 대략 직교하는 방향에 대한 레지스트 패턴(16)의 정합 마진으로서는, 도 19에 도시한 바와 같이, 하나의 게이트 전극(5)의 게이트 폭 W 외에 측벽 질화막(8)의 막 두께 SW만큼의 마진이 있다.
이에 의해, 정합 마진으로서는 비교적 여유가 있어, 개구부(12b)가 소자 분리 절연막(13)과 소자 형성 영역(21)의 경계 부분을 노출시키도록 형성되는 것이 억제된다. 그 결과, 텅스텐 배선(11a)으로부터 반도체 기판(1)으로의 전류 누설을 저지할 수 있다.
또한, 개구부(12a)는 소위 자기 정합적으로 형성됨으로써, 레지스트 패턴(14)(도 6 참조)의 정합 어긋남에 대한 마진이 높다.
또한, 도 20에 도시한 바와 같이, 그 개구부(12a)를 형성할 때에 반도체 기판(1)의 표면에 형성된 트랜지스터의 소스·드레인 영역으로 되는 소정 도전형의 불순물 영역(22)에 과도한 에칭이 실시되어, 오목부(1a)가 형성되는 경우가 있다.
그와 같은 경우에는, 오목부(1a)의 바닥 부분의 바로 아래에 위치하는 불순물 영역의 부분의 세로 방향의 길이가 짧아져, 개구부(12a)에 형성되는 텅스텐 배선과 반도체 기판(1)(불순물 영역과는 반대의 도전형 영역) 사이에서의 내압이 저하되게 된다.
따라서, 도 21에 도시한 바와 같이, 개구부(12a)를 통해 불순물 영역(22)과 동일한 도전형의 불순물 이온(23)을 주입(컨택트 주입)함으로써, 불순물 영역(22)은 보다 깊은 영역에까지 연장되는 불순물 영역의 부분(22a)을 가져 내압을 확보할 수 있다.
또한, 이 때, 하나의 게이트 전극(5) 및 다른 게이트 전극(5)은 모두 노출되어 있지 않기 때문에, 각 게이트 전극(5)은 이온 주입에 의한 영향을 받지 않는다.
또한, 개구부(12b)를 형성할 때에, 개구부(12a)의 내부는 보호막으로서의 레지스트 패턴(16)과 비감광성 유기막(15)에 의해 피복되어 있다. 이에 의해, 개구부(12a)의 바닥에 위치하는 소자 형성 영역의 부분 등에 개구부(12b)를 형성할 때의 에칭의 영향이 미치는 것을 저지할 수 있어, 소자 형성 영역(21)과 하나의 게이트 전극(5)과의 전기적 접속의 신뢰성을 향상시킬 수 있다.
<실시예 2>
본 발명의 실시예 2에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 우선, 도 22 및 도 23에 도시하는 공정까지는 상술한 도 1∼도 4에 도시한 공정과 마찬가지이다.
다음으로, 실리콘 산화막(12) 상에 레지스트(도시 생략)가 도포된다. 그 레지스트에 대하여 소정의 마스크(레티클)에 의한 사진 제판 처리를 실시함으로써, 도 24 및 도 25에 도시한 바와 같이, 2개의 게이트 전극(5)에 의해 사이에 끼워진 영역에 위치하는 소자 형성 영역(21)의 표면을 노출시키는 개구부를 형성하기 위한 레지스트 패턴(14)이 형성된다.
그 레지스트 패턴(14)을 마스크로 하여, 실리콘 산화막(12)에 이방성 에칭을 실시함으로써 실리콘 질화막(9)이 노출된다. 노출된 실리콘 질화막(9)에 이방성 에칭을 실시함으로써, 반도체 기판(1)의 표면(소자 형성 영역의 표면)이 노출되는 개구부(12a)가 형성된다. 그 후, 도 26 및 도 27에 도시한 바와 같이, 레지스트 패턴(14)이 제거된다.
다음으로, 소정의 도포 장치에 의해 비감광성 유기 재료가 반도체 기판(1) 상에 도포되어, 도 28에 도시한 바와 같이, 비감광성 유기막(15)이 주로 개구부(12a) 내에 형성된다.
그 유기막(15) 상에 레지스트(도시 생략)가 도포된다. 그 레지스트에 대하여 소정 마스크(레티클)에 의한 사진 제판 처리를 실시함으로써, 도 29에 도시한 바와 같이, 게이트 전극(5)을 노출시키는 개구부를 형성하기 위한 레지스트 패턴(16)이 형성된다.
이 때, 도 30에 도시한 바와 같이, 레지스트 패턴(16)은, 개구부가 형성되는 영역이, 평면적(레이아웃 상)으로 개구부(12a)에 위치하는 소자 형성 영역(21)의 부분에 중첩되도록 형성된다.
다음으로, 도 31에 도시한 바와 같이, 레지스트 패턴(16)을 마스크로 하여 실리콘 산화막(12), 실리콘 질화막(9, 7) 및 TEOS막(6)에 대하여 각각 소정의 이방성 에칭을 실시함으로써, 게이트 전극(5)의 표면을 노출시키는 개구부(12b)가 형성된다.
그 후, 예를 들면 산소 플라즈마 처리를 실시함으로써, 도 32 및 도 33에 도시한 바와 같이, 레지스트 패턴(16)과 비감광성 유기막(15)이 제거된다.
다음으로, 상술한 도 15 내지 도 17에 도시한 공정과 마찬가지의 공정을 거쳐, 도 34 및 도 35에 도시한 바와 같이, 하나의 게이트 전극(5)과 다른 게이트 전극(5)에 의해 사이에 끼워진 영역에 위치하는 소자 형성 영역(반도체 기판(1))의 부분과, 하나의 게이트 전극(5)을 전기적으로 접속하는 텅스텐 배선(11a)이 형성된다.
상술한 반도체 장치의 제조 방법에 따르면, 상술한 바와 같이, 2장의 마스크(레티클)에 의해, 2개의 게이트 전극(5)에 의해 사이에 끼워진 소자 형성 영역(21)의 부분과 하나의 게이트 전극(5)을 전기적으로 접속하는 텅스텐 배선(11a)이 형성되게 된다.
이에 의해, 종래의 반도체 장치의 제조 방법과 비교하면, 본 반도체 장치의 제조 방법에서는 마스크의 매수를 1장 줄일 수 있어, 생산 비용의 삭감에 기여할 수 있다.
또한, 텅스텐 배선(11a)은 실리콘 산화막(12)에 형성된 개구부(12a, 12b) 내에 형성됨으로써, 종래의 반도체 장치와 같이 텅스텐 배선이 탈락되지 않게 되어 반도체 장치의 신뢰성이 향상된다.
또한, 개구부(12a)는 소위 자기 정합적으로 형성됨으로써, 레지스트 패턴(14)(도 25 참조)의 정합 어긋남에 대한 마진이 높다.
또한, 개구부(12b)를 형성할 때에, 개구부(12a)의 내부는 보호막으로서의 레지스트 패턴(16)과 비감광성 유기막(15)에 의해 피복되어 있다. 이에 의해, 개구부(12a)의 바닥에 위치하는 소자 형성 영역의 부분 등에 개구부(12b)를 형성할 때의 에칭의 영향이 미치는 것을 저지할 수 있어, 소자 형성 영역(21)과 하나의 게이트 전극(5)과의 전기적 접속의 신뢰성을 향상시킬 수 있다.
또한, 상술한 바와 같이, 개구부(12a)를 형성할 때에 소정의 도전형의 불순물 영역(22)에 오목부가 형성되는 경우에는, 개구부(12a)를 통해 소정의 불순물 이온을 주입함으로써, 소정의 내압을 확보할 수 있다.
또한, 불순물 이온의 주입 시에, 각 게이트 전극(5)이 이온 주입에 의한 영향을 받지 않는다.
<실시예 3>
본 발명의 실시예 3에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 우선, 도 36 및 도 37에 도시한 공정까지는, 상술한 도 1∼도 4에 도시한 공정과 마찬가지이다. 다음으로, 그 실리콘 산화막(12) 상에 레지스트(도시 생략)가 도포된다.
그 레지스트에 대하여 소정의 마스크(레티클)에 의한 사진 제판 처리를 실시함으로써, 도 38 및 도 39에 도시한 바와 같이, 2개의 게이트 전극(5)에 의해 사이에 끼워진 영역에 위치하는 소자 형성 영역(21)의 표면을 노출시키는 개구부를 형성하기 위한 레지스트 패턴(14)이 형성된다. 이 때, 레지스트 패턴(14)은, 개구부가 형성되는 영역의 일부가 평면적(레이아웃 상)으로 게이트 전극(5)의 일부에 중첩되도록 형성된다.
그 레지스트 패턴(14)을 마스크로 하여, 실리콘 산화막(12)에 이방성 에칭을 실시함으로써 실리콘 질화막(9)이 노출된다. 노출된 실리콘 질화막(9)에 이방성 에칭을 실시함으로써, 반도체 기판(1)의 표면(소자 형성 영역의 표면)이 노출되는 개구부(12a)가 형성된다. 그 후, 도 40 및 도 41에 도시한 바와 같이, 레지스트 패턴(14)이 제거된다.
다음으로, 소정의 도포 장치에 의해 비감광성 유기 재료가 반도체 기판(1) 상에 도포되어, 도 42에 도시한 바와 같이, 비감광성 유기막(15)이 주로 개구부(12a) 내에 형성된다.
그 유기막(15) 상에 레지스트(도시 생략)가 도포된다. 그 레지스트에 대하여 소정 마스크(레티클)에 의한 사진 제판 처리를 실시함으로써, 도 43에 도시한 바와 같이, 하나의 게이트 전극(5)을 노출시키는 개구부를 형성하기 위한 레지스트 패턴(16)이 형성된다.
이 때, 도 44에 도시한 바와 같이, 레지스트 패턴(16)은, 개구부가 형성되는 영역의 일부가 평면적(레이아웃 상)으로 소자 분리 절연막(13)의 부분에 중첩되도록 형성된다.
다음으로, 도 45에 도시한 바와 같이, 레지스트 패턴(16)을 마스크로 하여 실리콘 산화막(12), 실리콘 질화막(9, 7) 및 TEOS막(6)에 대하여 각각 소정의 이방성 에칭을 실시함으로써, 하나의 게이트 전극(5)의 표면과 소자 분리 절연막(13)의 표면을 노출시키는 개구부(12b)가 형성된다.
그 후, 예를 들면 산소 플라즈마 처리를 실시함으로써, 도 46 및 도 47에 도시한 바와 같이, 레지스트 패턴(16)과 비감광성 유기막(15)이 제거된다.
다음으로, 상술한 도 15 내지 도 17에 도시한 공정과 마찬가지의 공정을 거쳐, 도 48 및 도 49에 도시한 바와 같이, 하나의 게이트 전극(5)과 다른 게이트 전극(5)에 의해 사이에 끼워진 영역에 위치하는 소자 형성 영역(반도체 기판(1))의 부분과, 하나의 게이트 전극(5)을 전기적으로 접속하는 텅스텐 배선(11a)이 형성된다.
상술한 반도체 장치의 제조 방법에 따르면, 실시예 1에서 설명한 효과에 추가하여 또한 다음과 같은 효과가 얻어진다.
레지스트 패턴(16)을 형성할 때에, 하나의 게이트 전극(5)이 연장되는 방향과 대략 직교하는 방향에 대한 레지스트 패턴(16)의 정합 마진으로서는, 도 50 및 도 51에 도시한 바와 같이, 하나의 게이트 전극(5)의 게이트 폭 W와 측벽 질화막(8)의 막 두께 SW만큼에 추가하여 소자 분리 절연막(13)의 영역 부분의 마진이 있다.
이에 의해, 정합 마진으로서는 실시예 1에서의 경우보다 여유가 생겨, 개구부(12b)가 소자 분리 절연막(13)과 소자 형성 영역(21)의 경계 부분을 노출시키도록 형성되는 것이 억제된다. 그 결과, 텅스텐 배선(11a)으로부터 반도체 기판(1)으로의 전류 누설을 보다 확실하게 저지할 수 있다.
또한, 개구부(12b)를 형성할 때에 하나의 게이트 전극(5)의 상면 부분 외에 측면 부분도 노출된다. 이에 의해, 텅스텐 배선(11a)은, 하나의 게이트 전극(5)과는 하나의 게이트 전극(5)의 상면 부분과 측면 부분에서 접속되게 되며, 그 결과, 텅스텐 배선(11a)과 하나의 게이트 전극(5)과의 접촉 저항을 저감할 수 있다.
금회 개시된 실시예는 모든 점에서 예시이며, 제한적인 것이 아니다라고 생각되어야 한다. 본 발명은 상기한 설명이 아니라 특허 청구 범위에 의해 정의되며, 특허 청구 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도되어야 한다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 2개의 전극부에 의해 사이에 끼워진 반도체 기판의 영역 부분과 하나의 전극부를 전기적으로 접속하는 구조를 형성하기 위해, 종래 3장의 마스크가 필요하였던 것에 대하여, 제1 개구부를 형성하기 위한 마스크와 제2 개구부를 형성하기 위한 마스크의 2장의 마스크에 의해 형성할 수 있어, 마스크의 매수를 감소시킬 수 있어 생산 비용의 삭감을 도모할 수 있다. 또한, 제1 개구부 및 제2 개구부에 매립되도록 도전층이 형성됨으로써, 도전층의 탈락도 없어진다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일 공정을 도시하는 평면도.
도 2는 동 실시예에서, 도 1에 도시한 단면선 Ⅱ-Ⅱ에서의 단면도.
도 3은 동 실시예에서, 도 1에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 4는 동 실시예에서, 도 3에 도시한 단면선 Ⅳ-Ⅳ에서의 단면도.
도 5는 동 실시예에서, 도 3에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 6은 동 실시예에서, 도 5에 도시한 단면선 Ⅵ-Ⅵ에서의 단면도.
도 7은 동 실시예에서, 도 5에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 8은 동 실시예에서, 도 7에 도시한 단면선 Ⅷ-Ⅷ에서의 단면도.
도 9는 동 실시예에서, 도 8에 도시한 공정 후에 행해지는 공정을 도시하는 단면도.
도 10은 동 실시예에서, 도 9에 도시한 공정 후에 행해지는 공정을 도시하는 단면도.
도 11은 동 실시예에서, 도 10에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 12는 동 실시예에서, 도 11에 도시한 단면선 XII-XII에서의 단면도.
도 13은 동 실시예에서, 도 11에 도시한 공정 후에 행해지는 공정을 도시하는 단면도.
도 14는 동 실시예에서, 도 13에 도시한 단면선 XIV-XIV에서의 단면도.
도 15는 동 실시예에서, 도 13에 도시한 공정 후에 행해지는 공정을 도시하는 단면도.
도 16은 동 실시예에서, 도 15에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 17은 동 실시예에서, 도 16에 도시한 단면선 XVII-XVII에서의 단면도.
도 18은 동 실시예에서, 개구부를 형성할 때의 정합 마진을 설명하기 위한 제1 평면도.
도 19는 동 실시예에서, 개구부를 형성할 때의 정합 마진을 설명하기 위한 제2 평면도.
도 20은 동 실시예에서, 컨택트 주입을 설명하기 위한 제1 단면도.
도 21은 동 실시예에서, 컨택트 주입을 설명하기 위한 제2 단면도.
도 22는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법의 일 공정을 도시하는 평면도.
도 23은 동 실시예에서, 도 22에 도시한 단면선 XXIII-XXIII에서의 단면도.
도 24는 동 실시예에서, 도 22에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 25는 동 실시예에서, 도 24에 도시한 단면선 XXV-XXV에서의 단면도.
도 26은 동 실시예에서, 도 24에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 27은 동 실시예에서, 도 26에 도시한 단면선 XXVII-XXVII에서의 단면도.
도 28은 동 실시예에서, 도 27에 도시한 공정 후에 행해지는 공정을 도시하는 단면도.
도 29는 동 실시예에서, 도 28에 도시한 공정 후에 행해지는 공정을 도시하는 단면도.
도 30은 동 실시예에서, 도 29에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 31은 동 실시예에서, 도 30에 도시한 단면선 XXXI-XXXI에서의 단면도.
도 32는 동 실시예에서, 도 30에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 33은 동 실시예에서, 도 32에 도시한 단면선 XXXIII-XXXIII에서의 단면도.
도 34는 동 실시예에서, 도 32에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 35는 동 실시예에서, 도 34에 도시한 단면선 XXXV-XXXV에서의 단면도.
도 36은 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법의 일 공정을 도시하는 평면도.
도 37은 동 실시예에서, 도 36에 도시한 단면선 XXXVII-XXXVII에서의 단면도.
도 38은 동 실시예에서, 도 36에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 39는 동 실시예에서, 도 38에 도시한 단면선 XXXIX-XXXIX에서의 단면도.
도 40은 동 실시예에서, 도 38에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 41은 동 실시예에서, 도 40에 도시한 단면선 XLI-XLI에서의 단면도.
도 42는 동 실시예에서, 도 41에 도시한 공정 후에 행해지는 공정을 도시하는 단면도.
도 43은 동 실시예에서, 도 42에 도시한 공정 후에 행해지는 공정을 도시하는 단면도.
도 44는 동 실시예에서, 도 43에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 45는 동 실시예에서, 도 44에 도시한 단면선 XLV-XLV에서의 단면도.
도 46은 동 실시예에서, 도 44에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 47은 동 실시예에서, 도 46에 도시한 단면선 XLVII-XLVII에서의 단면도.
도 48은 동 실시예에서, 도 46에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 49는 동 실시예에서, 도 48에 도시한 단면선 XLIX-XLIX에서의 단면도.
도 50은 동 실시예에서, 개구부를 형성할 때의 정합 마진을 설명하기 위한 제1 평면도.
도 51은 동 실시예에서, 개구부를 형성할 때의 정합 마진을 설명하기 위한 제2 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 게이트 절연막
3 : 폴리실리콘막
4 : 텅스텐 실리사이드막
5 : 게이트 전극
6 : TEOS막
7, 9 : 실리콘 질화막
8 : 측벽 질화막
10 : 배리어 메탈
11 : 텅스텐막
11a : 텅스텐 배선
12 : 실리콘 산화막
12a, 12b : 개구부
13 : 소자 분리 절연막
14, 16 : 레지스트 패턴
15 : 유기막
21 : 소자 형성 영역
22 : 불순물 영역
22a : 불순물 영역의 부분
23 : 불순물 이온

Claims (3)

  1. 반도체 기판의 주 표면 상에, 서로 간격을 사이에 두고 각각 제1 절연막에 의해 피복된 하나의 전극부 및 다른 전극부를 형성하는 공정과,
    상기 하나의 전극부 및 상기 다른 전극부를 피복하도록, 상기 반도체 기판 상에 상기 제1 절연막과는 에칭 특성이 다른 제2 절연막을 형성하는 공정과,
    상기 제2 절연막에, 상기 하나의 전극부와 상기 다른 전극부에 의해 사이에 끼워진 상기 반도체 기판 영역의 부분을 노출시키는 제1 개구부를 자기 정합적으로 형성하는 공정과,
    상기 제2 절연막 및 상기 제1 절연막에, 상기 하나의 전극부의 표면을 노출시키는 제2 개구부를 형성하는 공정과,
    상기 제1 개구부 내 및 상기 제2 개구부 내에 도전층을 형성하는 공정
    을 포함하며,
    상기 제1 개구부가 형성되는 제1 형성 영역과 상기 제2 개구부가 형성되는 제2 형성 영역은 평면적으로 서로 중첩되는 부분을 갖도록 배치되어, 상기 제1 개구부와 상기 제2 개구부가 연통(連通)하도록 형성되는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 개구부를 형성한 후 상기 제2 개구부를 형성하기 전에, 상기 제1 개구부 내를 상기 제2 절연막과는 에칭 특성이 다른 소정의 보호막에 의해 피복하는 공정을 포함하며,
    상기 제2 개구부를 형성한 후 상기 도전층을 형성하기 전에, 상기 보호막을 제거하는 공정을 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 개구부를 형성한 후 상기 보호막을 형성하기 전에, 노출된 상기 소자 형성 영역의 부분에 소정 도전형의 불순물을 도입하는 공정을 포함하는 반도체 장치의 제조 방법.
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