JP2022544868A - 自己整合相互接続を備えたマイクロ電子デバイスの形成方法および関連デバイスならびにシステム - Google Patents

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Abstract

マイクロ電子デバイス構造体を形成する方法が、下部導電性構造体と上部導電性構造体の両方と自己整合する相互接続を形成することを含む。下部導電性構造体を第１の犠牲材料とともに除去的にパターン形成すると、相互接続の少なくとも１つの横方向寸法が画定される。第２の犠牲材料をパターン形成することによって、または、相互接続が通って延びることになる誘電材料内に形成された開口によって、相互接続の少なくとも１つの他の横方向寸法が画定される。相互接続と上部導電性構造体とを一体に形成するために、誘電材料を貫通する開口内に露出した第１の犠牲材料の一部が、第２の犠牲材料とともに除去され、導電材料に置き換えられる。相互接続は、下部導電性構造体と上部導電性構造体との垂直方向に重なり合う領域間の、それら重なり合う領域が誘電材料を貫通する開口と同位置にある容積を占める。

Description

優先権主張
本出願は、２０１９年１０月１５日に出願された米国特許出願第１６／６５３，４４２号の出願日の優先権を主張する。
本開示の実施形態は、マイクロ電子デバイス設計および製作の分野に関する。より具体的には、本開示は、下部導電性構造体と上部導電性構造体との間で自己整合相互接続を備えたマイクロ電子デバイス（例えばメモリデバイス）の形成方法に関する。本開示は、そのような自己整合相互接続を組み込んだデバイスおよびシステムにも関する。
何千もの電子システムにおける重要コンポーネントである集積回路（ＩＣ）は、一般に、共通の基礎または基板上に作り込まれた電気コンポーネント（例えば半導体デバイス）からなる相互接続された回路網を含む。半導体デバイスは、キャパシタ、抵抗器、トランジスタ、ダイオード、またはその他のデバイスを含む場合があり、デバイスは１つの基板によって支持された様々な階層に配置される場合がある。相互接続構造体（本明細書では単に「相互接続」と呼ぶ）は、異なる階層の半導体デバイスを電気的に接続する一手段である。相互接続は、一般に、電気連通されている半導体デバイスまたは半導体デバイスの他の部分の間に形成された導電材料の領域を含む。相互接続は、電気的に接続されたデバイスまたは領域間に電流を供給するためのコンジットを提供する。相互接続の具体的な種類には、ビア、プラグ、充填トレンチ、ローカル相互接続および埋め込み接点がある。
相互接続による十分な電気接続は、一般に、相互接続と、相互接続がその間に電気連通をもたらす構造体または領域との間の十分な物理的接触に依存する。ＩＣの下部階層と上部階層との間に相互接続を形成する際に、十分な物理的接触を保証することは困難な場合がある。多階層構造体の製作は、一般に、各階層の材料を最下部から最上部まで連続して形成する場合に最も単純である。したがって、第１の導電性構造体が下部階層に形成され、相互接続が第１の導電性構造体上の第１の導電性構造体に接触する中間階層に形成され、次に、第２の導電性構造体が相互接続上の相互接続に接触する上部階層に形成される場合がある。しかし、このような製作方法は、相互接続が第１の導電性構造体と第２の導電性構造体と実際に物理的に接触するように保証するのに困難を生じることがある。
相互接続製作の課題は、相互接続の導電材料自体によっても影響されてきた。結局、相互接続は、電気的に相互接続される下部および上部導電性構造体との十分な物理的接触を有する必要があるだけでなく、相互接続の材料が、低電気抵抗などの十分な性能特性を満たす必要もあることが多い。かつては、アルミニウム（Ａｌ）が従来のプロセスにより製作される相互接続の好まれる導電材料であった。すなわち、アルミニウムは一般に、材料の層を目的の相互接続構造体にパターン形成することができる製作プロセスに向いていた。しかし、ＩＣの寸法がますます微小化するにつれて、銅（Ｃｕ）の電気抵抗がより低いことにより、相互接続には銅がアルミニウム（Ａｌ）よりも一般的な選択肢となった。しかし、銅（Ｃｕ）は一般にパターン形成が難しく、したがってＡｌから相互接続を製作するために使用されるのと同じ、形成後エッチングする方法は、Ｃｕからの相互接続の製作には一般に役立たなかった。相互接続の導電材料を、基本的に「モールド」内、例えば第１の導電性構造体上に形成された別の材料によって画定された凹空間内に堆積させることによって、第１の導電性構造体上に相互接続の導電材料（例えばＣｕ）を形成し得るいわゆる「ダマシン」プロセスが開発された。したがって、上記別の材料は、第１の導電性構造体を含む下部階層上に形成され、次に、凹空間を画定するように除去エッチングによって上記別の材料がパターン形成されてから、凹空間内に導電材料が形成されることになる。その後、相互接続上に第２の導電性構造体を含む上部階層が形成されることになる。
下部導電性構造体と上部導電性構造体との十分な物理的接触を有する相互接続の形成の信頼性を向上させたエッチング困難材料（例えばＣｕ）からの相互接続の形成のために、「二重ダマシン」製作プロセスが開発された。二重ダマシンプロセスにより、相互接続が電気連通させる第２の導電性構造体の導電材料の形成（例えば堆積）とともに、相互接続の導電材料が形成される（例えば堆積される）。すなわち、第１の導電性構造体を含む下部階層の上に別の材料の二重層が形成され、相互接続と第２の導電性構造体の両方のための構造体を画定する二重層凹空間を画定するように、１つまたは複数の段階で他の材料の二重層がエッチングされ、次に、相互接続と第２の導電性構造体の両方のために二重層凹空間に導電材料が充填される。このような二重ダマシン製作により、第２の導電性構造体と相互接続とが「自己整合」され、例えば２つの構造体の間の確実な物理的接触を有して形成される。しかし、二重ダマシン製作プロセスは一般に、相互接続と第１の導電性構造体との間の十分な整合（例えば物理的および電気的接触）を保証しない。したがって、相互接続と関連下部および上部導電性構造体との間の信頼性のある物理接触を有する相互接続の作成は困難なままである。
マイクロ電子デバイスを形成する方法が開示される。この方法は、第１の導電性構造体を含む少なくとも１つの第１のフィーチャを形成するために第１の導電材料と第１の犠牲材料とをパターン形成することを含む。上記少なくとも１つの第１のフィーチャに隣接して誘電材料が形成される。第１の犠牲材料と誘電材料との上に別の誘電材料が形成される。第１の犠牲材料の少なくとも一部を露出させるために、上記別の誘電材料を貫通して少なくとも１つの開口が形成される。上記別の誘電材料の上と、上記少なくとも１つの開口によって露出させた第１の犠牲材料の上記少なくとも一部の上とに、第２の犠牲材料が形成される。少なくとも１つの第２のフィーチャを形成するために第２の犠牲材料がパターン形成される。上記少なくとも１つの第２のフィーチャに隣接して追加の誘電材料が形成される。第１の導電材料の少なくとも一部を中で露出させる拡張開口を形成するために、第２の犠牲材料と、第１の犠牲材料の上記少なくとも一部とが除去される。拡張開口のそれぞれの中に少なくとも１つの相互接続を形成するために、拡張開口に第２の導電材料が充填される。
マイクロ電子デバイスも開示される。マイクロ電子デバイスは、下部導電性構造体と上部導電性構造体との間の相互接続を含む。相互接続は、下部導電性構造体と上部導電性構造体とが垂直方向に互いに重なり合う場所のみの下部導電性構造体と上部導電性構造体との間の容積を占める。マイクロ電子デバイスは、相互接続が貫通して延びる誘電材料も含む。
また、マイクロ電子デバイスを形成する方法が開示される。この方法は、第１の導電性構造体上に第１の犠牲材料を含む細長いフィーチャを除去的に形成することを含む。第１の犠牲材料上に誘電材料が形成される。第１の犠牲材料の一部を露出させるために、誘電材料を貫通して第１の開口が形成される。第１の開口内の第１の犠牲材料の上記一部の上に第２の犠牲材料が形成される。別の細長いフィーチャを形成するために第２の犠牲材料がパターン形成される。上記別の細長いフィーチャに隣接して別の誘電材料が形成される。第１の導電性構造体の一部を露出させる第２の開口を形成するために、第２の犠牲材料と第１の犠牲材料の上記一部とが除去される。第１の導電性構造体と物理的に接触する相互接続と一体に形成された第２の導電性構造体を形成するために、第２の開口内の第１の導電性構造体の上記一部の上に、少なくとも１つの第２の導電材料が付加的に形成される。
マイクロ電子デバイスも開示される。マイクロ電子デバイスは、第２の導電性構造体と垂直方向に重なる第１の導電性構造体を含む。相互接続が第２の導電性構造体と一体となっており、第１の導電性構造体と第２の導電性構造体との間に直接配置されている。相互接続は、第１の導電性構造体の少なくとも１つの垂直側壁と同一平面にある少なくとも１つの垂直側壁を含む。相互接続は、第２の導電性構造体の少なくとも１つの垂直側壁と同一平面にある少なくとも１つの他の垂直側壁も含む。第１の導電性構造体と第２の導電性構造体との間に誘電材料がある。誘電材料は、相互接続が通って延びる少なくとも１つの開口を画定する。
さらに、少なくとも１つのマイクロ電子デバイスと、少なくとも１つのプロセッサと、少なくとも１つの周辺デバイスとを含むシステムが開示される。少なくとも１つのマイクロ電子デバイスは、下部導電性構造体と上部導電性構造体との間に少なくとも１つの相互接続を含む。少なくとも１つの相互接続は、誘電材料内の個別開口を通って延びる。相互接続の水平断面は、上部導電性構造体が下部導電性構造体に垂直方向に重なる領域である。上記少なくとも１つのプロセッサは、上記少なくとも１つのマイクロ電子デバイスと動作可能に連通する。上記少なくとも１つの周辺デバイスは、上記少なくとも１つのプロセッサと動作可能に連通する。
交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す断面等角概略図であり、交差方向に向けられた導電性構造体間に自己整合した相互接続を含むマイクロ電子デバイス構造体を示す断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合する複数階層の相互接続を含むマイクロ電子デバイス構造体を製作するための、図１から図１４に示す段階に関連し、それらの段階に続く処理の様々な段階を示す断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合する複数階層の相互接続を含むマイクロ電子デバイス構造体を製作するための、図１から図１４に示す段階に関連し、それらの段階に続く処理の様々な段階を示す断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合する複数階層の相互接続を含むマイクロ電子デバイス構造体を製作するための、図１から図１４に示す段階に関連し、それらの段階に続く処理の様々な段階を示す断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合する複数階層の相互接続を含むマイクロ電子デバイス構造体を製作するための、図１から図１４に示す段階に関連し、それらの段階に続く処理の様々な段階を示す断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合する複数階層の相互接続を含むマイクロ電子デバイス構造体を製作するための、図１から図１４に示す段階に関連し、それらの段階に続く処理の様々な段階を示す断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合する複数階層の相互接続を含むマイクロ電子デバイス構造体を製作するための、図１から図１４に示す段階に関連し、それらの段階に続く処理の様々な段階を示す断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合する複数階層の相互接続を含むマイクロ電子デバイス構造体を製作するための、図１から図１４に示す段階に関連し、それらの段階に続く処理の様々な段階を示す断面等角概略図であり、交差方向に向けられた導電性構造体と自己整合した複数階層の相互接続を含むマイクロ電子デバイス構造体を示す断面等角概略図である。 共線方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 共線方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 共線方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 共線方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図であり、共線方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を示す断面等角概略図である。 本開示の実施形態によるマイクロ電子デバイスを含む電子システムを示すブロック図である。
本開示の実施形態による、相互接続を有する構造体（例えばマイクロ電子デバイス構造体）を形成する方法は、相互接続が下部導電性構造体と上部導電性構造体の両方と確実に自己整合するようにする。第１の犠牲材料とともに下部導電性構造体をパターン形成する間に、相互接続の第１の横方向寸法（例えば幅）とその高さの少なくとも一部とが画定される。第１の犠牲材料上に遮断材料が形成され、遮断材料に開口が形成され、それによって相互接続が形成される場所に第１の犠牲材料を露出させる。遮断材料上と開口内とに第２の犠牲材料が形成される。上部導電性構造体を画定するために第２の犠牲材料がパターン形成される。相互接続と上部導電性構造体とを形成するために、第２の犠牲材料と、開口内に露出した第１の犠牲材料の一部とが除去され、導電材料と置き換えられる。したがって、相互接続の第２の横方向寸法（例えば長さ）が、（例えば下部導電性構造体と上部導電性構造体とが交差方向に形成される実施形態において）上部導電性構造体の幅によって、または（例えば下部導電性構造体と上部導電性構造体とが共線方向に形成される実施形態において）遮断材料内の開口部の長さによって画定される。遮断材料は、相互接続の高さの残りの部分も画定することができる。その結果の相互接続は、上部導電性構造体と下部導電性構造体の両方と自己整合され、それによって相互接続による信頼性のある物理接触と電気接続とを可能にする。
本明細書で使用される「交差方向」という用語は、構造体の方向について言う場合、そのような方向が同一平面において描かれた場合に構造体の少なくとも一方が構造体のうちの少なくとも別の一方の方向と交差する（例えば完全に平行ではない）ように、一方向に沿った長さ（例えば最長水平寸法）をそれぞれの構造体が画定することを意味し、含む。例えば、「交差方向」は、構造体がデバイス構造体内の異なる階層にあってもよいが、少なくとも１つの構造体がｘ軸に沿う方向に向けられ、少なくとも１つの他方の構造体がｙ軸に沿う方向に向けられた状態の垂直方向を含むが、これには限定されない。
本明細書で使用される「共線方向」という用語は、構造体の方向について言う場合、そのような方向が同一平面内で描かれた場合に構造体のそれぞれの方向が完全に重なり合うように（例えば互いから逸れず、互いに交差せず、互いに完全に平行ではないように）、一方向に沿った長さ（例えば最長水平寸法）をそれぞれの構造体が画定することを意味し、含む。例えば、「共線方向」は、ｘ軸に沿った向きのデバイス構造体の１つの階層における１つの構造体と、やはりｘ軸に沿う方向のデバイス構造体の少なくとも１つの他の階層における少なくとも１つの他の構造体とを含むが、これには限定されない。
本明細書で使用される「開口」という用語は、少なくとも１つの構造体もしくは少なくとも１つの材料を貫通して延び、その少なくとも１つの構造体もしくは少なくとも１つの材料内に間隙を残す容積、または、構造体間もしくは材料間に延び、その構造体間または材料間に間隙を残す容積を意味する。別に記載がない限り、「開口」には必ずしも材料が存在しないとは限らない。すなわち、「開口」は必ずしも空き空間ではない。構造体または材料の中または間に形成された「開口」は、その中または間に開口が形成されている構造体または材料とは異なる構造体または材料を含んでもよい。さらに、開口内に「露出する」構造体または材料は、必ずしも大気または非固体環境と接触していない。開口内に「露出する」構造体または材料は、開口内に配置された他の構造体または材料と隣接または接触していてもよい。
本明細書で使用される「犠牲材料」という用語は、製作プロセス中に形成および／または採用されるが製作プロセスの完了の前に全部または一部が後で除去される材料を意味し、含む。「部分犠牲」材料とは、製作プロセスの完了の前にその犠牲材料から１つまたは複数の部分のみが除去される犠牲材料を意味し、含む。「完全犠牲」材料とは、製作プロセスの完了の前に実質的に完全に除去される犠牲材料を意味し、含む。
本明細書で使用される「基板」という用語は、マイクロ電子デバイス内のコンポーネントなどのコンポーネントがその上に形成される基材またはその他の構造物を意味し、含む。基板は、半導体基板、支持構造体上のベース半導体材料、金属電極、またはその上に形成された１つまたは複数の材料、構造体もしくは領域を有する半導体基板であってもよい。基板は、半導体材料を含む従来のシリコン基板またはその他のバルク基板であってもよい。本明細書で使用される「バルク基板」という用語は、シリコンウエハだけでなく、シリコン・オン・サファイア（「ＳＯＳ」）基板もしくはシリコン・オン・ガラス（「ＳＯＧ」）基板などのシリコン・オン・インシュレータ（「ＳＯＩ」）基板、ベース半導体基礎上のシリコンのエピタキシャル層、または、シリコンゲルマニウム（Ｓｉ１－ｘＧｅｘ、ｘは例えば０．２と０．８の間のモル分率）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）もしくはリン化インジウム（ＩｎＰ）などのその他の半導体またはオプトエレクトロニクス材料なども意味し、含む。また、以下の説明で「基板」と言う場合、ベース半導体構造体または基礎において、材料、構造体または接合部を形成するために前段のプロセス段階が使用されている場合がある。
本明細書で使用される「水平」または「横方向」という用語は、言及されている材料または構造体がその上に位置する基板の主表面に平行な方向を意味し、含む。それぞれの材料または構造体の幅および長さは、水平面における寸法と定義され得る。
本明細書で使用される「垂直」または「長手方向」という用語は、言及されている材料または構造体がその上に位置する基板の主表面に対して垂直な方向を意味し、含む。それぞれの材料または構造体の高さは、垂直平面における寸法と定義され得る。
本明細書で使用される「厚さ」、「薄さ」または「高さ」という用語は、その厚さ、薄さまたは高さについて述べている材料または構造体とは異なる組成であるかまたはその他の点で区別可能な、直接隣接する材料または構造体の最も近い表面に対して垂直な直線方向の寸法を意味し、含む。
本明細書で使用される「間」という用語は、１つの材料、構造体または部分構造体の、少なくとも２つの他の材料、構造体または部分構造体に対する相対的配置を記述するために使用される空間的に相対的な用語である。「間」という用語は、他の材料、構造体、または部分構造体に直接隣接する１つの材料、構造体、または部分構造体の配置と、他の材料、構造体または部分構造体に間接的に隣接する１つの材料、構造体または部分構造体の配置の両方を包含し得る。
本明細書で使用される「近接」という用語は、別の材料、構造体または部分構造体に近い１つの材料、構造体または部分構造体の配置を記述するために使用される空間的に相対的な用語である。「近接」という用語は、間接的に隣接する、直接隣接する、および内部にある配置を含む。
本明細書で使用される「隣接」という用語は、材料または構造体について言う場合、特定されている組成または特性の、隣の最も近接する材料または構造体を意味し、指している。特定されている組成または特性以外の組成または特性の材料または構造体が、１つの材料または構造体と、特定されている組成または特性の「隣接」材料または構造体との間に配置されていてもよい。例えば、材料Ｙの構造体に「隣接」材料Ｘ構造体は、例えば複数の材料Ｘ構造体のうちの、材料Ｙのその特定の構造体の隣の最も近接する最初の材料Ｘ構造体である。「隣接」材料または構造体は、特定されている組成または特性の構造体または材料に直接近接していても間接的に近接していてもよい。
本明細書で使用される「約」および「ほぼ」という用語は、いずれかが特定のパラメータの数値に関連して使用されている場合、その数値と、その数値からの、その特定のパラメータについて当業者が受容可能な公差内であると理解するであろう程度の差異とを含む。例えば、数値に関連する「約」または「ほぼ」は、その数値の９５．０パーセントから１０５．０パーセントまでの範囲内、その数値の９７．５パーセントから１０２．５パーセントまでの範囲内、その数値の９９．０パーセントから１０１．０パーセントまでの範囲内、その数値の９９．５パーセントから１００．５パーセントまでの範囲内、またはその数値の９９．９パーセントから１００．１パーセントまでの範囲など、その数値の９０．０パーセントから１１０．０パーセントまでの範囲内の追加の数値を含み得る。
本明細書で使用される「実質的に」という用語は、パラメータ、特性または状態について言う場合、当業者が、与えられた値が受容可能な製造公差内などの受容可能な程度に満たされると理解するであろう程度に、その与えられた値と等しいかまたはその与えられた値からの差異の程度内であることを意味し、含む。一例として、実質的に満たされる特定のパラメータ、特性または状態に応じて、そのパラメータ、特性または状態は、値が少なくとも９０．０％満たされているか、少なくとも９５．０％満たされているか、少なくとも９９．０％満たされているか、またはさらに、少なくとも９９．９％満たされている場合に、「実質的に」その与えられた値であり得る。
本明細書で使用される、ある要素が別の要素の「上に」または「上方に」あると言う場合、その要素が他方の要素の直接上に、または隣接して（例えば横方向に隣接して、垂直方向に隣接して）いるか、または下にあるか、または直接接触していることを意味し、含む。これは、他の要素が間に存在した状態で、他方の要素の間接的に上に、または隣接して（例えば横方向に隣接、垂直方向に隣接）、または下に、または近くにあることも含む。それに対して、ある要素が別の要素の「直接上に」ある、または「直接隣接して」いると言う場合、介在要素は存在しない。
本明細書で使用されている、「下方」、「下部」、「最下部」、「上方」、「上部」、「最上部」などのその他の空間的に相対的な用語は、図面に示されている１つの要素またはフィーチャの、別の要素またはフィーチャに対する関係を説明しやすくするために使用されている場合がある。別に明記されていない限り、これらの空間的に相対的な用語は、図面に図示されている向きに加えて材料の異なる向きも包含することが意図されている。例えば、材料が図中で反転された場合、他の要素またはフィーチャの「下方」または「下」または「最下部」にあると記載されている要素は、他の要素またはフィーチャの「上方」または「上」にある向きとなる。したがって、「下方」という用語は、その用語が使用されている文脈に応じて上方と下方の両方の向きを包含する場合があり、これは当業者には明らかであろう。材料は他の向きに向けられる（９０度回転、反転など）場合があり、本明細書で使用されている空間的に相対的な記述語はそれに応じて解釈される。
本明細書で使用されている「階層」および「高さ位置」という用語は、基準材料または構造体がその上に位置する基板の主表面を基準点として使用して、図に示されているような１つの要素またはフィーチャの別の要素またはフィーチャに対する関係を説明するために使用される、空間的に相対的な用語である。本明細書で使用されている「階層」および「高さ位置」は、それぞれ、主表面に平行な水平面によって画定される。「より低い階層」および「より低い高さ位置」は、基板の主表面により近く、一方、「より高い階層」および「より高い高さ位置」は、主表面からより遠い。別に明記されていない限り、これらの空間的に相対的な用語は、図に図示されているような向きに加えて、材料の異なる向きも包含することが意図されている。例えば、図中の材料は、反転、回転などさせられてもよく、その場合、基準とされている主平面も同様にそれぞれ向きが変えられることになるため、空間的に相対的な「高さ位置」の記述語は変わらないままである。
本明細書で使用されている「含んでいる（ｃｏｍｐｒｉｓｅｓ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含んでいる（ｉｎｃｌｕｄｅｓ）」および／または「含む（ｉｎｃｌｕｄｉｎｇ）」という用語は、記載されているフィーチャ、構造体、段階、動作、要素、材料、コンポーネントおよび／またはグループの存在を指定するが、１つまたは複数の他のフィーチャ、構造体、段階、動作、要素、材料、コンポーネントおよび／またはグループの存在も追加も排除しない。
本明細書で使用されている「および／または」という用語は、関連付けられた列挙されている項目のうちの１つまたは複数の項目のあらゆる組合せを含む。
本明細書で使用されている単数形の「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が別の解釈を明確に示していない限り、複数形も含むことが意図されている。
本明細書で使用されている「構成される」および「構成」という用語は、所定の方式での言及されている材料、構造体、アセンブリまたは装置の言及されている動作または特性を促進するような、言及されている材料、構造体、アセンブリ、または装置の大きさ、形状、材料組成、向きおよび配置を意味し、指している。
本明細書で示されている説明図は、いかなる特定の材料、構造体、部分構造体、領域、部分領域、デバイス、システムまたは製作段階の実景図も意図されておらず、本開示の実施形態を説明するために採用されている理想化された表現に過ぎない。
本明細書では実施形態について概略図である断面図を参照しながら説明する。したがって、例えば製造技術および／または公差の結果としての説明図の形状との相違が予期される。したがって、本明細書に記載の実施形態は、図示されているような特定の形状または構造に限定されるものと解釈されるべきではなく、例えば製造技術の結果としての形状の逸脱も含まれ得る。例えば、ボックス形状として図示または説明されている構造体は、起伏のある、および／または、非線形の特徴を有してもよい。また、図示されている鋭角は丸みがあってもよい。したがって、図に示されている材料、フィーチャおよび構造体は、本質的に概略的であり、それらの形状は、材料、フィーチャまたは構造体の正確な形状を示すことが意図されておらず、本願の特許請求の範囲を限定しない。
以下の説明では、本開示の装置（例えばデバイス、システム）および方法の実施形態の詳細な説明を示すために、材料の種類および処理条件などの特定の詳細を示す。しかし、当業者は、装置および方法の実施形態はこれらの特定の詳細を採用しなくても実施可能であることがわかるであろう。実際に、装置および方法の実施形態は、業界で採用されている従来の半導体製造技術とともに実施可能である。
本明細書に記載の製作プロセスは、装置（例えばデバイス、システム）またはその構造体を加工するための完全なプロセスフローを形成していない。プロセスフローの残りの部分は当業者に知られている。したがって、本明細書では、本装置（例えばデバイス、システム）および方法の実施形態を理解するために必要な方法および構造体のみについて説明する。
文脈が別の解釈を示さない限り、本明細書に記載の材料は、スピンコーティング、ブランケットコーティング、化学気相堆積（「ＣＶＤ」）、原子層堆積（「ＡＬＤ」）、プラズマＡＬＤ、物理気相堆積（「ＰＶＤ」）（例えばスパッタリング）、またはエピタキシャル成長を含むがこれらには限定されない、任意の適切な技術によって形成可能である。形成される特定の材料に応じて、材料を堆積または成長させる技術は当業者によって選択可能である。
文脈が別の解釈を示さない限り、本明細書に記載の材料の除去は、エッチング（例えばドライエッチング、ウェットエッチング、気相エッチング）、イオンミリング、研磨平坦化、化学機械研磨（「ＣＭＰ」）またはその他の知られている方法を含むがこれらには限定されない、任意の適切な技術によって行うことができる。
以下では、図面を参照するが、全体を通して同様の番号は同様の要素を指す。図面は必ずしも一律の縮尺で描かれていない。
図１から図１４に、交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を形成する方法の様々な段階を示す。第１の導電材料１０４と第１の犠牲材料１０６とハードマスク１０８とを順にその上に形成（例えば堆積）することができる基板１０２を有する材料の積層を形成することができる。
第１の導電材料１０４は、除去的にパターン形成可能な（例えば、材料の選択部分が除去される前に、最初はモノリシック構造体として形成される）導電材料とすることができる。第１の導電材料１０４は、タングステン（Ｗ）、アルミニウム（Ａｌ）、またはその他の除去的にパターン形成可能な導電材料を含むかまたはそのような導電材料からなってもよい。実施形態によっては、第１の導電材料１０４は銅（Ｃｕ）を含まなくてもよい。他の実施形態では、第１の導電材料１０４は銅を含むかまたは銅からなってもよい。
実施形態によっては、第１の犠牲材料１０６は、誘電材料（例えばシリコン酸化物、シリコン窒化物、シリコン酸窒化物、シリコン酸炭化物、シリコン炭化物、シリコン炭窒化物、シリコン酸炭窒化物）、他のシリコン材料（例えばポリシリコン（多結晶シリコン）、非晶質シリコン）、炭素、および／または金属窒化物のうちの１つまたは複数を含むか、またはこれらからなってもよい。第１の犠牲材料１０６は、部分犠牲材料であってもよい。
実施形態によっては、第１の犠牲材料１０６は、形成される相互接続の目的の高さにほぼ等しい厚さ（例えば高さ）に形成可能である。高さは、静電容量問題を回避するのに十分な空間が第１の導電性構造体と第２の導電性構造体との間にあるように十分に高い高さであるが相互接続の低電気抵抗を実現するのに十分に低い高さなど、設計寄生要件に応じて調整可能である。例えば、第１の犠牲材料１０６の高さは、約２５０オングストローム（約２５ｎｍ）から約１０００オングストローム（約１００ｎｍ）までの範囲とすることができるが、これより低いかまたは高い高さも企図される。
ハードマスク１０８は、誘電材料（例えばシリコン酸化物、シリコン窒化物、シリコン酸窒化物、シリコン酸炭化物、シリコン炭化物、シリコン炭窒化物、シリコン酸炭窒化物）、金属、金属酸化物（例えば酸化アルミニウム、酸化チタン）、金属窒化物、またはこれらの組合せを含むか、またはこれらからなってもよい。ハードマスク１０８は、第１の犠牲材料１０６とは異なる組成を有するように選択されてもよい。すなわち、第１の犠牲材料１０６とハードマスク１０８の組成は、第１の犠牲材料１０６を実質的に除去することなくハードマスク１０８を後で選択的に除去することができるように選択することができる。
図２を参照すると、次に、第１の導電材料１０４と、第１の犠牲材料１０６と、ハードマスク１０８とが除去的にパターン形成されてもよい。除去的パターン形成は、フォトリソグラフィパターン形成およびエッチング行為を含み得る、少なくとも１つの材料除去プロセスを採用可能である。そのような一部の実施形態では、除去的パターン形成は、ピッチマルチプリケーション（例えばシングルピッチマルチプリケーション、ダブルピッチマルチプリケーション、ダブル超ピッチマルチプリケーション）を実現する。他の実施形態では、材料はイオンミリングが可能である、または（例えば第１の導電材料１０４が銅（Ｃｕ）を含むか銅からなる場合）高温除去エッチングによってパターン形成可能である。
パターン形成は、それぞれが幅Ｗ１を画定可能な第１の導電性構造体２０４を含む、細長いフィーチャ２０２を形成することができる。細長いフィーチャ２０２のそれぞれの第１の犠牲材料１０６も幅Ｗ１を有する。
細長いフィーチャ２０２の数と相対的な配置と間隔は、設計上の必要に応じて調整可能である。実施形態によっては、細長いフィーチャの代わりに個別フィーチャが形成されてもよい。
次に、図２のパターン形成から形成された開口（例えばトレンチ）に、図３に示すように、電気的に絶縁性の充填材料３０２を充填することができる。充填材料３０２は、誘電材料（例えばシリコン酸化物、シリコン窒化物、シリコン酸窒化物、シリコン酸炭化物、シリコン炭化物、シリコン炭窒化物、シリコン酸炭窒化物）およびポリマー材料（例えば炭化水素ベースの材料、シリコン－炭素－酸素―水素含有材料、水素メチル材料、水素シルセスキオキサン、メチルシルセスキオキサン）から選択された材料を含むかそのような材料からなってもよい。充填材料３０２は、後で、充填材料３０２を実質的に除去せずに第１の犠牲材料１０６を選択的に除去することができるように、第１の犠牲材料１０６とは異なる化学組成を有するように選択可能である。
充填材料３０２は、例えば堆積（例えば、ＡＬＤ、プラズマ化学気相堆積（ＰＥ－ＣＶＤ）などのＣＶＤ、これらの組合せ）によって形成可能である。実施形態によっては、充填材料３０２は材料の単一（例えば１回のみ）の堆積を使用して形成される。他の実施形態では、充填材料３０２は、材料の複数（例えば１回より多い）堆積または異なる材料の複数堆積を使用して形成される。
充填材料３０２は、図３に示すように、ハードマスク１０８の上面と同一平面である充填材料３０２の上面を備えるように（例えばＣＭＰによって）平坦化可能である。したがって、充填材料３０２は、図２の細長いフィーチャ２０２間の開口（例えばトレンチ）を最初は過剰充填するように形成されてもよい。充填材料３０２が材料の単一（例えば１回のみの）堆積を使用して形成される実施形態では、充填材料３０２は、単一（例えば１回のみの）平坦化行為を使用して平坦化されてもよい。充填材料３０２が材料の複数（例えば１回より多い）堆積または異なる材料の複数堆積を使用して形成される実施形態では、図３の構造体を設けるために充填材料３０２を平坦化するように１回または複数回の平坦化行為が使用されてもよい。
次に、第１の犠牲材料１０６を露出させるために、図４に示すようにハードマスク１０８を除去することができる。ハードマスク１０８は、（例えばＣＭＰなどの平坦化により）除去することができる。第１の犠牲材料１０６の一部がハードマスク１０８とともに除去されてもよい。しかし、１０８とともに第１の犠牲材料１０６がまったく除去されないか一部が除去されるかを問わず、相互接続の第１の高さ部分Ｈ１（Ｉ）を画定するのに十分な量の第１の犠牲材料１０６が残る。実施形態によっては、第１の高さ部分Ｈ１（Ｉ）は、相互接続の最終的な高さの大部分であってもよい。残りの第１の犠牲材料１０６は、残りの充填材料３０２の上面と同一平面である上面を有し得る。
図５を参照すると、次に、第１の犠牲材料１０６と充填材料３０２との上に（例えば直接上に）遮断材料５０２が形成（例えば堆積）される。遮断材料５０２は、後で、遮断材料５０２を第１の犠牲材料１０６または充填材料３０２を実質的に除去せずに除去することができるように調整された組成の誘電材料を含むか、そのような誘電材料からなる。例えば、遮断材料５０２は炭化物（例えばシリコン炭化物）および／または非晶質炭素を含むか、これらからなってもよい。
遮断材料５０２は、図４の構造体の上面を完全に覆うように形成されてもよい。次に、図６に示すように、遮断材料５０２を貫通して１つまたは複数の開口６０２が形成され、相互接続が形成される第１の犠牲材料１０６の部分を露出させる。開口６０２は、遮断材料５０２上にマスク６０４を形成し、フォトリソグラフィを使用して相互接続が形成される領域における遮断材料５０２の一部を選択的に除去することによって形成されてもよい。マスク６０４はフォトレジスト材料のみを含んでもよい。他の実施形態では、マスク６０４は、例えば炭素材料と誘電体反射防止膜（ＤＡＲＣ）材料とフォトレジスト材料とを含む多層ハードマスクであってもよい。
開口６０２は、個別開口であってもよい。本明細書で使用される「個別開口」という用語は、水平方向周囲が別の材料、例えば１つの他の材料によって完全に画定された開口を意味し、含む。開口６０２は、その水平方向周囲が遮断材料５０２によって完全に画定された個別開口であってもよい。図では開口部６０２が、遮断材料５０２によって画定された完全に取り囲む周囲なしに示されている場合、これらの図は、そうしなければ図では見えにくくなる場合がある材料および構造体が見えるように、開口６０２を含む構造体の一部が図示されていない、切取り切断図であることに留意されたい。
遮断材料５０２が形成された厚さＨ２（Ｉ）は、第１の犠牲材料１０６の高さＨ１（Ｉ）とともに、形成される相互接続の全高Ｈ（Ｉ）を画定してもよい。実施形態によっては、遮断材料５０２の厚さＨ２（Ｉ）は、第１の犠牲材料１０６の高さＨ１（Ｉ）が、形成される相互接続の高さを実質的に画定するように、最低限であってもよい。他の実施形態では、遮断材料５０２は実質的な高さに形成されてもよく、それによって厚さＨ２（Ｉ）を相互接続の全高Ｈ（Ｉ）の実質的な部分としてもよい。したがって、第１の犠牲材料１０６の厚さ（例えば高さＨ１（Ｉ））と、遮断材料５０２の厚さ（例えば厚さＨ２（Ｉ））は、相互接続の目的高さを実現するように調整可能である。
開口６０２は、形成される相互接続の対応する１つまたは複数の横方向寸法より大きい１つまたは複数の横方向寸法（例えば幅Ｗ（Ｂ）および長さＬ（Ｂ））を有して形成されてもよい。例えば、開口６０２は、第１の導電性構造体２０４と形成される相互接続の少なくとも下部の両方の幅である幅Ｗ１よりも広い幅Ｗ（Ｂ）で形成されてもよい。実施形態によっては、開口６０２は、第１の犠牲材料１０６の露出部分と並んで充填材料３０２の一部を露出させてもよい。したがって、開口６０２は必ずしも厳密な精度で形成される必要はなく、それにもかかわらず、その結果の相互接続は第１の導電性構造体２０４に対して正確な整合を有することができる。
図６では２つの開口６０２しか示されていないが、開口６０２のうちの１つのみが形成されてもよく（例えば１つの相互接続のみが形成される場合）、または２つより多くの開口６０２が形成されてもよく、開口６０２の数は形成される相互接続の数と等しい。実施形態によっては、形成される相互接続が第１の導電性構造体２０４のうちの複数の第１の導電性構造体２０４と電気的に接続するように、１つまたは複数の開口６０２が第１の導電性構造体２０４のうちの複数と重なってもよい。したがって、開口６０２の大きさと配置は、製作される相互接続によって提供される目的の電気接続に応じて調整可能である。
マスク６０４は完全に除去（ストリップ）されてよく、それによって開口６０２が遮断材料５０２の選択領域を貫通し、開口６０２を通して第１の犠牲材料１０６の選択部分を露出させる、図７に示すような構造体を残す。したがって、上述のように、マスク６０４（図６）の組成は、犠牲材料１０６と充填材料３０２とに対して選択的なマスク６０４の除去を可能にするように選択またはその他により調整可能である。
図８を参照すると、次に、遮断材料５０２の上に第２の犠牲材料８０２と別のハードマスク８０４とが形成（連続して堆積）され、開口６０２を充填し、被覆する。第２の犠牲材料８０２は、開口６０２によって露出させた第１の犠牲材料１０６部分と直接物理的に接触可能である。第２の犠牲材料８０２の上面は、他のハードマスク８０４を形成する前に平坦化されてもよい。
第２の犠牲材料８０２は、第１の犠牲材料１０６を選択可能な同じ材料の中から選択可能である。しかし、第２の犠牲材料８０２は、それらの材料のうちの第１の犠牲材料１０６のために選択されたのとは異なる１つの材料が選択されてもよく、選択は第１の犠牲材料１０６を除去することなく第２の犠牲材料８０２を除去することを可能にするように行われる。例えば、第１の犠牲材料１０６がポリシリコンで形成される場合、第２の犠牲材料８０２はシリコン酸化物で形成されてもよい。
第１の犠牲材料１０６は、第１の犠牲材料１０６の一部が最終的な構造体に残るように部分犠牲材料であってもよいが、第２の犠牲材料８０２は最終的な構造体にどの部分も残らない（または実質的にどの部分も残らない）完全犠牲材料であってもよい。
他のハードマスク８０４は、ハードマスク１０８（図１）について上述した材料と同じ材料から選択可能である。
次に、細長い構造体９０２のうちの少なくとも１つが開口６０２のそれぞれに対応し、形成される上部の第２の導電性構造体の幅を画定し、したがってその幅と等しくなる幅Ｗ２を有する、細長い構造体９０２を画定するために、図９に示すように、第２の犠牲材料８０２と他のハードマスク８０４とが（例えば他のハードマスク８０４を使用した異方性エッチングによって）パターン形成される。開口６０２内に露出した第１の犠牲材料１０６と物理的に接触する第２の犠牲材料８０２の横方向寸法（例えば幅）は、形成される相互接続の長さＬ（Ｉ）を画定し、したがって長さＬ（Ｉ）と等しくなる。したがって、細長い構造体９０２が、第２の犠牲材料８０２の全幅Ｗ２が開口６０２のそれぞれ１つの横方向の幅内に収まるように形成されれば、形成される相互接続の長さＬ（Ｉ）はパターン形成後に第２の犠牲材料８０２の幅Ｗ２と等しくなる。ただし、細長い構造体９０２のパターンが理想的な整合から多少ずれていても、開口６０２の幅は、第２の犠牲材料８０２と第１の犠牲材料１０６との十分な物理的接触（したがって、その後の上部導電性構造体と形成される相互接続との間の十分な物理的接触）を実現するための加工しろを与え、この加工しろは形成される相互接続の長さＬ（Ｉ）より大きい。
細長い構造体９０２の実際の長さと幅は、設計上の必要を満たすように調整可能である。したがって、図９は細長い構造体９０２が長さ方向に線Ｙ－Ｙに沿って終わるように図示しているが、他の実施形態では、細長い構造体９０２の長さは充填材料３０２、遮断材料５０２またはその他の下にある材料と同一平面で終わるまで続いてもよい。
本開示の実施形態の後続の処理段階を図示しやすいように、後続の処理段階の説明図は図９の線分Ｘ－ＸおよびＹ－Ｙに沿って切り取られている。したがって、図１０の説明図は、図９の線分Ｘ－ＸおよびＹ－Ｙに沿って切り取った切取り図である。線分Ｘ－ＸおよびＹ－Ｙは、細長い構造体９０２の第２の犠牲材料８０２の側壁または端部に沿って、開口６０２のうちのそれぞれの１つを通る。したがって、図１０は、図９に対するこの別の断面図を示しているが、図９に示す段階からの追加の製作処理は示していない。後続の図１１から図２１も同様に同じＸ－ＸおよびＹ－Ｙ切取り断面図のままであるが、以下で説明するような追加の製作処理の説明図を示している。
第２の犠牲材料８０２と他のハードマスク８０４とが細長い構造体９０２にパターン形成された状態で、図１１に示すように細長い構造体９０２の間の空間に充填材料１１０２を充填することができる。充填材料１１０２は、第１の導電性構造体２０４に隣接する充填材料３０２に関連して上述した充填材料のいずれかを含むか、そのような充填材料からなってよく、充填材料１１０２は第１の導電性構造体２０４に隣接する充填材料３０２に関して上述したように（例えば堆積と平坦化によって）形成されてもよい。したがって充填材料１１０２の上面は、他のハードマスク８０４の上面と同一平面にある。実施形態によっては、充填材料１１０２は、第１の導電性構造体２０４に隣接する充填材料３０２とは異なる化学組成を有するように選択可能である。他の実施形態では、充填材料１１０２と充填材料３０２とは同じ化学組成を有していてもよい。
細長い構造体９０２の間の空間の充填は、１つまたは複数の材料堆積プロセスで充填材料１１０２を堆積させることを含み得る。
次に、図１２に示すように他のハードマスク８０４が（ＣＭＰなどの平坦化、またはドライエッチングにより）除去され、第２の犠牲材料８０２と充填材料１１０２とが露出して残る。
上述のように完全犠牲材料であってもよい第２の犠牲材料８０２は、次に、開口６０２によって露出させた第１の犠牲材料１０６の部分の除去（例えば掘り出し）とともに完全に除去（例えば掘り出し）されてよく、図１３に示すような拡張開口１３０２が形成される。拡張開口１３０２は、充填材料１１０２の細長い充填構造体１３０４間の第１の導電性構造体２０４の第１の導電材料１０４の上面を露出させる。第１の犠牲材料１０６と第１の導電性構造体２０４とが一緒にパターン形成されているため、拡張開口１３０２と、第１の導電材料１０４の露出部分とは、第１の導電性構造体２０４の全幅Ｗ１を含む。拡張開口１３０２の口に隣接して、拡張開口１３０２は開口６０２の幅Ｗ（Ｂ）（図６）と等しい幅を有する。しかし、拡張開口１３０２の長さＬ（Ｉ）は、第２の犠牲材料８０２（図９）の細長い構造体９０２によって画定された幅Ｗ２によって画定され、幅Ｗ２と等しいため、拡張開口１３０２の口は開口６０２の長さＬ（Ｂ）（図６）を共有しない。最後に、拡張開口１３０２は、形成される相互接続の高さに、形成される上部導電性構造体の高さを加えた高さに等しい深さＨを有する。
拡張開口１３０２は、第２の導電性構造体１４０４と相互接続１４０６とを製作するために、図１４に示すように１つまたは複数の他の導電材料１４０２が形成（例えば堆積）される凹空間モールドを実質的に画定する。したがって、他の導電材料１４０２はダマシンプロセスによって形成可能であるが、他の導電材料１４０２は第１の導電性構造体２０４の第１の導電材料１０４とともにパターン形成された下層の材料内に延びる。相互接続１４０６は、第１の犠牲材料１０６の高さＨ１（Ｉ）（図６）に遮断材料５０２の高さＨ２（Ｉ）（図６）を加えた高さと等しいか、または実質的に等しい高さＨ（Ｉ）を有する。
実施形態によっては、他の導電材料１４０２は、第１の導電性構造体の第１の導電材料１０４の導電材料と同じであっても異なっていてもよい１つまたは複数の導電材料の１回の堆積行為によって形成可能である。しかし、他の導電材料１４０２はダマシンプロセスによって形成されるため、銅（Ｃｕ）などのパターン形成しにくい導電材料であっても他の導電材料１４０２に含めることができる。
他の導電材料１４０２は、拡張開口１３０２を過剰充填するように形成されてもよく、次に、マイクロ電子デバイス構造体１４００の上面を平坦化するために平坦化（例えばＣＭＰ）が施されてもよく、それによって充填材料１１０２の上面と同一平面の他の導電材料１４０２の上面を形成し、細長い充填構造体１３０４の充填材料１１０２によって互いから間隔が空けられた第２の導電性構造体１４０４を形成する。
実施形態によっては、他の導電材料１４０２の主導電材料を形成する前に、障壁、シードおよび／または核形成材料が拡張開口１３０２（図１３）内にコンフォーマルに形成されてもよい。したがって、他の導電材料１４０２は、障壁材料および／またはシード材料を含んでもよい。例えば、実施形態によっては、他の導電材料１４０２は主（主要）導電材料として銅（Ｃｕ）を含み、拡張開口１３０２（図１３）の残りの部分を充填するために銅（Ｃｕ）が形成される前に、障壁材料（例えば窒化タンタル、窒化チタンおよび／または窒化タングステンなどの窒化物、シリコン含有障壁材料、または異なる障壁材料の二重層などのこのような障壁材料の組合せ）が拡張開口１３０２を画定する表面に沿ってコンフォーマルに形成（例えば堆積）されてもよい。このような障壁材料は、拡張開口１３０２を充填するシード材料上での銅（Ｃｕ）のコンフォーマルな成長を促進するシード材料としても機能することができる。別の一実施例として、一部の実施形態では、他の導電材料１４０２は、タングステンの接着を促進するために最初に形成される核形成層を有するタングステンを主導電材料として含んでもよい。
拡張開口１３０２（図１３）を充填するための他の導電材料１４０２の形成は、第２の導電性構造体１４０４を相互接続１４０６と一体に形成し、したがって、相互接続１４０６は第２の導電性構造体１４０４と自己整合する。相互接続１４０６の少なくとも１つの横方向寸法（例えば幅Ｗ（Ｉ））が、Ｗ（Ｉ）と等しい幅Ｗ１で第１の導電性構造体２０４を形成した除去パターン形成によって画定されているため、第２の導電性構造体１４０４は第１の導電性構造体２０４とも自己整合する。すなわち、相互接続１４０６は、第１の導電性構造体２０４と第２の導電性構造体１４０４の重なり合う領域間の容積内にのみ形成される。したがって、相互接続１４０６のそれぞれの水平断面は、第１の導電性構造体２０４と第２の導電性構造体１４０４が互いに重なり合う（例えば垂直方向に重なり合う）領域と同じである。したがって、図１４からわかるように、相互接続１４０６の垂直側壁の各対が、第１の導電性構造体２０４および第２の導電性構造体１４０４の垂直側壁の対応する対と整合する（例えば同一平面になる）ことができる。例えば、ｘ軸（図１４で矢印Ｘで示されている）と交差する相互接続１４０６の垂直側壁は、ｘ軸と交差する第１の導電性構造体２０４の垂直側壁と同一平面にあり、ｙ軸（図１４で矢印Ｙで示されている）と交差する相互接続１４０６の垂直側壁は、ｙ軸と交差する第２の導電性構造体１４０４の垂直側壁と同一平面にある。したがって、相互接続１４０６は、相互接続１４０６が第１の導電性構造体２０４の側壁の上に突出せず、それらの側壁を越えて横方向に延びもせず、第２の導電性構造体１４０４の側壁の上に突出せず、それらの側壁を越えて延びもしないという点で、第１の導電性構造体２０４および第２の導電性構造体１４０４と「完全に整合する」と特徴づけられる。
したがって、マイクロ電子デバイス構造体を形成する方法が開示される。この方法は、第１の導電性構造体を含む少なくとも１つの第１のフィーチャを形成するために、第１の導電材料と第１の犠牲材料とをパターン形成することを含む。上記少なくとも１つの第１のフィーチャに隣接して誘電材料が形成される。第１の犠牲材料と誘電材料との上に別の誘電材料が形成される。第１の犠牲材料の少なくとも一部を露出させるために、上記別の誘電材料を貫通して少なくとも１つの開口が形成される。上記別の誘電材料の上と上記少なくとも１つの開口によって露出させた第１の犠牲材料の上記少なくとも一部の上とに、第２の犠牲材料が形成される。第２の犠牲材料は少なくとも１つの第２のフィーチャを形成するためにパターン形成される。上記少なくとも１つの第２のフィーチャに隣接して追加の誘電材料が形成される。第１の導電材料の少なくとも一部を中に露出させる拡張開口を形成するために、第２の犠牲材料と、第１の犠牲材料の上記少なくとも一部が除去される。次に、拡張開口のそれぞれの中に少なくとも１つの相互接続を形成するために、拡張開口に第２の導電材料が充填される。
図１４は、下部導電性構造体（例えば第１の導電性構造体２０４）と上部導電性構造体（例えば第２の導電性構造体１４０４）の両方と自己整合した相互接続１４０６を含み、相互接続された導電性構造体が交差方向に向けられている、マイクロ電子デバイス構造体１４００も示している。例えば、第１の導電性構造体２０４はｙ軸（矢印Ｙで示されている）に沿った方向に図示され、一方、第２の導電性構造体１４０４はｘ軸（矢印Ｘで示されている）に沿った方向に図示されている。言い換えると、それぞれの導電性構造体の細長い長さの方向は同一線上にない。重なり合う領域が遮断材料５０２内の開口６０２（図６）の１つと同位置にある場合、上述の方法を使用してマイクロ電子デバイス構造体１４００を形成することによって、相互接続１４０６を第１の導電性構造体２０４と第２の導電性構造体１４０４とが重なり合う場所にのみ形成することができる。遮断材料５０２が第１の導電性構造体２０４と第２の導電性構造体１４０４の重なり合う領域の間に介在する場所には、相互接続は形成されない。したがって、遮断材料５０２のパターン形成は、相互接続１４０６の場所の選択を可能にし、上述の製作方法は、第１の導電性構造体２０４と第２の導電性構造体１４０４の両方の相互接続１４０６の自己整合を可能にする。
マイクロ電子デバイス構造体１４００において、相互接続１４０６のそれぞれの下部が、第１の犠牲材料１０６の残りの部分の区分間に配置され、これらの区分は第１の導電性構造体２０４と同じ幅Ｗ１を画定する。
実施形態によっては、マイクロ電子デバイス構造体１４００は、第１の導電材料１０４と他の導電材料１４０２の重なり合う部分の間（例えば垂直方向の間）の、少なくとも相互接続１４０６のうちの１つが存在しない場所に、遮断材料５０２と、第１の犠牲材料１０６の少なくとも一部とを含む。第１の犠牲材料１０６が第１の導電材料１０４と重なる場所で、これらの材料は同一平面の垂直側壁を有する。
したがって、下部導電性構造体と上部導電性構造体の間に相互接続を含むマイクロ電子デバイスが開示される。相互接続は、下部導電性構造体と上部導電性構造体が垂直方向に互いに重なり合う場所のみの、下部導電性構造体と上部導電性構造体との間の容積を占める。相互接続は、誘電材料を貫通して延びる。
図１４のマイクロ電子デバイス構造体１４００は２階層の相互接続された導電性構造体（例えば、第１の導電性構造体２０４の下部導電性構造体と第２の導電性構造体１４０４の上部導電性構造体）のみを示しているが、本開示の方法は、上下の第２の導電性構造体のそれぞれの対と自己整合された複数の相互接続を有する、３階層以上の相互接続された導電性構造体を備えたマイクロ電子デバイス構造体の形成にも適応可能である。このような方法は、図１４に示す製作段階から引き続いて、図１５に示すように、充填材料１１０２に対して他の導電材料１４０２を陥凹させるように、他の導電材料１４０２の一部を除去（例えばエッチング）してもよい。残りの他の導電材料１４０２は、凹部１５０４が他の導電材料１４０２の上方および充填材料１１０２の側壁の間にある状態で、陥凹した細長いフィーチャ１５０２内に構築される。
凹部１５０４は、次に、追加の量の第１の犠牲材料１０６（または、選択された犠牲材料が充填材料１１０２に対して選択的に除去可能に製剤されていることを条件として、第１の導電材料１０４上の第１の犠牲材料１０６に関連して上述した材料のうちの別の部分犠牲材料）を形成（例えば堆積）することによって充填することができる。実施形態によっては、追加の量の第１の犠牲材料１０６は、最初は凹部１５０４を過剰充填してもよく、次に第１の犠牲材料１０６を通して充填材料１１０２を露出させるように（例えばＣＭＰによって）平坦化されてもよい。図１６に示すその結果の構造体は、基本的に図３の処理段階と類似した処理段階となり、追加量の第１の犠牲材料１０６が、第１の犠牲材料１０６がその上に形成された第２の導電性構造体１６０２の他の導電材料１４０２のパターンと一致するパターンを画定する。しかし、第１の導電性構造体２０４の第１の犠牲材料１０６は第１の導電材料１０４とともに除去的にパターン形成されているが、第２の導電性構造体１６０２上の第１の犠牲材料１０６は、凹部１５０４によって画定された凹空間内に（例えばダマシンプロセスによって）付加的に形成される。
図１７を参照すると、図５から図７の処理段階と同様に、次に、図１６の構造体上に、第２の導電性構造体１６０２上の第１の犠牲材料１０６を覆い、第２の導電性構造体１６０２間の充填材料１１０２を覆う、遮断材料５０２の別の構造体が形成されてもよい。次に、追加の相互接続が形成される場所に、遮断材料５０２を貫通して１つまたは複数の追加の開口６０２が形成（例えばエッチング）されてもよい。１つまたは複数の追加の開口６０２は、第１の犠牲材料１０６の少なくとも一部と、さらに任意により充填材料１１０２の一部を露出させる。第１の導電性構造体２０４（図７）の上に形成された開口６０２と同様に、実施形態によっては、複数の第２の導電性構造体１６０２への相互接続による電気接続が必要な場合には、第２の導電性構造体１６０２の上に形成される開口６０２は、複数の第２の導電性構造体１６０２を接続する相互接続を形成するような大きさおよび配置とすることができる。したがって、開口６０２の大きさと配置は、第１の導電性構造体２０４の上であるか第２の導電性構造体１６０２の上であるかなどを問わず、必要に応じて、１つが上で１つが下の１対の導電性構造体の間、下の１つの導電性構造体と上の複数の導電性構造体との間、下の複数の導電性構造体と上の１つの導電性構造体との間、または下の複数の導電性構造体と上の複数の導電性構造体との間に電気接続を設けるように調整可能である。
図１８を参照すると、図８から図１０の処理段階と同様に、次に、追加の量の第２の犠牲材料８０２（または、後で第２の導電性構造体１６０２の他の導電材料１４０２と置き換えられる第２の犠牲材料８０２に関して上述した材料のうちの別の完全犠牲材料）と、他のハードマスク８０４の別の一部とが形成（例えば堆積）されてもよく、形成される追加の相互接続の幅Ｗ（Ｉ２）を画定し、幅Ｗ（Ｉ２）と等しい幅Ｗ３を画定するように、パターン形成されてもよい。第２の犠牲材料８０２は、１つまたは複数の開口６０２内の第１の犠牲材料１０６と直接物理的に接触可能である。
図１９を参照すると、図１１および図１２の処理段階と同様に、パターン形成された第２の犠牲材料８０２に隣接する空間を充填するように、追加の量の充填材料３０２（または、第１の導電性構造体２０４に隣接する充填材料３０２に関して上述した材料のうちの別の充填材料）が形成されてもよい。
図２０を参照すると、図１３の処理段階と同様に、開口６０２の一部および遮断材料５０２の一部とともに他の導電材料１４０２の上面の一部を露出させる拡張開口１３０２を残して第２の犠牲材料８０２が形成（例えばエッチング）されてもよい。
図２１を参照すると、図１４の処理段階と同様に、次に、追加の相互接続２１０４と一体に形成された第３の導電性構造体２１０２を形成するために、拡張開口１３０２（図２０）に、第２の導電性構造体１６０２の上記他の導電材料１４０２と実質的に同じ材料組成または異なる材料組成を有してもよい他の導電材料１４０２が充填されてもよく、追加の相互接続２１０４は、図２０の拡張開口１３０２によって露出させた第２の導電性構造体１６０２の他の導電材料１４０２の一部と物理的に接触する。
追加の相互接続２０１４は、第２の導電性構造体１６０２と第３の導電性構造体２１０２の両方と自己整合する。追加の相互接続２１０４は、追加の相互接続２１０４の幅Ｗ３によって画定され、幅Ｗ３と等しい幅Ｗ（Ｉ２）と、第２の導電性構造体１６０２の幅Ｗ２によって画定され、幅Ｗ２と等しい長さＬ（Ｉ）と、図１５の凹部１５０４内に形成された第１の犠牲材料１０６の厚さに第２の導電性構造体１６０２の上（例えば上方）に形成された遮断材料５０２の厚さを加えた厚さによって画定され、その厚さと等しい高さＨ（Ｉ２）とを有する。追加の相互接続２１０４は、突出する部分がない、第２の導電性構造体１６０２および第３の導電性構造体２１０２の垂直側壁の対応する対と同一平面にある垂直側壁の対を有する。
したがって、マイクロ電子デバイス構造体を形成する方法が開示される。細長いフィーチャが除去的に形成され、細長いフィーチャは第１の導電性構造体上に第１の犠牲材料を含む。第１の犠牲材料上に誘電材料が形成される。第１の犠牲材料の一部を露出させるために誘電材料を貫通して開口が形成される。開口内の第１の犠牲材料の上記一部の上に第２の犠牲材料が形成される。第２の犠牲材料は別の細長いフィーチャを形成するためにパターン形成される。上記別の細長いフィーチャに隣接して別の誘電材料が形成される。第１の導電性構造体の一部を露出させる別の開口を形成するために、第２の犠牲材料と、第１の犠牲材料の上記一部とが除去される。第１の導電性構造体と物理的に接触する相互接続と一体に形成された第２の導電性構造体を形成するために、上記別の開口内の第１の導電性構造体の上記一部の上に少なくとも１つの第２の導電材料が付加的に形成される。
図２１は、各階層が少なくとも１つの他の階層の導電性構造体の方向と交差する方向に配置された、複数階層の導電性構造体と自己整合された複数の相互接続を含む、マイクロ電子デバイス構造体２１００も示す。例えば、図２１に示すように、第１の導電性構造体２０４と第３の導電性構造体２１０２がｙ軸（矢印Ｙで示す）に沿った方向とされ、一方、第２の導電性構造体１６０２はｘ軸（矢印Ｘで示す）に沿った方向とされる。図２１の交差方向は実質的に直角であるものとして図示されているが、他の実施形態では交差方向は、ｘ－ｙ平面に画定される場合に鋭角または鈍角であってもよい。ただし、相互接続１４０６と追加の相互接続２１０４は、本開示の実施形態により、導電性構造体が垂直方向に重なり合う場所にのみ形成され、遮断材料５０２が（例えば選択的に形成された開口６０２のために）介在しないことを条件として、上下の導電性構造体と自己整合するように形成される。
本開示の実施形態は、共線方向に向けられた導電性構造体と自己整合された相互接続を備えるマイクロ電子デバイス構造体を形成するためにも使用可能である。例えば、図２２を参照すると、第１の導電材料１０４と第１の犠牲材料１０６とが形成され、少なくとも１つの第１の導電性構造体２２０２を形成するために除去的にパターン形成され、第１の導電材料１０４の隣接フィーチャ間の空間に充填材料３０２が形成され、遮断材料５０２が形成され、相互接続が必要な場所に開口６０２を形成するように選択的にエッチングされてもよい（図１から図７の製作段階と同様）。
図２３を参照すると、遮断材料５０２の上と開口６０２内に第２の犠牲材料８０２が形成され、次にパターン形成されてから、空き空間に充填材料１１０２が充填される（図８から図１２の製作段階と同様）。しかし、この実施形態では、第２の犠牲材料８０２は、第１の犠牲材料１０６と第１の導電材料１０４の長さの方向に対して共線方向に向いた長さを画定するようにパターン形成される。例えば、第１の導電材料１０４と第１の犠牲材料１０６と第２の犠牲材料８０２とがすべて、ｙ軸に沿った方向の細長い構造体を形成するようにパターン形成されてもよい。
上述の実施形態と同様に、第１の犠牲材料１０６の厚さと遮断材料５０２の厚さＨ２（Ｉ）が、形成される相互接続の高さＨ（Ｉ）を画定する。
図１３の製作段階と同様に、次に第２の犠牲材料が図２４に示すように１つまたは複数の開口６０２によって露出させた第１の犠牲材料１０６の部分とともに完全に除去（例えば掘り出し）されてもよく、第１の導電材料１０４の一部を露出させる拡張開口２４０２を残してもよい。拡張開口２４０２は、第１の導電材料１０４（および第１の犠牲材料１０６）の幅によって画定され、その幅と等しい幅Ｗ１を有し、この幅は形成される相互接続の幅Ｗ（Ｉ）も画定する。拡張開口２４０２は、形成される相互接続の高さを画定し、その高さと等しい深さＨ（Ｉ）を有する。
次に、図２５に示すように（および図１４の製作段階と同様に）、第２の導電性構造体２５０２を相互接続２５０４と一体に形成するために拡張開口２４０２に他の導電材料１４０２が充填されてもよい。
図２５に示すように、マイクロ電子デバイス構造体２５００は、共線方向の導電性構造体間に相互接続２５０４を含む。相互接続２４０４の幅Ｗ（Ｉ）は、１つまたは複数の開口６０２のそれぞれの中の第１の犠牲材料１０６と垂直方向に重なり合った第２の犠牲材料８０２の幅によって画定される。図２３に示すものなど、開口６０２のそれぞれ１つの中の第１の犠牲材料１０６（および第１の導電材料１０４）のパターンと完全に整合するように第２の犠牲材料８０２がパターン形成される実施形態では、相互接続２５０４の幅Ｗ（Ｉ）は第１の導電材料１０４と第２の導電性構造体２５０２の両方の幅Ｗ１と等しい。しかし、第２の犠牲材料８０２のパターンが第１の犠牲材料１０６（および第１の導電材料１０４）のパターンから多少ずらされた場合、相互接続２４０５の幅Ｗ（Ｉ）はより狭くなるが、それでも第１の導電材料１０４と第２の導電性構造体２５０２の両方と自己整合される。
第１の導電材料１０４と第２の導電性構造体２５０２とが共線的方向に向いているため、この実施形態では相互接続２５０４の長さＬ（Ｉ）は第１の導電材料１０４または第２の導電性構造体２５０２の長さまたは幅ではなく、開口６０２のうちのそれぞれ１つの開口６０２の長さによって画定される。したがって、開口６０２が長く形成されるほど、第１の導電性構造体２２０２が幅広くなる。したがって、開口６０２の長さは、相互接続２５０４の長さＬ（Ｉ）の設計上の必要に従って調整されてもよい。
したがって、マイクロ電子デバイス構造体が開示される。マイクロ電子デバイス構造体は、第２の導電性構造体と垂直方向に重なる第１の導電性構造体を含む。相互接続が第２の導電性構造体と一体となっており、第１の導電性構造体と第２の導電性構造体との間に直接配置されている。相互接続は、第１の導電性構造体の少なくとも１つの側壁と同一平面にある少なくとも１つの垂直側壁を含む。相互接続の少なくとも１つの他の垂直側壁が、第２の導電性構造体の少なくとも１つの垂直側壁と同一平面にある。第１の導電性構造体と第２の導電性構造体との間に誘電材料がある。誘電材料は、相互接続が通って延びる少なくとも１つの開口を画定する。
図２６に、複数階層の電気的に相互接続された導電性構造体を含むメモリ２６０２を含む、本開示の実施形態によるシステム２６００のブロック図を示す。メモリ２６０２のアーキテクチャと構造は、本開示の実施形態による図１４のマイクロ電子デバイス構造体１４００、図２１のマイクロ電子デバイス構造体２１００、および／または図２５のマイクロ電子デバイス構造体２５００を含むことができ、図１から図２５を参照しながら上述した方法のうちの１つまたは複数に従って製作可能である。
システム２６００は、メモリ２６０２に動作可能に結合されたコントローラ２６０４を含むことができる。システム２６００は、別の電子装置２６０６と１つまたは複数の周辺デバイス２６０８も含むことができる。上記別の電子装置２６０６は、実施形態によっては、本開示の実施形態による、上述の方法のうちの１つまたは複数の方法により製作された、図１４のマイクロ電子デバイス構造体１４００、図２１のマイクロ電子デバイス構造体２１００、および／または図２５のマイクロ電子デバイス構造体２５００のうちの１つまたは複数を含むことができる。コントローラ２６０４と、メモリ２６０２と、別の電子装置２６０６と、周辺デバイス２６０８とのうちの１つまたは複数は、１つまたは複数の集積回路（ＩＣ）の形態とすることができる。
バス２６１０が、システム２６００の様々なコンポーネント間に電気伝導と動作可能な連通とを提供する。バス２６１０は、それぞれ独立して構成された、アドレスバスとデータバスと制御バスとを含むことができる。あるいは、バス２６１０は、アドレス、データまたは制御のうちの１つまたは複数を提供するための導電線を使用してもよく、これらの使用はコントローラ２６０４によって制御されてもよい。コントローラ２６０４は、１つまたは複数のプロセッサの形態であってもよい。
他の電子装置２６０６は、追加のメモリ（例えば、本開示の実施形態による、上述の方法のうちの１つまたは複数により製作された、図１４のマイクロ電子デバイス構造体１４００、図２１のマイクロ電子デバイス構造体２１００、および／または図２５のマイクロ電子デバイス構造体２５００のうちの１つまたは複数）を含み得る。メモリ２６０２および／または他の電子装置２６０６の他のメモリ構造体が、３Ｄ ＮＡＮＤ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、シンクロナスグラフィックスランダムアクセスメモリ（ＳＧＲＡＭ）、ダブルデータレートダイナミックＲＡＭ（ＤＤＲ）、ダブルデータレートＳＤＲＡＭ、および／または磁気ベースのメモリ（例えばスピン注入磁化反転ＲＡＭ（ＳＴＴ－ＭＲＡＭ））などのアーキテクチャとして構成されてもよい。
周辺デバイス２６０８は、コントローラ２６０４とともに動作可能なディスプレイ、撮像デバイス、印刷デバイス、無線デバイス、追加記憶メモリ、および／または制御デバイスを含み得る。
システム２６００は、例えば、光ファイバシステムまたはデバイス、電気光学システムまたはデバイス、光学システムまたはデバイス、撮像システムまたはデバイス、および情報処理システムまたはデバイス（例えば、無線システムまたはデバイス、遠隔通信システムまたはデバイス、およびコンピュータ）を含み得る。
したがって、少なくとも１つのマイクロ電子デバイス構造体と、少なくとも１つのプロセッサと、少なくとも１つの周辺デバイスとを含むシステムが開示される。少なくとも１つのマイクロ電子デバイス構造体は、下部導電性構造体と上部導電性構造体との間の少なくとも１つの相互接続を含む。少なくとも１つの相互接続は、誘電材料内の個別開口を通って延びる。相互接続の水平断面は、上部導電性構造体が下部導電性構造体に垂直方向に重なる領域である。上記少なくとも１つのプロセッサは、上記少なくとも１つのマイクロ電子デバイス構造体と動作可能に連通する。上記少なくとも１つの周辺デバイスは、少なくとも１つのプロセッサと動作可能に連通する。
非限定的な例示の実施形態は、以下を単独または組合せで含み得る。
実施形態１：マイクロ電子デバイスを形成する方法であって、第１の導電性構造体を含む少なくとも１つの第１のフィーチャを形成するために、第１の導電材料と第１の犠牲材料とをパターン形成することと、前記少なくとも１つの第１のフィーチャに隣接して誘電材料を形成することと、前記第１の犠牲材料と前記誘電材料との上に別の誘電材料を形成することと、前記第１の犠牲材料の少なくとも一部を露出させるために前記別の誘電材料を貫通して少なくとも１つの開口を形成することと、前記別の誘電材料の上と前記少なくとも１つの開口によって露出させた前記第１の犠牲材料の前記少なくとも一部の上とに第２の犠牲材料を形成することと、少なくとも１つの第２のフィーチャを形成するために前記第２の犠牲材料をパターン形成することと、前記少なくとも１つの第２のフィーチャに隣接して追加の誘電材料を形成することと、前記第１の導電材料の少なくとも一部を中に露出させる拡張開口を形成するために、前記第２の犠牲材料と、前記第１の犠牲材料の前記少なくとも一部とを除去することと、前記拡張開口のそれぞれの中に少なくとも１つの相互接続を形成するために、前記拡張開口に第２の導電材料を充填することとを含む、方法。
実施形態２：前記第２の犠牲材料と前記第１の犠牲材料の前記少なくとも一部とを除去することは、前記第２の犠牲材料を完全に除去することと、前記第１の犠牲材料の前記少なくとも一部を、前記別の誘電材料に隣接する前記第１の犠牲材料の少なくとも１つの他の部分を残した状態で除去することとを含む、実施形態１の方法。
実施形態３：前記第１の導電材料と前記第１の犠牲材料とをパターン形成することは、第１の軸に沿った方向の細長いフィーチャを形成することを含む、実施形態１と実施形態２のいずれか一方の方法。
実施形態４：前記第２の犠牲材料をパターン形成することは、前記第１の軸と共線的ではない第２の軸に沿った方向の別の細長いフィーチャを形成することを含む、実施形態３の方法。
実施形態５：前記第２の犠牲材料をパターン形成することは、前記第１の軸と共線的な第２の軸に沿った方向の別の細長いフィーチャを形成することを含む、実施形態３の方法。
実施形態６：前記少なくとも１つの相互接続を、前記第１の犠牲材料の高さに前記別の誘電材料の厚さを加えた高さと等しい高さに形成することをさらに含む、実施形態１から実施形態５のいずれか１つの実施形態の方法。
実施形態７：前記別の誘電材料を貫通する少なくとも１つの開口を形成することは、前記別の誘電材料を貫通する少なくとも１つの個別開口を形成することを含む、実施形態１から実施形態６のいずれか１つの実施形態の方法。
実施形態８：前記拡張開口に前記第２の導電材料を充填することは、障壁材料とシード材料と核形成材料とのうちの１つまたは複数と、前記障壁材料と前記シード材料と前記核形成材料とのうちの前記１つまたは複数の上の少なくとも１つの他の導電材料と、を含むように前記第２の導電材料を形成することを含む、実施形態１から実施形態７のいずれか１つの実施形態の方法。
実施形態９：前記第１の導電材料と前記第１の犠牲材料とをパターン形成する前に、基板を覆うように前記第１の導電材料の領域を形成することであって、前記第１の導電材料は銅を含まない、形成することをさらに含む、実施形態１から実施形態８のいずれか１つの実施形態の方法。
実施形態１０：前記拡張開口を充填するために前記第２の導電材料を形成することは、前記拡張開口内に銅を形成することを含む、実施形態９の方法。
実施形態１１：下部導電性構造体と上部導電性構造体との間の相互接続であって、前記下部導電性構造体と前記上部導電性構造体とが垂直方向に互いに重なり合う場所のみにおいて前記下部導電性構造体と前記上部導電性構造体の間の容積を占める相互接続と、前記相互接続が貫通して延びる誘電材料とを含む、マイクロ電子デバイス。
実施形態１２：前記相互接続が前記上部導電性構造体と一体に形成されている、実施形態１１のマイクロ電子デバイス。
実施形態１３：前記下部導電性構造体の幅と等しい幅を有する部分犠牲材料の区分間に、前記相互接続の下部が配置されている、実施形態１１と実施形態１２のいずれか一方のマイクロ電子デバイス。
実施形態１４：前記相互接続は前記誘電材料内に形成された個別開口を通って延びる、実施形態１１から実施形態１３のいずれかの実施形態のマイクロ電子デバイス。
実施形態１５：前記個別開口の幅は前記相互接続の幅より広い、実施形態１４のマイクロ電子デバイス。
実施形態１６：前記個別開口の長さは前記相互接続の長さより長い、実施形態１４と実施形態１５のいずれか一方のマイクロ電子デバイス。
実施形態１７：前記個別開口の長さは前記相互接続の長さと等しい、実施形態１４と実施形態１５のいずれか一方のマイクロ電子デバイス。
実施形態１８：マイクロ電子デバイスの形成方法であって、第１の導電性構造体の上に第１の犠牲材料を含む細長いフィーチャを除去的に形成することと、前記第１の犠牲材料の上に誘電材料を形成することと、前記第１の犠牲材料の一部を露出させるために前記誘電材料を貫通して第１の開口を形成することと、前記第１の開口内の前記第１の犠牲材料の前記一部の上に第２の犠牲材料を形成することと、別の細長いフィーチャを形成するために前記第２の犠牲材料をパターン形成することと、前記別の細長いフィーチャに隣接して別の誘電材料を形成することと、前記第１の導電性構造体の一部を露出させる第２の開口を形成するために前記第２の犠牲材料と前記第１の犠牲材料の前記一部とを除去することと、前記第１の導電性構造体と物理的に接触する相互接続と一体に形成された第２の導電性構造体を形成するために前記第２の開口内の前記第１の導電性構造体の前記一部の上に少なくとも１つの第２の導電材料を付加的に形成することとを含む方法。
実施形態１９：凹部を形成するために前記別の誘電材料に対して前記第２の導電材料を陥凹させることと、前記凹部内に第３の犠牲材料を形成することとをさらに含む、実施形態１８の方法。
実施形態２０：前記第３の犠牲材料の上に前記誘電材料を形成することと、前記第３の犠牲材料の一部を露出させるために前記誘電材料を貫通して第３の開口を形成することと、前記第３の開口内の前記第３の犠牲材料の前記一部の上に第４の犠牲材料を形成することと、追加の細長いフィーチャを形成するために前記第４の犠牲材料をパターン形成することと、前記追加の細長いフィーチャに隣接して前記別の誘電材料を形成することと、前記第２の導電性構造体の一部を露出させる第４の開口を形成するために前記第４の犠牲材料と前記第３の犠牲材料の前記一部とを除去することと、前記第２の導電性構造体と物理的に接触する別の相互接続と一体に形成された第３の導電性構造体を形成するために前記第４の開口内の前記第２の導電性構造体の前記一部の上に少なくとも１つの第３の導電材料を付加的に形成することとをさらに含む、実施形態１９の方法。
実施形態２１：第２の導電性構造体と垂直方向に重なる第１の導電性構造体と、前記第２の導電性構造体と一体になっており、前記第１の導電性構造体と前記第２の導電性構造体との間に直接配置された相互接続であって前記第１の導電性構造体の少なくとも１つの垂直側壁と同一平面にある少なくとも１つの側壁と、前記第２の導電性構造体の少なくとも１つの垂直側壁と同一平面にある少なくとも１つの他の垂直側壁とを含む相互接続と、前記第１の導電性構造体と前記第２の導電性構造体の間にある誘電材料であって前記相互接続が通って延びる少なくとも１つの開口を画定する誘電材料とを含む、マイクロ電子デバイス。
実施形態２２：前記第２の導電性構造体と垂直方向に重なる第３の導電性構造体と、前記第３の導電性構造体と一体となっており、前記第２の導電性構造体と前記第３の導電性構造体の間に直接配置された別の相互接続であって前記第３の導電性構造体が前記第２の導電性構造体に重なる領域にのみ配置された別の相互接続と、前記第２の導電性構造値と前記第３の導電性構造体の間の別の誘電材料であって前記別の相互接続が通って延びる少なくとも１つの開口を画定する別の誘電材料とをさらに含む、実施形態２１のマイクロ電子デバイス。
実施形態２３：前記第３の導電性構造体が前記第１の導電性構造体と共線的な方向に向いているが、前記第２の導電性構造体とは共線的な方向に向いていない、実施形態２２のマイクロ電子デバイス。
実施形態２４：下部導電性構造体と上部導電性構造体との間にあり、誘電材料内の個別開口を通って延びる少なくとも１つの相互接続を含み、前記相互接続の水平断面は前記上部導電性構造体が前記下部導電性構造体と垂直方向に重なる領域である、少なくとも１つのマイクロ電子デバイスと、前記少なくとも１つのマイクロ電子デバイスと動作可能に連通している少なくとも１つのプロセッサと、前記少なくとも１つのプロセッサと動作可能に連通している少なくとも１つの周辺デバイスとを含む、システム。
実施形態２５：前記上部導電性構造体が前記下部導電性構造体と完全に重なり、前記相互接続が前記上部導電性構造体の幅および前記下部導電性構造体の幅と等しい幅を有し、前記相互接続の前記水平断面が前記個別開口の長さを有し、前記相互接続が前記個別開口の長さと等しい長さを有する、実施形態２４のシステム。
実施形態２６：前記上部導電性構造体が前記下部導電性構造体と部分的に重なり、前記個別開口が前記相互接続の水平断面より大きい面積を有する、実施形態２４のシステム。
本開示の構造体、装置、システムおよび方法は、それらの実装の様々な変更および代替形態が可能であるが、特定の実施形態を図面に例として示し、本明細書で詳細に説明した。しかし、本開示は、開示した特定の形態に限定されることを意図していない。逆に、本開示は、以下の添付の特許請求の範囲およびその法的同等物によって規定される本開示の範囲に含まれるすべての変更、組合せ、同等物、変形および代替物を包含する。
優先権主張
本出願は、２０１９年１０月１５日に出願された米国特許出願第１６／６５３，４４２号の出願日の優先権を主張する、２０２１年４月２２日に国際公開公報ＷＯ２０２１／０７６２６９Ａ１として英語で公開され日本国を指定する、２０２０年９月１８日に出願されたＰＣＴ出願番号ＰＣＴ／ＵＳ２０２０／０５１４４５の国内移行出願である。
交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す断面等角概略図であり、交差方向に向けられた導電性構造体間に自己整合した相互接続を含むマイクロ電子デバイス構造体を示す断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合する複数階層の相互接続を含むマイクロ電子デバイス構造体を製作するための、図１から図１４に示す段階に関連し、それらの段階に続く処理の様々な段階を示す断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合する複数階層の相互接続を含むマイクロ電子デバイス構造体を製作するための、図１から図１４に示す段階に関連し、それらの段階に続く処理の様々な段階を示す断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合する複数階層の相互接続を含むマイクロ電子デバイス構造体を製作するための、図１から図１４に示す段階に関連し、それらの段階に続く処理の様々な段階を示す断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合する複数階層の相互接続を含むマイクロ電子デバイス構造体を製作するための、図１から図１４に示す段階に関連し、それらの段階に続く処理の様々な段階を示す断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合する複数階層の相互接続を含むマイクロ電子デバイス構造体を製作するための、図１から図１４に示す段階に関連し、それらの段階に続く処理の様々な段階を示す断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合する複数階層の相互接続を含むマイクロ電子デバイス構造体を製作するための、図１から図１４に示す段階に関連し、それらの段階に続く処理の様々な段階を示す断面等角概略図である。 交差方向に向けられた導電性構造体と自己整合する複数階層の相互接続を含むマイクロ電子デバイス構造体を製作するための、図１から図１４に示す段階に関連し、それらの段階に続く処理の様々な段階を示す断面等角概略図であり、交差方向に向けられた導電性構造体と自己整合した複数階層の相互接続を含むマイクロ電子デバイス構造体を示す断面等角概略図である。 共線方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 共線方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 共線方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図である。 共線方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を製作するための処理の様々な段階を示す、断面等角概略図であり、共線方向に向けられた導電性構造体と自己整合した相互接続を含むマイクロ電子デバイス構造体を示す断面等角概略図である。 本開示の実施形態による、マイクロ電子デバイスを含む電子システムを示すブロック図である。
次に、第１の犠牲材料１０６を露出させるために、図４に示すようにハードマスク１０８を除去することができる。ハードマスク１０８は、（例えばＣＭＰなどの平坦化により）除去することができる。第１の犠牲材料１０６の一部がハードマスク１０８とともに除去されてもよい。しかし、ハードマスク１０８とともに第１の犠牲材料１０６がまったく除去されないか一部が除去されるかを問わず、相互接続の第１の高さ部分Ｈ１（Ｉ）を画定するのに十分な量の第１の犠牲材料１０６が残る。実施形態によっては、第１の高さ部分Ｈ１（Ｉ）は、相互接続の最終的な高さの大部分であってもよい。残りの第１の犠牲材料１０６は、残りの充填材料３０２の上面と同一平面である上面を有し得る。

Claims (20)

  1. マイクロ電子デバイスを形成する方法であって、
    第１の導電性構造体を含む少なくとも１つの第１のフィーチャを形成するために、第１の導電材料と第１の犠牲材料とをパターン形成することと、
    前記少なくとも１つの第１のフィーチャに隣接して誘電材料を形成することと、
    前記第１の犠牲材料と前記誘電材料との上に別の誘電材料を形成することと、
    前記第１の犠牲材料の少なくとも一部を露出させるために前記別の誘電材料を貫通して少なくとも１つの開口を形成することと、
    前記別の誘電材料の上と前記少なくとも１つの開口によって露出させた前記第１の犠牲材料の前記少なくとも一部の上とに第２の犠牲材料を形成することと、
    少なくとも１つの第２のフィーチャを形成するために前記第２の犠牲材料をパターン形成することと、
    前記少なくとも１つの第２のフィーチャに隣接して追加の誘電材料を形成することと、
    前記第１の導電材料の少なくとも一部を中に露出させる拡張開口を形成するために、前記第２の犠牲材料と、前記第１の犠牲材料の前記少なくとも一部とを除去することと、
    前記拡張開口のそれぞれの中に少なくとも１つの相互接続を形成するために、前記拡張開口に第２の導電材料を充填することとを含む、方法。
  2. 前記第２の犠牲材料と前記第１の犠牲材料の前記少なくとも一部とを除去することは、
    前記第２の犠牲材料を完全に除去することと、
    前記第１の犠牲材料の前記少なくとも一部を、前記別の誘電材料に隣接する前記第１の犠牲材料の少なくとも１つの他の部分を残した状態で除去することとを含む、請求項１に記載の方法。
  3. 前記第１の導電材料と前記第１の犠牲材料とをパターン形成することは、第１の軸に沿った方向の細長いフィーチャを形成することを含み、
    前記第２の犠牲材料をパターン形成することは、前記第１の軸と共線的ではない第２の軸に沿った方向の別の細長いフィーチャを形成することを含む、請求項１と２のいずれか一項に記載の方法。
  4. 前記第１の導電材料と前記第１の犠牲材料とをパターン形成することは、第１の軸に沿った方向の細長いフィーチャを形成することを含み、
    前記第２の犠牲材料をパターン形成することは、前記第１の軸に共線的な第２の軸に沿った方向の別の細長いフィーチャを形成することを含む、請求項１と２のいずれか一項に記載の方法。
  5. 前記拡張開口に前記第２の導電材料を充填することは、
    障壁材料とシード材料と核形成材料とのうちの１つまたは複数と、
    前記障壁材料と前記シード材料と前記核形成材料とのうちの前記１つまたは複数の上の少なくとも１つの他の導電材料と、
    を含むように前記第２の導電材料を形成することを含む、請求項１と２のいずれか一項に記載の方法。
  6. 前記第１の導電材料と前記第１の犠牲材料とをパターン形成する前に、
    基板を覆うように前記第１の導電材料の領域を形成することであって、前記第１の導電材料は銅を含まない、形成することをさらに含み
    前記拡張開口を充填するために前記第２の導電材料を形成することは、前記拡張開口内に銅を形成することを含む、請求項１と２のいずれか一項に記載の方法。
  7. 前記第１の導電性構造体を含む前記少なくとも１つの第１のフィーチャを形成するために前記第１の導電材料と前記第１の犠牲材料とをパターン形成することは、前記第１の導電性構造体上に前記第１の犠牲材料を含む細長いフィーチャを除去的に形成することを含み、
    前記少なくとも１つの第２のフィーチャを形成するために前記第２の犠牲材料をパターン形成することは、別の細長いフィーチャを形成するために前記第２の犠牲材料をパターン形成することを含み、
    前記拡張開口のそれぞれの中に前記少なくとも１つの相互接続を形成するために前記拡張開口に前記第２の導電材料を充填することは、前記第１の導電性構造体と物理的に接触する前記少なくとも１つの相互接続と一体に形成された第２の導電性構造体を形成するために、前記拡張開口内の前記第１の導電材料の前記少なくとも一部の上に前記第２の導電材料を付加的に形成することを含む、請求項１と２のいずれか一項に記載の方法。
  8. 凹部を形成するために前記追加の誘電材料に対して前記第２の導電材料を陥凹させることと、
    前記凹部内に第３の犠牲材料を形成することと、
    前記第３の犠牲材料上に前記誘電材料を形成することと、
    前記第３の犠牲材料の一部を露出させるために前記誘電材料を貫通して追加の開口を形成することと、
    前記追加の開口内の前記第３の犠牲材料の前記一部の上に第４の犠牲材料を形成することと、
    追加の細長いフィーチャを形成するために前記第４の犠牲材料をパターン形成することと、
    前記追加の細長いフィーチャに隣接して前記追加の誘電材料を形成することと、
    前記第２の導電性構造体の一部を露出させる追加の拡張開口を形成するために、前記第４の犠牲材料と、前記第３の犠牲材料の前記一部とを除去することと、
    前記第２の導電性構造体と物理的に接触する別の相互接続と一体に形成された第３の導電性構造体を形成するために、前記追加の拡張開口内の前記第２の導電性構造体の前記一部の上に少なくとも１つの第３の導電材料を付加的に形成することとをさらに含む、請求項７に記載の方法。
  9. 下部導電性構造体と上部導電性構造体との間の相互接続であって、前記下部導電性構造体と前記上部導電性構造体とが垂直方向に互いに重なり合う場所のみにおいて前記下部導電性構造体と前記上部導電性構造体の間の容積を占める相互接続と、
    前記相互接続が貫通して延びる誘電材料とを含む、マイクロ電子デバイス。
  10. 前記相互接続が前記上部導電性構造体と一体に形成されている、請求項９に記載のマイクロ電子デバイス。
  11. 前記下部導電性構造体の幅と等しい幅を有する部分犠牲材料の区分間に、前記相互接続の下部が配置されている、請求項９と１０のいずれか一項に記載のマイクロ電子デバイス。
  12. 前記相互接続は前記誘電材料内に形成された個別開口を通って延びる、請求項９と１０のいずれか一項に記載のマイクロ電子デバイス。
  13. 前記個別開口の幅は前記相互接続の幅より広く、
    前記個別開口の長さは前記相互接続の長さより長い、請求項１２に記載のマイクロ電子デバイス。
  14. 前記個別開口の幅は前記相互接続の幅より広く、
    前記個別開口の長さは前記相互接続の長さと等しい、請求項１２に記載のマイクロ電子デバイス。
  15. 前記相互接続は前記上部導電性構造体と一体となっており、前記下部導電性構造体と前記上部導電性構造体との間に直接配置され、
    前記相互接続は、
    前記下部導電性構造体の少なくとも１つの垂直側壁と同一平面にある少なくとも１つの垂直側壁と、
    前記上部導電性構造体の少なくとも１つの垂直側壁と同一平面にある少なくとも１つの他の垂直側壁とを含み、
    前記誘電材料が前記下部導電性構造体と前記上部導電性構造体との間にあり、
    前記誘電材料が、前記相互接続が通って延びる少なくとも１つの開口を画定する、請求項９に記載のマイクロ電子デバイス。
  16. 前記上部導電性構造体と垂直方向に重なる追加の導電性構造体と、
    前記追加の導電性構造体と一体となっており、前記上部導電性構造体と前記追加の導電性構造体との間に直接配置された別の相互接続であって、前記追加の導電性構造体が前記上部導電性構造体に重なる領域にのみ配置されている別の相互接続と、
    前記上部導電性構造体と前記追加の導電性構造体との間の別の誘電材料であって、前記別の相互接続が通って延びる少なくとも１つの他の開口を画定する別の誘電材料とをさらに含む、請求項１５に記載のマイクロ電子デバイス。
  17. 前記追加の導電性構造体は、前記下部導電性構造体に共線的な方向に向いているが、前記上部導電性構造体とは共線的な方向には向いていない、請求項１６に記載のマイクロ電子デバイス。
  18. 前記相互接続が前記誘電材料内の個別開口を通って延び、
    前記相互接続の水平断面が、前記上部導電性構造体が前記下部導電性構造体と垂直方向に重なる領域である、請求項９に記載の少なくとも１つのマイクロ電子デバイスと、
    前記請求項９に記載の少なくとも１つのマイクロ電子デバイスと動作可能に連通している少なくとも１つのプロセッサと、
    前記少なくとも１つのプロセッサと動作可能に連通している少なくとも１つの周辺デバイスとを含む、システム。
  19. 前記上部導電性構造体が前記下部導電性構造体と完全に重なり、
    前記相互接続が前記上部導電性構造体の幅および前記下部導電性構造体の幅と等しい幅を有し、
    前記相互接続の前記水平断面が前記個別開口の長さを有し、前記相互接続が前記個別開口の長さと等しい長さを有する、請求項１８に記載のシステム。
  20. 前記上部導電性構造体が前記下部導電性構造体と部分的に重なり、前記個別開口が前記相互接続の水平断面より大きい面積を有する、請求項１８に記載のシステム。
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