JPH0629183A - 位置合わせ方法、露光装置、半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】半導体装置製造において、設計上の配列座標値
に沿って規則正しく繰り返し整列した複数の層からなる
パターンが重なって形成された半導体基板上に、マスク
上のパターンを位置合わせする際に、前記複数の層から
なるパターンのどれに対しても高い位置合わせ精度で位
置合わせする方法を提供することにより、パターン設計
時のパターン占有面積を縮小し、チップ面積をより小さ
くし、歩留りの向上と、チップコストの低減を実現す
る。 【構成】基板上に、設計上の配列座標値に沿って規則正
しく繰り返し配列した複数の層からなるパターンを、所
定の基準位置に対して位置合わせする際に、前記複数の
層からなるパターンを前記所定の基準位置に合わせた時
の各位置を実測し、その実測値に基づいて、前記複数の
層からなるパターンの各々に対して平均的な位置に位置
合わせする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の層からなるパタ
ーンが、設計上の配列座標値に沿って規則正しく整列し
た基板を、所定の基準位置に対して位置合わせする方法
に関するものであり、特に、半導体装置製造における、
半導体基板とマスクとの位置合わせに関するものであ
る。

【０００２】

【従来の技術】従来技術の代表例として、半導体装置製
造において、半導体基板とマスクとを位置合わせする場
合について述べる。

【０００３】近年、半導体装置は急速に微細化、高密度
化が進み、これを製造する装置、特に、マスクの回路パ
ターンを、半導体基板上に形成された回路パターンの上
に重ね合わせて転写する露光装置にも、更に高精度なも
のが要求されてきている。このため、現在、露光装置
は、マスクの回路パターンを半導体基板上に一露光単位
（例えば、１チップ）を露光したら、前記半導体基板を
一定距離だけステッピングさせては再びマスクの回路パ
ターンを露光することを繰り返す、ステップアンドリピ
ート方式の装置、特に縮小投影型の露光装置（ステッパ
ー）が主流になっている。図３は、ステップアンドリピ
ート方式と従来の位置合わせ方法を説明する図である
が、この方式では、半導体基板３２をＸ−Ｙ２次元移動
ステージ３１に載置して、マスクの回路パターンの投影
像に対して位置決めするため、その投影像と前記半導体
基板３２上の各チップ３３とを精密に重ね合わせること
ができる。縮小投影露光装置の場合、マスクに設けられ
た位置合わせマークと、前記半導体基板３２上の各々の
チップ３３に付随した位置合わせマーク３４とを投影レ
ンズを介して直接観察、または、検出して位置合わせす
るスルーザレンズ方式の位置合わせ方法と、投影レンズ
から一定距離だけ離して設けた位置合わせ用の顕微鏡を
使って前記半導体基板全体の位置合わせを行なった後、
前記基板３２を投影レンズの直下に送り込むオフアクシ
ス方式の位置合わせ方法との２つの方法がある。一般
に、スルーザレンズ方式は、前記半導体基板３２上の各
チップ３３毎に位置合わせすることから、重ね合わせ精
度は高くなるものの、１枚の基板の露光処理時間が長く
なるという問題がある。オフアクシス方式の場合は、一
度前記半導体基板３２全体の位置合わせが完了したら、
前記チップ３３の配列に従って前記基板３２をステッピ
ングさせるだけなので、露光処理時間が短縮される。し
かしながら、前記各チップ３３毎の位置合わせを行なわ
ないため、前記半導体基板３２の伸縮や、前記基板３２
の前記ステージ３１上での回転誤差、また、前記ステー
ジ３１自体の直交度などの影響で満足な重ね合わせ精度
が得られない。そこで最近、前記半導体基板３２上に配
列された前記複数のチップ３３の全てではなく、その内
のいくつかについてのみ、マスクのパターンの投影位置
などの基準位置との位置合わせを実施し、後は単にステ
ッピングだけでより精密な位置合わせを可能とする方法
が提案され、現在、位置合わせ方法の主流となってい
る。

【０００４】図３に基づいてその方法を以下に説明す
る。Ｘ−Ｙ２次元移動ステージ３１に載置された半導体
基板３２上に設計上の配列座標値に沿って規則的に整列
した複数のチップ３３の各々を、所定の基準位置（マス
クのパターン投影位置）に対してステップアンドリピー
ト方式で順次位置合わせする方法において、前記チップ
３３の設計上の配列座標値（Ｄｎ）に基づいて前記半導
体基板３２を移動させ、前記複数のチップ３３の内のい
くつか（例えば、斜線部の５チップ）を基準位置に合わ
せた時の各位置を、前記各チップ３３上に設けられた位
置合わせマーク３４を用いて実測し、その設計上の配列
座標値（Ｄｎ）とステップアンドリピート方式で位置合
わせすべき実際の配列座標値（Ｆｎ）とが、所定の誤差
パラメータ（前記半導体基板３２の残存回転θ、及び、
線形伸縮Ｒ、前記ステージ３１の直交度Ｗとを含む変換
行列Ａと、前記半導体基板３２の２次元的な位置の並進
量の行列Ｏ）とを含んで一義的な関係（行列式 Ｆｎ＝
Ａ・Ｄｎ＋Ｏ）にあるものとした時、前記複数の実測値
と前記実際の配列座標値（Ｆｎ）との平均的な偏差が最
小になるように、前記誤差パラメータ（Ａ、Ｏ）と前記
設計上の配列座標値（Ｄｎ）とに基づいて、最小二乗法
により前記誤差パラメータを決定し、前記誤差パラメー
タと前記設計上の配列座標値（Ｄｎ）とに基づいて、前
述の一義的な関係式から前記実際の配列座標値（Ｆｎ）
を算出し、ステップアンドリピート方式の位置合わせ時
に、その算出された実際の配列座標値（Ｆｎ）に応じて
前記半導体基板３２を位置合わせするものである。この
ように、この方式によっては、露光処理時間を短く保っ
たまま、高い精度で位置合わせが行えるようになった。

【０００５】また、図４は、前述の誤差パラメータを視
覚的に説明する図であるが、図４（ａ）は、半導体基板
上に設計上の配列座標（Ｄｎ）に沿って規則的に整列し
た複数のチップ４１の各々を、所定の基準位置に対して
ステップアンドリピート方式で順次位置合わせする際
に、前記各チップ４１の設計上の配列座標に基づいて前
記半導体基板を移動させ、前記各チップ４１を前記基準
位置に合わせた時の重ね合わせずれ４２を実測した結果
を示すものであり、実測された生のデータ、すなわち、
総合エラーを示す図である。更に、図４（ｂ）から図４
（ｅ）は、図４（ａ）の総合エラーである前記実測値を
基に、前述の実際の配列座標値（Ｆｎ）との平均的な偏
差が最小になるように決定、分離された誤差パラメー
タ、すなわち、並進エラー、伸縮エラー、回転エラー、
及び、直交度エラーをそれぞれ示した図である。

【０００６】

【発明が解決しようとする課題】しかし、前述の従来技
術には問題点がある。そこで、半導体装置製造におい
て、半導体基板とマスクとをステップアンドリピート方
式で位置合わせする場合を例に、その問題点を以下に述
べる。

【０００７】半導体装置は、複数回のフォトエッチング
工程を経て、半導体基板上に順次回路パターンを重ねて
形成していくことにより製造される。図２（ａ）は、第
１から第４層のパターンを順次形成する際の位置合わせ
順を示す図であるが、従来においては、次の層を、その
直前の層に対して順次位置合わせしていくのが一般的で
あり、ある層のパターンを、それ以前に形成された複数
の層に対して同時に位置合わせすることはなかった。ま
た、図２（ｂ）は、マスク上の第４層のパターンを従来
の位置合わせ方法によって位置合わせする時の誤差パラ
メータを算出した結果を示す図であるが、前述のよう
に、第４層のパターンは、第３層のパターンに対しての
み位置合わせするため、当然のことながら、第１層と、
第２層に関する誤差パラメータを抽出することができな
い。従って、第４層のパターンを位置合わせした後の、
第１から第３層のパターンの各々に対する重ね合わせず
れは、図２（ｃ）に示されるように、第３層については
直接位置合わせを行なっているため、０．１５μｍとい
う高い位置合わせ精度が実現できているが、第１層と、
第２層とは間接的な位置合わせになっているため、十分
な位置合わせ精度を得ることができない。特に、第１層
については、第２層に比べ、より間接的な位置合わせと
なっているため、その精度は極めて悪い。これは、半導
体基板上に何層ものパターンを順次配置していく上で非
常に大きな障害となる。

【０００８】図５は、第１層から第４層のパターン配置
と、第４層のパターンと、第１から第３層のパターンの
各々との重ね合わせ余裕を示す図であるが、図２（ｃ）
に示す各層間の重ね合わせずれ量を考慮すれば、各層間
の重ね合わせ余裕として、第１層−第４層間は０．４μ
ｍ、第２層−第４層間は０．３μｍ、第３層−第４層間
は０．２μｍの余裕が必要になる。従って、直接的では
なく、間接的な位置合わせになればなるほど広い重ね合
わせ余裕が必要になり、それだけ、パターン設計時のパ
ターン占有面積が広くなる。これは、結果的にチップの
大面積化を招き、歩留りの低下、及び、チップコストの
増大につながる重大な問題である。

【０００９】このように従来技術では、ある層のパター
ンを位置合わせする場合、すでに基板上に形成された複
数の層の内のある一つの層のパターンに対してのみ直接
位置合わせを行なう方式であるため、間接的な位置合わ
せとなる他の層のパターンとの位置合わせ精度が大きく
劣化するという問題があり、特に、半導体装置製造にお
いては、それがパターン設計時のパターン占有面積の増
加を招き、チップの大面積化につながることから、歩留
りの低下、及び、チップコストの増大を引き起こす極め
て重要な問題である。

【００１０】そこで本発明は、このような問題点を解決
するものであり、その目的とするところは、基板上に、
設計上の配列座標に沿って規則正しく繰り返し配列した
複数の層からなるパターンを、所定の基準位置に対して
位置合わせする際に、前記複数の層のどれに対しても高
い精度で位置合わせできる方法を提供することにある
が、特に、半導体装置製造において、設計上の配列座標
値に沿って規則正しく繰り返し整列した複数の層からな
るパターンが重なって形成された半導体基板上に、マス
ク上のパターンを位置合わせする際に、前記複数の層か
らなるパターンのどれに対しても高い精度で位置合わせ
できる方法を提供することにより、パターン設計時のパ
ターン占有面積を縮小し、チップ面積をより小さくする
ことで、歩留りの向上と、チップコストの低減を実現す
ることを目的とする。

【００１１】

【課題を解決するための手段】１．本発明の位置合わせ
方法は、基板上に、設計上の配列座標値に沿って規則正
しく繰り返し配列した複数の層からなるパターンを、所
定の基準位置に対して位置合わせする際に、前記複数の
層からなるパターンを前記所定の基準位置に合わせた時
の各位置を実測し、その実測値に基づいて、前記複数の
層からなるパターンの各々に対して平均的な位置に位置
合わせすることを特徴とする。

【００１２】２．本発明の位置合わせ方法は、基板上
に、設計上の配列座標値に沿って規則正しく繰り返し配
列した複数の層からなるパターンを、所定の基準位置に
対してスッテップアンドリピート方式で順次位置合わせ
する際に、前記繰り返し整列したパターンのいくつか
を、前記基準位置に合わせた時の各位置を実測し、前記
設計上の配列座標値と、前記ステップアンドリピート方
式で位置合わせすべき実際の配列座標値とが、所定の誤
差パラメータを含んで一義的な関係にあるものとした
時、前記複数の実測値と前記実際の配列座標値との平均
的な偏差が最小になるように前記誤差パラメータを決定
し、前記決定された誤差パラメータと、前記設計上の配
列座標値とに基づいて前記実際の配列座標値を算出し、
ステップアンドリピート方式の位置合わせ時に、前記算
出された実際の配列座標値に応じて位置決めする方法に
おいて、前記誤差パラメータを、前記基板上に形成され
た複数の層からなるパターンの各々に対して求め、それ
らを平均した値を最終的な誤差パラメータとして位置合
わせすることを特徴とする。

【００１３】３．本発明の露光装置は、設計上の配列座
標値に沿って規則正しく繰り返し整列した複数の層から
なるパターンが重なって形成された基板上に、マスク上
のパターンを位置合わせし、露光する装置において、第
１項、及び、第２項記載の位置合わせ機能を有すること
を特徴とする。

【００１４】４．本発明の半導体装置の製造方法は、設
計上の配列座標値に沿って規則正しく繰り返し整列した
複数の層からなるパターンが重なって形成された半導体
基板上に、マスク上のパターンを位置合わせする際に、
第１項、及び、第２項記載の方法により位置合わせする
ことを特徴とする。

【００１５】

【実施例】半導体装置製造に用いられる縮小投影型の露
光装置に本発明の位置合わせ方法を採用し、設計上の配
列座標値に沿って規則正しく繰り返し整列した複数の層
からなるパターンが重なって形成された半導体基板上
に、ステップアンドリピート方式でマスク上のパターン
を位置合わせする場合を例に、本発明の実施例を述べ
る。

【００１６】図１（ａ）は、本発明の位置合わせ方法に
いおいて、マスク上の第４層のパターンを、すでに半導
体基板上に形成された第１から第３層のパターンの各々
に対して位置合わせすることを示す図であるが、このよ
うに、マスク上のパターンを、すでに基板上に形成され
た複数の層からなるパターンの各々に対して位置合わせ
することが、本発明の最大の特徴である。

【００１７】図３（ｂ）は、チップ３３上に設けられた
第１から第３層の位置合わせマーク（３５、３６、３
７）を示す図であるが、本発明においては、半導体基板
３２上の各チップ３３に、それぞれ第１から第３層の位
置合わせマーク（３５、３６、３７）を設けた。そし
て、これらの位置合わせマーク（３５、３６、３７）を
用いた本発明の位置合わせ方法を、図３（ａ）に基づい
て以下に説明する。

【００１８】本発明の位置合わせ方法は、図３（ａ）に
おいて、縮小投影型露光装置のＸ−Ｙ２次元移動ステー
ジ３１に載置された半導体基板３２上に設計上の配列座
標値に沿って規則的に整列した複数のチップ３３の各々
を、所定の基準位置（マスクのパターン投影位置）に対
してステップアンドリピート方式で順次位置合わせする
場合、まず、前記チップ３３の設計上の配列座標値（Ｄ
ｎ）に基づいて前記半導体基板３２を移動させ、前記複
数のチップ３３の内のいくつか（例えば、斜線部の５チ
ップ）を基準位置に合わせた時の各位置を、前記各チッ
プ３３上に設けられた位置合わせマーク３４を用いて実
測する。そして、その設計上の配列座標値（Ｄｎ）とス
テップアンドリピート方式で位置合わせすべき実際の配
列座標値（Ｆｎ）とが、所定の誤差パラメータ（前記半
導体基板３２の残存回転θ、及び、線形伸縮Ｒ、前記ス
テージ３１の直交度Ｗとを含む変換行列Ａと、前記半導
体基板３２の２次元的な位置の並進量の行列Ｏ）とを含
んで一義的な関係（行列式Ｆｎ＝Ａ・Ｄｎ＋Ｏ）にある
ものとして、前記複数の実測値と前記実際の配列座標値
（Ｆｎ）との平均的な偏差が最小になるように、前記誤
差パラメータ（Ａ、Ｏ）と前記設計上の配列座標値（Ｄ
ｎ）とに基づいて、最小二乗法により前記誤差パラメー
タを決定し、前記誤差パラメータと前記設計上の配列座
標値（Ｄｎ）とに基づいて、前述の一義的な関係式から
前記実際の配列座標値（Ｆｎ）を算出し、ステップアン
ドリピート方式の位置合わせ時に、その算出された実際
の配列座標値（Ｆｎ）に応じて前記半導体基板３２を位
置合わせするという方式に基づくものである。ここまで
は、従来の位置合わせ方法と同様であるが、本発明で
は、前述の誤差パラメータの抽出を、図３（ｂ）の第１
から第３層の位置合わせマーク（３５、３６、３７）を
用いて、各々の層について別々に行い、更に、それらを
平均した値を最終的な誤差パラメータとして、前述の実
際の配列座標値（Ｆｎ）の算出に用い、位置合わせを行
なうという方式を採用している点が特徴であり、これ
が、従来技術と大きく異なるところである。また、図１
（ｂ）に、前記第１から第３層に対してそれぞれ抽出さ
れた誤差パラメータと、それらを平均した最終的な誤差
パラメータの値を示す。図１（ｂ）によれば、当然のこ
とながら、誤差パラメータの正負、絶対量は、各層毎に
異なっている。これが、ある一つの層にだけ着目して直
接位置合わせを行なったのでは、間接的な位置合わせ関
係にある層との重ね合わせ精度が劣化するという理由で
ある。次に、図１（ｃ）は、前述した本発明の位置合わ
せ方法によって、マスク上の第４層のパターンを、半導
体基板上の第１から第３層のパターンに対して位置合わ
せしたした時の、それぞれの層に対する重ね合わせずれ
を示した図であるが、本発明では、各層に対して平均的
な位置に位置合わせすることを最大の特徴としているた
め、従来技術のように、あつ一つの層に対してのみ直接
位置合わせした場合の重ね合わせ精度０．１５μｍには
多少劣るが、どの層に対しても位置的なバランスが良
く、全ての層について０．２μｍ以内という高い精度を
得ることができた。これによって、パターン設計時の各
層間の重ね合わせ余裕は、どの層間についても０．２μ
ｍから０．２５μｍの余裕を設ければ十分であり、パタ
ーン占有面積の縮小化が可能となり、チップ面積を小さ
く抑え、歩留りの向上と、チップコストの低減を実現す
ることができた。また、本実施例においては、誤差パラ
メータを、各層のパターンについて、各々独立に抽出す
る方式を用いているため、各層に対して平均的な位置へ
位置合わせするだけでなく、ある特定の層に重みをおい
た位置合わせを行なうなど、さまざまな応用が可能であ
るという利点もある。

【００１９】以上、本発明の一実施例を述べたが、これ
以外にも、 １）縮小投影型以外の露光装置、例えば、等倍投影型の
ステッパーや、プロキシミティ型のステッパーであるＸ
線露光装置などに、本発明の位置合わせ方法を適用する
場合。

【００２０】２）露光装置以外の分野において、半導体
基板や、複数のチップパターンを有するマスクなどを検
査する装置（欠陥検査装置、プローバなど）で、各チッ
プ毎にステップアンドリピート方式で、検査視野や、プ
ローブ針などの基準位置に対して位置合わせする場合。

【００２１】３）ステップアンドリピート以外の方式、
例えば、基板全体を一括で位置合わせする方式を用いた
装置に、本発明の位置合わせ方法を適用する場合。

【００２２】４）基板上に形成されている複数の層のす
べてではなく、その内のいくつかの層に対してのみ、あ
る所定の基準位置に合わせた時の各位置を実測し、それ
ぞれの平均的な位置へ位置合わせする場合。

【００２３】５）基板上に形成された複数の層の各々に
対して、平均的な位置に位置合わせするのではなく、あ
る特定の層に重みをおいて位置合わせする場合。

【００２４】６）位置合わせに必要な誤差パラメータと
して、並進エラー、伸縮エラー、回転エラー、直交度エ
ラーの全てではなく、その内のいくつかのパラメータを
対象に位置合わせを行なう場合や、前述の誤差パラメー
タとは別のパラメータを対象に位置合わせする場合。

【００２５】などの場合についても、本実施例と同様な
効果が期待できる。

【００２６】

【発明の効果】以上述べたように本発明によれば、 １．基板上に、設計上の配列座標値に沿って規則正しく
繰り返し配列した複数の層からなるパターンを、所定の
基準位置に対して位置合わせする際に、前記複数の層か
らなるパターンを前記所定の基準位置に合わせた時の各
位置を実測し、その実測値に基づいて、前記複数の層か
らなるパターンの各々に対して平均的な位置に位置合わ
せする。

【００２７】２．基板上に、設計上の配列座標値に沿っ
て規則正しく繰り返し配列した複数の層からなるパター
ンを、所定の基準位置に対してスッテップアンドリピー
ト方式で順次位置合わせする際に、前記繰り返し整列し
たパターンのいくつかを、前記基準位置に合わせた時の
各位置を実測し、前記設計上の配列座標値と、前記ステ
ップアンドリピート方式で位置合わせすべき実際の配列
座標値とが、所定の誤差パラメータを含んで一義的な関
係にあるものとした時、前記複数の実測値と前記実際の
配列座標値との平均的な偏差が最小になるように前記誤
差パラメータを決定し、前記決定された誤差パラメータ
と、前記設計上の配列座標値とに基づいて前記実際の配
列座標値を算出し、ステップアンドリピート方式の位置
合わせ時に、前記算出された実際の配列座標値に応じて
位置決めする方法において、前記誤差パラメータを、前
記基板上に形成された複数の層からなるパターンの各々
に対して求め、それらを平均した値を最終的な誤差パラ
メータとして位置合わせする。

【００２８】３．設計上の配列座標値に沿って規則正し
く繰り返し整列した複数の層からなるパターンが重なっ
て形成された基板上に、マスク上のパターンを位置合わ
せし、露光する装置において、第１項、及び、第２項記
載の位置合わせ機能を有する。 ４．設計上の配列座標値に沿って規則正しく繰り返し整
列した複数の層からなるパターンが重なって形成された
半導体基板上に、マスク上のパターンを位置合わせする
際に、第１項、及び、第２項記載の方法により位置合わ
せする。

【００２９】ことにより、基板上に、設計上の配列座標
に沿って規則正しく繰り返し配列した複数の層からなる
パターンを、所定の基準位置に対して位置合わせする際
に、前記複数の層のどれに対しても高い位置合わせ精度
で位置合わせできるという効果を有するものであるが、
特に、半導体装置製造において、設計上の配列座標値に
沿って規則正しく繰り返し整列した複数の層からなるパ
ターンが重なって形成された半導体基板上に、マスク上
のパターンを位置合わせする際に、前記複数の層からな
るパターンのどれに対しても高い位置合わせ精度で位置
合わせすることができ、パターン設計時のパターン占有
面積を縮小し、チップ面積をより小さくすることが可能
となり、歩留りの向上と、チップコストの低減を実現で
きる効果を有するものである。

【図面の簡単な説明】

【図１】（ａ） 本発明の位置合わせ方法において、第
４層のパターンを第１から第３層のパターンの各々に対
して位置合わせすることを示す図である。 （ｂ） 本発明の位置合わせ方法において、第１から第
３層のパターンを所定の基準位置（第４層のパターンの
投影位置）に合わせた時の誤差パラメータを、各層毎に
示す図である。 （ｃ） 本発明の位置合わせ方法によって第４層のパタ
ーンを位置合わせした時の、第１から第３層の各々のパ
ターンに対する重ね合わせずれを示す図である。

【図２】（ａ） 従来の位置合わせ方法において、第１
から第４層のパターンを順次前の層に対して位置合わせ
することを示す図である。 （ｂ） 従来の位置合わせ方法において、第３層のパタ
ーンを所定の基準位置（第４層のパターンの投影位置）
に合わせた時の誤差パラメータを示す図である。 （ｃ） 従来の位置合わせ方法によって第４層のパター
ンを位置合わせした時の、第１から第３層の各々のパタ
ーンに対する重ね合わせズレを示す図である。

【図３】（ａ） ステップアンドリピート方式の位置合
わせ方法を説明する図である。 （ｂ） チップ上に設けられた第１から第３層の位置合
わせマークを示す図である。

【図４】（ａ） 半導体基板上に設計上の配列座標に沿
って規則的に整列した複数のチップの各々を、所定の基
準位置に対してステップアンドリピート方式で順次位置
合わせする際に、前記各チップを前記基準位置に合わせ
た時の重ね合わせずれを実測した結果を示すものであ
り、実測された生のデータ、すなわち、総合エラーを示
す図である。 （ｂ） （ａ）の総合エラーから、誤差パラメータの一
つである並進エラー成分を分離して示した図である。 （ｃ） （ａ）の総合エラーから、誤差パラメータの一
つである伸縮エラー成分を分離して示した図である。 （ｄ） （ａ）の総合エラーから、誤差パラメータの一
つである回転エラー成分を分離して示した図である。 （ｅ） （ａ）の総合エラーから、誤差パラメータの一
つである直交度エラー成分を分離して示した図である。

【図５】第１から第４層のパターン配置と、第４層のパ
ターンと第１から第３層のパターンの各々との重ね合わ
せ余裕を示す図である。

【符号の説明】

３１ Ｘ−Ｙ２次元移動ステージ ３２ 半導体基板 ３３ チップ ３４ 位置合わせマーク ３５ 第１層の位置合わせマーク ３６ 第２層の位置合わせマーク ３７ 第３層の位置合わせマーク ４１ チップ ４２ 重ね合わせずれ ５１ 第１層のパターン ５２ 第２層のパターン ５３ 第３層のパターン ５４ 第４層のパターン ５５ 第１層と第４層のパターンとの重ね合わせ余裕 ５６ 第２層と第４層のパターンとの重ね合わせ余裕 ５７ 第３層と第４層のパターンとの重ね合わせ余裕

Claims (4)

【特許請求の範囲】
1. 【請求項１】基板上に、設計上の配列座標値に沿って規
   則正しく繰り返し配列した複数の層からなるパターン
   を、所定の基準位置に対して位置合わせする際に、前記
   複数の層からなるパターンを前記所定の基準位置に合わ
   せた時の各位置を実測し、その実測値に基づいて、前記
   複数の層からなるパターンの各々に対して平均的な位置
   に位置合わせすることを特徴とする位置合わせ方法。
2. 【請求項２】基板上に、設計上の配列座標値に沿って規
   則正しく繰り返し配列した複数の層からなるパターン
   を、所定の基準位置に対してスッテップアンドリピート
   方式で順次位置合わせする際に、前記繰り返し整列した
   パターンのいくつかを、前記基準位置に合わせた時の各
   位置を実測し、前記設計上の配列座標値と、前記ステッ
   プアンドリピート方式で位置合わせすべき実際の配列座
   標値とが、所定の誤差パラメータを含んで一義的な関係
   にあるものとした時、前記複数の実測値と前記実際の配
   列座標値との平均的な偏差が最小になるように前記誤差
   パラメータを決定し、前記決定された誤差パラメータ
   と、前記設計上の配列座標値とに基づいて前記実際の配
   列座標値を算出し、ステップアンドリピート方式の位置
   合わせ時に、前記算出された実際の配列座標値に応じて
   位置決めする方法において、前記誤差パラメータを、前
   記基板上に形成された複数の層からなるパターンの各々
   に対して求め、それらを平均した値を最終的な誤差パラ
   メータとして位置合わせすることを特徴とする位置合わ
   せ方法。
3. 【請求項３】設計上の配列座標値に沿って規則正しく繰
   り返し整列した複数の層からなるパターンが重なって形
   成された基板上に、マスク上のパターンを位置合わせ
   し、露光する装置において、請求項１、及び、請求項２
   記載の位置合わせ機能を有することを特徴とする露光装
   置。
4. 【請求項４】設計上の配列座標値に沿って規則正しく繰
   り返し整列した複数の層からなるパターンが重なって形
   成された半導体基板上に、マスク上のパターンを位置合
   わせする際に、請求項１、及び、請求項２記載の方法に
   より位置合わせすることを特徴とする半導体装置の製造
   方法。