KR20170136444A - 결정 방법, 형성 방법, 물품의 제조 방법 및 기억 매체 - Google Patents

결정 방법, 형성 방법, 물품의 제조 방법 및 기억 매체 Download PDF

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Abstract

제1 패턴 요소가 각각 형성된 복수의 영역을 갖는 제1 층 위의 제2 층에, 제2 패턴 요소를 상기 복수의 영역의 각각에 대해서 형성할 때의 오프셋값을 결정하는 결정 방법은, 상기 제2 층 위에 설치되어야 할 제3 층에는 제3 패턴 요소가 상기 복수의 영역에 일괄해서 형성되고, 상기 결정 방법은, 상기 복수의 영역의 각각에 있어서의 상기 제1 패턴 요소의 위치를 나타내는 제1 층 정보를 얻는 제1 공정과, 상기 제1 층 정보에 기초하여, 상기 제3 층에 형성해야 할 상기 제3 패턴 요소의 위치를 나타내는 제3 층 정보를 구하는 제2 공정과, 상기 제1 층 정보 및 상기 제3 층 정보에 기초하여, 상기 제2 패턴 요소가, 상기 제1 패턴 요소와 상기 제3 패턴 요소에 각각 중첩되도록 상기 오프셋값을 결정하는 제3 공정을 포함한다.

Description

결정 방법, 형성 방법, 물품의 제조 방법 및 기억 매체{DETERMINATION METHOD, FORMATION METHOD, METHOD OF MANUFACTURING ARTICLE AND RECORDING MEDIUM}
본 발명은 결정 방법, 형성 방법, 물품의 제조 방법 및 기억 매체에 관한 것이다.
최근, 팬 아웃 웨이퍼 레벨 패키징(FOWLP: Fan Out Wafer Level Packaging)이라고 불리는 반도체 디바이스의 패키징 방법이, 반도체 디바이스 제조 공정에 사용되고 있다. FOWLP란, 패턴을 각각 갖는 복수의 칩을 배열해서 몰드재 등으로 굳힘으로써 구성된 기판(층) 위에, 당해 복수의 칩의 패턴끼리를 결선하기 위한 배선 패턴의 층을 리소그래피 장치를 사용해서 형성하는 방법이다.
그러나, 기판에 있어서의 복수의 칩(영역)에는, 굳히기 전의 복수의 칩의 배열 정밀도가 불충분하거나, 복수의 칩을 굳힐 때에 각 칩에 의도하지 않은 힘이 가해지거나 함으로써, 위치 어긋남이나 회전 어긋남 등이 개별로 생기는 경우가 있다. 이 경우, 복수의 칩에 걸쳐서 중첩해야 할 배선 패턴을 각 칩의 패턴에 접속하도록 형성하는 것, 즉 복수의 칩의 패턴끼리를 배선 패턴에 의해 결선하는 것이 곤란해질 수 있다. 특허문헌 1에는, 기판에 있어서의 복수의 칩의 배열에 따라서, 배선 패턴의 데이터 자신을 보정하는 방법이 제안되어 있다.
일본특허공개 제2013-58520호 공보
특허문헌 1에 기재된 방법에서는, 배선 패턴을 형성하는 대상의 복수의 칩의 배열에 따라서, 배선 패턴의 형성 시마다 배선 패턴의 데이터를 보정할 필요가 생길 수 있기 때문에, 배선 패턴의 형성 공정이 번잡해질 수 있다. 특히, 노광 장치나 임프린트 장치와 같이 원판을 사용해서 기판 위에 패턴을 형성하는 리소그래피 장치에서는, 보정된 배선 패턴의 데이터에 따라서 원판을 새롭게 다시 만들 필요가 생겨서, 배선 패턴의 형성 공정이 번잡해질 수 있다.
그래서, 본 발명은 복수의 영역을 갖는 층의 위의 층에, 복수의 영역에 걸쳐서 패턴을 형성하기 위해 유리한 기술을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 일측면으로서의 결정 방법은, 제1 패턴 요소가 각각 형성된 복수의 영역을 갖는 제1 층 위의 제2 층에, 상기 제1 패턴 요소에 중첩해야 할 제2 패턴 요소를 상기 복수의 영역의 각각에 대해서 형성할 때의 오프셋값을 결정하는 결정 방법이며, 상기 제2 층 위에 설치되어야 할 제3 층에는, 상기 제1 패턴 요소 위에 중첩해야 할 제3 패턴 요소가 상기 복수의 영역에 일괄해서 형성되고, 상기 결정 방법은 상기 복수의 영역의 각각에 있어서의 상기 제1 패턴 요소의 위치를 나타내는 제1 층 정보를 얻는 제1 공정과, 상기 제1 층 정보에 기초하여, 상기 제3 층에 형성해야 할 상기 제3 패턴 요소의 위치를 나타내는 제3 층 정보를 구하는 제2 공정과, 상기 제1 층 정보 및 상기 제3 층 정보에 기초하여, 상기 제2 패턴 요소가, 상기 제1 패턴 요소와 상기 제3 패턴 요소에 각각 중첩되도록, 상기 복수의 영역의 각각에 대해서 상기 오프셋값을 결정하는 제3 공정을 포함하는 것을 특징으로 한다.
본 발명의 다른 목적 또는 그 외의 측면은, 이하, 첨부 도면을 참조하여 설명되는 바람직한 실시 형태에 의해 밝혀질 것이다.
본 발명에 따르면, 예를 들어 복수의 영역을 갖는 층의 위의 층에, 복수의 영역에 걸쳐서 패턴을 형성하기 위해서 유리한 기술을 제공할 수 있다.
도 1은 노광 장치의 구성을 도시하는 도면이다.
도 2는 재구성 기판을 도시하는 도면이다.
도 3은 배선 패턴을 형성하는 방법을 나타내는 흐름도이다.
도 4는 배선 패턴을 형성할 때의 각 상태를 도시하는 도면이다.
도 5는 배선 패턴을 형성할 때의 각 상태를 도시하는 도면이다.
도 6은 배선 패턴을 형성할 때의 각 상태를 도시하는 도면이다.
도 7은 오프셋값의 결정 방법을 나타내는 흐름도이다.
도 8은 오프셋값과 비아 패턴의 어긋남의 관계를 도시하는 도면이다.
도 9는 배선 패턴의 보정 파라미터를 설명하기 위한 도면이다.
도 10은 배선 패턴을 형성할 때의 각 상태를 도시하는 도면이다.
이하, 첨부 도면을 참조하여, 본 발명의 적합한 실시 형태에 대해서 설명한다. 또한, 각 도면에 있어서, 동일한 부재 내지 요소에 대해서는 동일한 참조 번호를 첨부하고, 중복된 설명은 생략한다. 이하의 설명에 있어서, XY 방향(X 방향 및 Y 방향)은, 기판(재구성 기판)의 면과 평행한 방향을 나타내고, Z 방향은 기판(재구성 기판)의 면과 수직인 방향을 나타내는 것으로 한다. 또한, 이하의 실시 형태에서는, FOWLP(Fan Out Wafer Level Packaging)를 예시해서 설명한다.
<제1 실시 형태>
[리소그래피 장치에 대해서]
먼저, FOWLP에 사용되는 리소그래피 장치(패턴 형성 장치)에 대해서, 도 1을 참조하면서 설명한다. 여기에서는, 리소그래피 장치로서, 마스크의 패턴을 기판에 전사하는(기판을 노광하는) 노광 장치에 대해서 설명하지만, 그에 한정되는 것은 아니다. 예를 들어, 몰드를 사용해서 기판 위의 임프린트재에 패턴을 형성하는 임프린트 장치나 하전 입자선을 기판에 조사한 당해 기판에 패턴을 형성하는 묘화 장치 등의 리소그래피 장치도 FOWLP에 적용할 수 있다.
도 1은 노광 장치(100)의 구성을 도시하는 개략도이다. 노광 장치(100)는 사출부(1)와, 조명 광학계(2)와, 마스크 스테이지(3)와, 투영 광학계(4)와, 기판 스테이지(5)와, 검출부(6)와, 제어부(7)를 포함할 수 있다. 제어부(7)는, 예를 들어 CPU나 메모리(기억부) 등을 갖는 컴퓨터를 포함하고, 노광 장치(100)에 있어서의 노광 처리를 제어한다(노광 장치(100)의 각 부를 제어한다).
사출부(1)는, 예를 들어 i선 수은 램프나 엑시머 레이저 등의 광원을 포함하고, 기판(9)을 노광하는 광을 사출한다. 조명 광학계(2)는 마스크 스테이지(3)에 보유 지지된 마스크(8)가 균일하게 조명되도록, 사출부(1)로부터 사출된 광을 정형한다. 투영 광학계(4)는, 소정의 배율(예를 들어 1배)을 갖고, 마스크(8)에 형성된 패턴을 기판(9)에 투영한다. 기판 스테이지(5)는 기판(9)을 보유 지지해서 이동 가능하게 구성된다. 기판 스테이지(5)는, 도시하지 않은 간섭계나 인코더 등에 의해 위치나 자세가 고정밀도로 제어될 수 있다. 검출부(6)는 투영 광학계(4)를 통하지 않고 기판(9)에 형성된 마크를 검출하는, 소위 오프 액시스 스코프를 포함할 수 있다. 이와 같이 구성된 노광 장치(100)는 마스크(8)에 형성된 패턴을 투영 광학계(4)를 통해서 기판(9)(구체적으로는, 기판 위에 미리 도포된 감광재)에 투영하고, 당해 기판(9)을 노광함으로써, 기판(9)에 마스크(8)의 패턴을 전사할 수 있다.
[FOWLP에 대해서]
이어서, FOWLP에 대해서 설명한다. FOWLP는, 도 2에 도시한 바와 같이, 다이싱되어 서로 독립(분리)된 복수의 반도체칩(11)을 배열해서 몰드재(13)(수지) 등으로 굳힘으로써 재구성된 재구성 기판(10) 위에, 배선 패턴 등을 형성하는 방법이다. 배선 패턴 등은, 리소그래피 장치(노광 장치(100))를 사용해서 형성될 수 있다. 또한, FOWLP에 있어서의 배선 패턴은, 복수의 반도체칩(11)의 패턴끼리를 결선하기 위해, 복수의 반도체칩(11)에 걸쳐서 일괄하여 형성될 수 있다.
이하에, FOWLP에 있어서 배선 패턴을 형성하는 방법에 대해서, 도 3 및 도 4를 참조하면서 설명한다. 도 3은 FOWLP에 있어서 배선 패턴을 형성하는 방법을 나타내는 흐름도이다. 또한, 도 4의 (a) 내지 (c)는, FOWLP에 있어서 배선 패턴을 형성할 때의 각 상태를 도시하는 도면이며, 복수(2개)의 반도체칩(11a, 11b)에 대하여 배선 패턴을 형성할 때의 각 상태를 나타내고 있다. 각 도면에 있어서의 상측 도면은 복수(2개)의 반도체칩(11)을 위(Z 방향)에서 본 도면이고, 하측 도면은 복수의 반도체칩(11)을 옆(Y 방향)에서 본 도면(a-a 단면도)이다.
S11에서는, 다이싱되어 서로 분리된 복수의 반도체칩(11)을 배열해서 몰드재(13) 등으로 굳힘으로써 재구성 기판(10)(제1 층)을 형성한다. 도 4의 (a)는 서로의 패턴끼리가 배선 패턴에 의해 결선되어야 할 복수(2개)의 반도체칩(11a, 11b)을 도시하는 도면이다. 재구성 기판(10)(제1 층)에는, 복수의 반도체칩(11)이 배열되어 고정되어 있고, 복수의 반도체칩(11)(영역)의 각각에 형성된 패턴에는, 전극 패드(12)(제1 패턴 요소(제1 패드))가 설치되어 있다. 그리고, 이하의 공정에 있어서, 복수의 반도체칩(11)의 각각에 있어서의 전극 패드(12)끼리를 후술하는 배선 패턴(31)으로 결선함으로써, 복수의 반도체칩(11)을 하나의 반도체 디바이스로서 기능시킬 수 있다.
S12에서는, 재구성 기판(10)(제1 층) 위에 제2 층(20)을 퇴적한다. 제2 층(20)은 절연 재료를 포함하는 절연층이다. S13에서는, 재구성 기판(10) 위에 퇴적된 제2 층(20)에, 복수의 반도체칩(11)의 각각에 대해서(반도체칩(11)마다) 비아 패턴(21)을 형성한다. 비아 패턴(21)은 반도체칩(11)에 있어서의 전극 패드(12)와 후술하는 배선 패턴(31)의 전극 패드(32)(제3 패드)를 전기적으로 접속시키는 비아(22)(제2 패턴 요소)를 포함하여, 리소그래피 장치 등에 의해 형성될 수 있다. 구체적으로는, 재구성 기판(10) 위에 퇴적된 제2 층(20)에 리소그래피 장치 등에 의해 패터닝을 행한 후, 제2 층(20)의 가공(에칭 등)을 행함으로써 제2 층(20)에 비아 홀을 형성한다. 그리고, 도금법 등에 의해 당해 비아 홀에 금속 (예를 들어 구리)을 충전함으로써 제2 층(20)에 비아 패턴(21)(비아(22))을 형성할 수 있다.
도 4의 (b)는 재구성 기판(10) 위에 퇴적된 제2 층(20)에 비아 패턴(21)을 형성한 상태를 도시하는 도면이다. 비아 패턴(21)은, 상술한 바와 같이 복수의 반도체칩(11)의 각각에 대하여(반도체칩마다) 형성될 수 있다. 그리고, 비아 패턴(21)에 있어서의 복수의 비아(22)는, 반도체칩(11)의 전극 패드(12)에 비아가 XY 방향에 있어서 중첩되도록, 비아 패턴(21)을 형성하는 대상의 반도체칩(11)에 형성된 복수의 전극 패드(12)의 배치와 대응하는 배치를 가질 수 있다. 비아(22)의 치수는 반도체칩(11)의 전극 패드(12)의 치수보다 작은 것이 바람직하다.
S14에서는, 비아 패턴(21)이 형성된 제2 층(20) 위에 제3 층(30)을 퇴적한다. 제3 층(30)은 절연 재료를 포함하는 절연층이다. S15에서는, 제2 층(20) 위에 퇴적된 제3 층(30)에, 복수의 반도체칩(11)에 있어서 대응하는 전극 패드(12)끼리를 전기적으로 접속하기 위한 배선 패턴(31)을, 복수의 반도체칩(11)에 걸쳐서 일괄하여 형성한다. 배선 패턴(31)은 제2 층(20)에 형성된 비아(22)와 전기적으로 접속되는 전극 패드(32)(제3 패턴 요소(제3 패드))를 포함하여, 리소그래피 장치 등에 의해 형성될 수 있다. 구체적으로는, 비아 패턴(21)이 형성된 제2 층(20) 위에 퇴적된 제3 층(30)에 리소그래피 장치 등에 의해 패터닝을 행한 후, 제3 층(30)의 가공(에칭)을 행함으로써 제3 층(30)에 홈(오목부)을 형성한다. 그리고, 도금법 등에 의해 당해 홈에 금속(예를 들어 구리)을 충전함으로써 제3 층(30)에 배선 패턴(31)을 형성할 수 있다.
도 4의 (c)는 제2 층(20) 위에 퇴적된 제3 층(30)에 배선 패턴(31)을 형성한 상태를 도시하는 도면이다. 배선 패턴(31)은, 상술한 바와 같이 복수의 반도체칩(11)에 걸쳐서 일괄하여 형성될 수 있다. 그리고, 배선 패턴(31)에 있어서의 복수의 전극 패드(32)는, 목표 위치(이상 위치, 설계 위치)에 형성되었을 때의 복수의 반도체칩(11)에 걸치는 복수의 전극 패드(12) 위(제1 패턴 요소 위)에 각각 중첩해야 할 배치를 가질 수 있다. 즉, 배선 패턴(31)에 있어서의 복수의 전극 패드(32)는, 목표 위치에 배치되었을 때의 복수의 반도체칩(11)에 걸치는 복수의 전극 패드(12)의 배치와 대응하는 배치를 가질 수 있다. 배선 패턴(31)의 전극 패드(32)의 치수는, 비아(22)의 치수보다 작은 것이 바람직하다.
[반도체칩의 위치 어긋남에 대해서]
상술한 바와 같이, FOWLP가 행해지는 재구성 기판(10)은, 다이싱되어 서로 분리된 복수의 반도체칩(11)을 배열해서 몰드재(13) 등으로 굳힘으로써 형성된다(S11). 그러나, 재구성 기판(10)을 형성할 때, 굳히기 전의 복수의 반도체칩(11)의 배열 정밀도가 불충분하거나, 복수의 반도체칩(11)을 굳힐 때에 의도하지 않은 힘이 가해지거나 하는 경우가 있다. 이 경우, 형성된 재구성 기판(10)에 있어서의 복수의 반도체칩(11)에는, 도 5의 (a)에 도시한 바와 같이, 복수의 반도체칩(11)을 배열해서 고정하는 공정에 기인하여 목표 위치(14)에 대하여 위치 어긋남이나 회전 어긋남 등이 개별로 발생하게 된다. 그리고, 각 반도체칩(11)의 위치 어긋남 등을 고려하지 않고, 비아 패턴(21) 및 배선 패턴(31)을 형성하는 경우를 상정한다. 이 경우, 반도체칩(11)에는, 도 5의 (b) 및 (c)에 도시한 바와 같이, 비아(22)를 통해서 배선 패턴(31)의 전극 패드(32)에 전기적으로 접속하지 않은 전극 패드(12a)가 발생할 수 있다.
그래서, 본 실시 형태에서는, 비아 패턴(21)의 비아(22)가 반도체칩(11)의 전극 패드(12)와 배선 패턴(31)의 전극 패드(32)에 각각 중첩되도록, 비아 패턴(21)을 각 반도체칩(11)에 대하여 형성할 때의 오프셋값을 결정한다. 즉, 비아 패턴(21)의 비아(22)가 반도체칩(11)의 전극 패드(12)에 겹치는 부분과, 배선 패턴(31)의 전극 패드(32)에 겹치는 부분을 갖도록, 당해 오프셋값을 결정한다. 오프셋값은 구체적으로는, 기판면(노광면)에 있어서의 위치 어긋남량이나 어긋남의 방향, 또는 어긋남의 분포(디스토션) 등을 포함한다. 이와 같이 결정된 오프셋값을 S13의 공정에서 적용함으로써, 비아 패턴(21)의 비아(22)를 통해서 배선 패턴(31)의 전극 패드(32)에 전기적으로 접속하지 않은 반도체칩(11)의 전극 패드(12)가 발생하는 것을 억제할 수 있다. 오프셋값은 복수의 반도체칩(11)의 각각에 대해서 결정될 수 있다.
예를 들어, 도 6의 (a)에 도시한 바와 같이, 재구성 기판(10)에 있어서의 복수의 반도체칩(11)에 위치 어긋남이나 회전 어긋남 등이 개별로 발생하고 있다고 하자. 이 경우, S13의 공정에 있어서, 도 6의 (b)에 도시한 바와 같이, 결정된 오프셋값에 따라서, 비아 패턴(21)을 반도체칩(11)으로부터 XY 방향으로 어긋나게 해서 제2 층(20)에 형성한다. 이에 의해, 도 6의 (c)에 도시한 바와 같이, 복수의 반도체칩(11)에 걸치는 복수의 전극 패드(12)와 배선 패턴(31)에 있어서의 복수의 전극 패드(32)를, 비아 패턴(21)에 있어서의 복수의 비아(22)를 통해서 각각 전기적으로 접속할 수 있다.
[오프셋값의 결정 방법에 대해서]
이어서, 오프셋값의 결정 방법에 대해서, 도 7을 참조하면서 설명한다. 도 7은 오프셋값의 결정 방법을 나타내는 흐름도이다. 도 7에 나타내는 흐름도의 각 공정은, 노광 장치(100)의 제어부(7)에서 행해져도 되고, 노광 장치(100)의 외부 컴퓨터에서 행해져도 된다. 이하의 설명에서는, 노광 장치(100)의 제어부(7)에 있어서 오프셋값을 결정하는 예에 대해서 설명한다.
S21에서는, 제어부(7)는 재구성 기판(10)(제1 층)에 있어서의 복수의 반도체칩(11)(영역)의 각각에 있어서의 전극 패드(12)의 위치를 나타내는 정보(이하, 제1 층 정보라고 칭한다)를 취득한다. 예를 들어, 제어부(7)는 재구성 기판(10)을 보유 지지한 기판 스테이지(5)를 XY 방향으로 이동시키면서, 복수의 반도체칩(11)의 각각에 형성된 마크의 위치(X, Y 방향)를 검출부(6)에 검출시킨다. 그리고, 제어부(7)는 검출부(6)의 시야 내에 있어서의 마크의 위치 좌표와, 기판 스테이지(5)의 위치 좌표를 구함으로써, 목표 위치(14)에 대한 각 반도체칩(11)의 어긋남(위치 어긋남, 회전 어긋남 등)을 구할 수 있다. 이에 의해, 제어부(7)는 복수의 반도체칩(11)의 각각에 형성된 패턴의 설계 데이터(즉, 마크와 각 전극 패드(12)의 위치 관계를 나타내는 설계 데이터)에 기초하여, 각 반도체칩(11)에 관한 각 전극 패드(12)의 위치를 구할 수 있다. 따라서, 제1 층 정보를 얻을 수 있다.
검출부(6)에 의해 검출해야 할 각 반도체칩(11)의 마크의 수는, 각 반도체칩(11)의 위치나 형상을 검출하는 정밀도 및 검출에 요하는 시간 등에 따라서 정할 수 있다. 예를 들어, 각 반도체칩(11)의 위치 어긋남만을 얻고자 하는 경우에는, 각 반도체칩에 설치된 1개의 마크만을 검출부(6)에 검출시키면 된다. 또한, 각 반도체칩(11)의 위치 어긋남에 더해서 회전 어긋남도 얻고자 하는 경우에는, 각 반도체칩(11)에 설치된 2개의 마크를 검출부(6)에 검출시키면 된다. 또한, 각 반도체칩(11)의 형상(변형 등)도 얻고자 하는 경우에는, 각 반도체칩(11)에 설치된 3개 이상의 마크를 검출부(6)에 검출시키면 된다.
여기서, 본 실시 형태에서는, 검출부(6)에 의해 검출된 마크의 위치에 기초하여 제1 층 정보를 구했지만, 그에 한정되는 것은 아니고, 복수의 반도체칩(11)의 각각에 있어서의 전극 패드(12)의 위치를 실측한 결과에서 얻어져도 된다. 예를 들어, 반도체칩(11)의 전극 패드(12)의 위치(XY 방향)를 직접 검출할 수 있도록 검출부(6)가 구성되어 있는 경우에는, 상술한 설계 데이터를 사용하지 않고 제1 층 정보를 구할 수 있다. 또한, 제어부(7)는 노광 장치(100)의 외부의 계측 장치에 있어서 각 반도체칩(11)의 전극 패드(12)의 위치를 계측함으로써 얻어진 제1 층 정보를 취득하기만 해도 된다. 이 경우, 제어부(7)는 복수의 재구성 기판(10)에 있어서 제1 층 정보의 차가 작으면(즉, 허용값 이하이면), 대표적인 재구성 기판(10)에 의해 얻어진 제1 층 정보를 다른 재구성 기판(10)에 적용해도 된다.
S22에서는, 제어부(7)는, S21에서 얻어진 제1 층 정보에 기초하여, 제3 층(30)에 형성해야 할 배선 패턴(31)의 각 전극 패드(32)의 위치를 나타내는 정보(이하, 제3 층 정보라고 칭한다)를 구한다. 예를 들어, 제어부(7)는, 제1 층 정보에 기초하여, 반도체칩(11)과 배선 패턴(31)의 위치 어긋남 및 회전 어긋남이, 복수의 반도체칩(11)에 있어서 마찬가지가 되도록 배선 패턴(31)의 위치를 결정한다. 이에 의해, 제어부(7)는, 배선 패턴(31)에 있어서의 각 전극 패드(32)의 위치를 나타내는 설계 데이터에 기초하여, 제3 층 정보를 구할 수 있다.
S23에서는, 제어부(7)는, S21에서 얻어진 제1 층 정보 및 S22에서 구한 제3 층 정보에 기초하여, 비아 패턴(21)을 복수의 반도체칩(11)의 각각에 대해서 형성할 때의 오프셋값을 결정한다. 이때, 제어부(7)는, 비아 패턴(21)의 비아(22)가 반도체칩(11)의 전극 패드(12)와 배선 패턴(31)의 전극 패드(32)에 각각 중첩되도록 오프셋값을 결정한다. 당해 오프셋값은, 복수의 반도체칩(11)의 각각에 대해서(반도체칩(11)마다) 결정될 수 있다.
예를 들어, 반도체칩(11)의 각 전극 패드(12)의 위치와 비아 패턴(21)의 각 비아(22)의 위치를 일치시키는 상태(오프셋값이 제로인 상태)를 상태 A라 한다. 한편, 비아 패턴(21)의 각 비아(22)의 위치와 배선 패턴(31)의 각 전극 패드(32)의 위치를 일치시키는 상태를 상태 B라 한다. 이 경우, 도 8에 도시한 바와 같이, 반도체칩(11)의 전극 패드(12)와 비아 패턴(21)의 비아(22)의 어긋남(위치 어긋남 및 회전 어긋남을 포함한다. 이하, 제1 어긋남(81)이라고 칭한다)은, 오프셋값을 크게 해서 상태 B에서부터 상태 A로 가깝게 함에 따라서 작아져 간다. 반면에, 비아 패턴(21)의 비아(22)와 배선 패턴(31)의 전극 패드(32)의 어긋남(위치 어긋남 및 회전 어긋남을 포함한다. 이하, 제2 어긋남(82)이라고 칭한다)은, 오프셋값을 크게 해서 상태 B에서부터 상태 A로 가까와짐에 따라서 커져 간다. 즉, 제1 어긋남(81) 및 제2 어긋남(82)은 트레이드 오프의 관계가 된다.
여기서, 반도체칩(11)의 전극 패드(12)와 비아 패턴(21)의 비아(22)를 전기적으로 접속시키기 위해서는, 반도체칩(11)의 전극 패드(12)와 비아 패턴(21)의 비아(22)를 적어도 일부에 있어서 중첩할 필요가 있다. 즉, 제1 어긋남(81)은 반도체칩(11)의 전극 패드(12)와 비아 패턴(21)의 비아(22)를 적어도 일부에 있어서 중첩할 수 있는 범위(제1 허용 범위(83))에 수용되어 있을 필요가 있다. 그로 인해, 제1 허용 범위(83)는 반도체칩(11)의 전극 패드(12)의 치수와 비아 패턴(21)의 비아(22)의 치수에 기초하여 설정될 수 있다. 구체적으로는, 제1 허용 범위(83)는 반도체칩(11)의 전극 패드(12)의 치수와 비아 패턴(21)의 비아(22)의 치수의 합계의 절반보다 작은 범위로 설정될 수 있다.
또한, 비아 패턴(21)의 비아(22)와 배선 패턴(31)의 전극 패드(32)를 전기적으로 접속시키기 위해서는, 비아 패턴(21)의 비아(22)와 배선 패턴(31)의 비아(22)를 적어도 일부에 있어서 중첩할 필요가 있다. 즉, 제2 어긋남(82)은 비아 패턴(21)의 비아(22)와 배선 패턴(31)의 전극 패드(32)를 적어도 일부에 있어서 중첩할 수 있는 범위(제2 허용 범위(84))에 수용되어 있을 필요가 있다. 그로 인해, 제2 허용 범위(84)는 비아 패턴(21)의 비아(22)의 치수와 배선 패턴(31)의 전극 패드(32)의 치수에 기초하여 설정될 수 있다. 구체적으로는, 제2 허용 범위(84)는 비아 패턴(21)의 비아(22)의 치수와 배선 패턴(31)의 전극 패드(32)의 치수의 합계의 절반보다 작은 범위로 설정될 수 있다.
따라서, 제어부(7)는 도 8에 도시한 바와 같이, 제1 어긋남(81)이 제1 허용 범위(83)에 수용되고, 또한 제2 어긋남(82)이 제2 허용 범위(84)에 수용되는 적정 범위(85)의 내측에 있어서 오프셋값을 결정하는 것이 바람직하다. 예를 들어, 제어부(7)는 달리 제약이 되는 조건이 없는 한, 적정 범위(85)에 있어서의 중심값(중앙의 값)을 오프셋값으로서 결정하는 것이 바람직하다. 이와 같이 결정한 오프셋값을, S13의 공정에서 적용함으로써, 각 반도체칩(11)의 전극 패드(12)와 배선 패턴(31)의 전극 패드(32)를, 비아 패턴(21)의 비아(22)를 통해서 전기적으로 접속할 수 있다.
본 실시 형태에서는, 제3 층(30)에 배선 패턴(31)을 형성할 때까지의 공정에 대해서 설명했지만, FOWLP에서는, 제3 층(30) 위에도 복수의 층이 형성될 수 있다. 이와 같이 제3 층(30) 위에 형성된 복수의 층 중, 최상층에 형성되는 패턴의 배열 정밀도는, 이상 격자에 가까운 쪽이 바람직하다. 이것은 FOWLP에 의해 제작된 부품을, 실제의 제품에 사용되는 보드에 내장하는 것이 곤란해지기 때문이다. 예를 들어, 재구성 기판(10) 위에 배선 패턴(31)을 갖는 제3 층(30)을 형성한 후, 제3 층(30) 위에는 각각 패턴을 갖는 복수의 층이 형성된다. 그리고, 재구성 기판(10)은 배선 패턴(31)으로 접속된 복수의 반도체칩(11)을 하나의 칩 단위(이하, 단위 칩이라고 칭한다)로서 다이싱이 행해진다. 즉, 최상층에 형성되는 패턴의 배열 정밀도는, 다이싱에 의해 얻어진 단위 칩으로 형성되는 범프의 위치 정밀도에 영향을 미쳐서, 범프의 위치 정밀도가 낮으면, 단위 칩의 범프를 보트의 패드에 접속시키는 것이 곤란해질 수 있다.
따라서, 최상층의 배열 정밀도를 이상 격자에 가깝게 함(허용 범위에 수용함)으로써, 단위 칩의 개체차가 작아져서, 단위 칩을 고정밀도로 보드에 내장할 수 있다. 즉, 본 실시 형태에서는, 복수의 반도체칩(11)의 각각에 위치 어긋남이나 회전 어긋남이 개별로 발생하였어도, 제2 층(20)에 형성해야 할 비아 패턴(21)을 오프셋값에 따라서 형성함으로써, 제3 층(30)에 형성해야 할 배선 패턴을 이상 격자로 형성할 수 있다. 이에 의해, 제3 층(30) 위에 형성되는 복수의 층(특히 최상층)에 대해서도, 이상 격자로 형성할 수 있다.
여기서, 제3 층(30)에 형성해야 할 배선 패턴(31)은 이상 격자로 형성하는 것으로 한정되는 것은 아니고, 복수의 반도체칩(11)의 각각에 있어서의 위치 어긋남이나 회전 어긋남에 따라서 당해 배선 패턴(31)의 위치나 회전을 보정해도 된다. 예를 들어, 제2 층(20)에 형성해야 할 비아 패턴(21)의 위치 보정량 및 회전 보정량, 제3 층(30)에 형성해야 할 배선 패턴(31)의 위치 보정량 및 회전 보정량을 변수로 하고, 비아(22)와 전극 패드(32)의 어긋남량을 최적화하기 위한 최적화 계산을 행한다. 이에 의해, 비아 패턴(21)과 배선 패턴(31) 사이의 위치 보정량 및 회전 보정량을 구할 수 있다. 그리고, S22에 있어서, 구한 위치 보정량 및 회전 보정량에 따라서, 제3 층(30)에 형성해야 할 배선 패턴(31)의 위치나 회전을 결정함으로써, 도 8에 있어서의 적정 범위(85)가 넓어질 수 있다.
또한, 복수의 반도체칩(11)의 각각에 있어서의 위치 어긋남이나 회전 어긋남에 따라서, 제3 층(30)에 형성되는 배선 패턴(31)의 형상을 보정해도 된다. 예를 들어, S22에 있어서, 배선 패턴(31)의 보정 파라미터로서, 투영 배율(도 9의 (a))이나 디스토션(도 9의 (b)), 종횡 배율차(도 9의 (c) 및 (d)) 등을 결정하면 더욱더 보정 자유도가 높아지기 때문에, 도 8에 있어서의 적정 범위(85)가 넓어질 수 있다. 이러한 배선 패턴(31)의 형상 보정은, 예를 들어 투영 광학계(4)에 포함되는 렌즈를 이동시키거나, 투영 광학계(4)에 회전 비대칭의 광학 소자를 내장하거나함으로써 실현될 수 있다. 또한, 배선 패턴(31)의 형상 보정을 행하면, 이상 격자로부터 어긋나 버리게 된다. 이 경우에는, 제3 층(30) 위의 복수의 층에 형성되어야 할 패턴에 있어서, 위치 보정이나 회전 보정, 형상 보정을 행함으로써, 최상층의 패턴을 이상 격자에 가깝게 하는 것이 바람직하다.
<제2 실시 형태>
재구성 기판(10)에 있어서의 각 반도체칩(11)의 어긋남에 따라서는, 제1 실시 형태에서 설명한 방법에 의해 오프셋값을 결정하는 것이 곤란해지는 경우가 있다. 즉, 도 8에 나타내는 적정 범위(85)가 존재하지 않는 경우가 있다. 이 경우, 재구성 기판(10) 위에 복수의 제2 층(20)을 형성하고, 복수의 제2 층(20)의 각각에 비아 패턴(21)을 서로 어긋나게 해서 형성하는 것이 바람직하다.
예를 들어, 재구성 기판(10)에 있어서의 복수의 반도체칩(11)이, 도 10의 (a)에 도시하는 바와 같이 어긋나 있는 경우를 상정한다. 그리고, 재구성 기판(10) 위에 제2 층(20)을 퇴적시키고, 당해 제2 층(20)에 비아 패턴(21)을 형성하는 공정을 행하는 경우를 상정한다. 이 경우, 당해 공정을 1회 행하는 것만으로는, 각 반도체칩(11)의 전극 패드(12)와 배선 패턴(31)의 전극 패드(32)를, 비아 패턴(21)의 비아(22)를 통해서 전기적으로 접속하는 것이 곤란해진다. 따라서, 도 10의 (b)에 도시한 바와 같이, 당해 공정을 2회 이상 행함으로써, 각 반도체칩의 전극 패드와 배선 패턴의 전극 패드를, 복수(3개)의 제2 층의 각각에 형성된 비아 패턴의 비아(22a 내지 22c)로 전기적으로 접속할 수 있다. 복수의 제2 층(20)의 각각에 비아 패턴(21)을 형성할 때의 오프셋값은, 도 7에 나타내는 흐름도에 따라서 결정할 수 있다.
<물품의 제조 방법의 실시 형태>
본 발명의 실시 형태에 따른 물품의 제조 방법은, 예를 들어 반도체 디바이스 등의 마이크로 디바이스나 미세 구조를 갖는 소자 등의 물품을 제조하기에 적합하다. 본 실시 형태의 물품의 제조 방법은, 상기 방법을 사용해서 기판에 패턴을 형성하는 공정과, 이러한 공정으로 패턴을 형성한 기판을 가공하는 공정을 포함한다. 또한, 이러한 제조 방법은, 다른 주지의 공정(산화, 성막, 증착, 도핑, 평탄화, 에칭, 레지스트 박리, 다이싱, 본딩, 패키징 등)을 포함한다. 본 실시 형태의 물품의 제조 방법은, 종래의 방법에 비해, 물품의 성능·품질·생산성·생산 비용 중 적어도 하나에 있어서 유리하다.
<그 외의 실시예>
본 발명은, 상술한 실시 형태의 하나 이상의 기능을 실현하는 프로그램을, 네트워크 또는 기억 매체를 통해서 시스템 또는 장치에 공급하고, 그 시스템 또는 장치의 컴퓨터에 있어서의 하나 이상의 프로세서가 프로그램을 판독하여 실행하는 처리로도 실현 가능하다. 또한, 하나 이상의 기능을 실현하는 회로(예를 들어, ASIC)에 의해서도 실현 가능하다.
이상, 본 발명의 바람직한 실시 형태에 대해서 설명했지만, 본 발명은 이들 실시 형태에 한정되지 않는 것은 물론이고, 그 요지의 범위 내에서 다양한 변형 및 변경이 가능하다.
10 : 재구성 기판
11 : 반도체칩
12 : 전극 패드
20 : 제2 층
21 : 비아 패턴
22 : 비아
30 : 제3 층
31 : 배선 패턴
32 : 전극 패드

Claims (16)

  1. 제1 패턴 요소가 각각 형성된 복수의 영역을 갖는 제1 층 위의 제2 층에, 상기 제1 패턴 요소에 중첩해야 할 제2 패턴 요소를 상기 복수의 영역의 각각에 대해서 형성할 때의 오프셋값을 결정하는 결정 방법이며,
    상기 제2 층 위에 설치되어야 할 제3 층에는, 상기 제1 패턴 요소 위에 중첩해야 할 제3 패턴 요소가 상기 복수의 영역에 일괄해서 형성되고,
    상기 결정 방법은,
    상기 복수의 영역의 각각에 있어서의 상기 제1 패턴 요소의 위치를 나타내는 제1 층 정보를 얻는 제1 공정과,
    상기 제1 층 정보에 기초하여, 상기 제3 층에 형성해야 할 상기 제3 패턴 요소의 위치를 나타내는 제3 층 정보를 구하는 제2 공정과,
    상기 제1 층 정보 및 상기 제3 층 정보에 기초하여, 상기 제2 패턴 요소가, 상기 제1 패턴 요소와 상기 제3 패턴 요소에 각각 중첩되도록, 상기 복수의 영역의 각각에 대해서 상기 오프셋값을 결정하는 제3 공정을 포함하는 것을 특징으로 하는 결정 방법.
  2. 제1항에 있어서,
    상기 제3 공정에서는, 상기 제1 층 정보 및 상기 제3 층 정보에 기초하여, 상기 제1 패턴 요소와 상기 제2 패턴 요소의 어긋남이 제1 허용 범위에 수용되고, 또한 상기 제2 패턴 요소와 상기 제3 패턴 요소의 어긋남이 제2 허용 범위에 수용되도록 상기 오프셋값을 결정하는 것을 특징으로 하는 결정 방법.
  3. 제2항에 있어서,
    상기 제2 패턴 요소는, 상기 제1 패턴 요소와 상기 제3 패턴 요소를 접속하기 위한 비아를 포함하고,
    상기 제1 패턴 요소는, 상기 비아에 접속해야 할 제1 패드를 포함하고,
    상기 제1 허용 범위는, 상기 제1 패드의 치수와 상기 비아의 치수에 기초하여, 상기 제1 패드와 상기 비아가 적어도 일부에 있어서 접속되는 범위로 설정되어 있는 것을 특징으로 하는 결정 방법.
  4. 제3항에 있어서,
    상기 제1 허용 범위는, 상기 제1 패드의 치수와 상기 비아의 치수의 합계의 절반값 이하의 범위로 설정되어 있는 것을 특징으로 하는 결정 방법.
  5. 제3항에 있어서,
    상기 비아의 치수는 상기 제1 패드의 치수보다 작은 것을 특징으로 하는 결정 방법.
  6. 제3항에 있어서,
    상기 제3 패턴 요소는, 상기 비아에 접속해야 할 제3 패드를 포함하고,
    상기 제2 허용 범위는, 상기 제3 패드의 치수와 상기 비아의 치수에 기초하여, 상기 제3 패드와 상기 비아가 적어도 일부에 있어서 접속되는 범위로 설정되어 있는 것을 특징으로 하는 결정 방법.
  7. 제6항에 있어서,
    상기 제2 허용 범위는, 상기 제3 패드의 치수와 상기 비아의 치수의 합계의 절반값 이하의 범위로 설정되어 있는 것을 특징으로 하는 결정 방법.
  8. 제6항에 있어서,
    상기 제3 패드의 치수는 상기 비아의 치수보다 작은 것을 특징으로 하는 결정 방법.
  9. 제1항에 있어서,
    상기 제1 층에는, 상기 제1 패턴 요소를 각각 갖는 서로 독립된 복수의 칩이 상기 복수의 영역으로서 배열하여 고정되어 있는 것을 특징으로 하는 결정 방법.
  10. 제9항에 있어서,
    상기 제1 층에서는, 상기 복수의 칩을 배열해서 고정하는 공정에 기인하여, 상기 복수의 영역의 각각이 설계 위치에서 어긋나서 배치되어 있는 것을 특징으로 하는 결정 방법.
  11. 제1항에 있어서,
    상기 복수의 영역은 서로 크기가 다른 것을 특징으로 하는 결정 방법.
  12. 제1항에 있어서,
    상기 제1 층 정보는, 상기 복수의 영역의 각각에 대해서 상기 제1 패턴 요소의 위치를 실측한 결과에서 얻어지는 것을 특징으로 하는 결정 방법.
  13. 제1항에 있어서,
    상기 제1 층과 상기 제3 층 사이에 복수의 상기 제2 층을 포함하고,
    상기 제3 공정에서는, 복수의 상기 제2 층의 각각에 대해서 상기 오프셋값을 결정하는 것을 특징으로 하는 결정 방법.
  14. 제1항에 기재된 결정 방법을 컴퓨터에 실행시키기 위한 프로그램을 저장한 컴퓨터 판독 가능한 기억 매체.
  15. 제1 패턴 요소가 각각 형성된 복수의 영역을 갖는 제1 층 위에 패턴을 형성하는 형성 방법이며,
    제1항에 기재된 결정 방법에 의해, 상기 제1 층 위에 형성되어야 할 제2 층에, 상기 제1 패턴 요소 위에 중첩해야 할 제2 패턴 요소를 상기 복수의 영역의 각각에 대해서 형성할 때의 오프셋값을 결정하는 공정과,
    상기 제1 층 위에 상기 제2 층을 퇴적시키는 공정과,
    상기 복수의 영역의 각각에 대해서, 상기 제2 패턴 요소를 상기 오프셋값에 따라서 상기 제2 층에 형성하는 공정과,
    상기 제2 패턴 요소가 형성된 상기 제2 층 위에 제3 층을 퇴적시키는 공정과,
    상기 복수의 영역에 일괄해서, 상기 제1 패턴 요소에 중첩해야 할 제3 패턴 요소를 상기 제3 층에 형성하는 공정
    을 포함하는 것을 특징으로 하는 형성 방법.
  16. 제15항에 기재된 형성 방법을 사용해서 기판에 패턴을 형성하는 공정과,
    상기 공정에서 패턴이 형성된 상기 기판을 가공하는 공정
    을 포함하는 것을 특징으로 하는 물품의 제조 방법.
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