CN107450278A - 确定方法、形成方法、物品的制造方法以及存储介质 - Google Patents

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Abstract

本发明涉及确定方法、形成方法、物品的制造方法以及存储介质。在确定在具有分别形成有第一图案要素的多个区域的第一层之上的第二层，针对所述多个区域的各个区域形成第二图案要素时的偏置值的确定方法中，在应在所述第二层之上设置的第三层，在所述多个区域一并地形成第三图案要素，所述确定方法包括：第一工序，得到表示所述多个区域的各个区域中的所述第一图案要素的位置的第一层信息；第二工序，根据所述第一层信息，求出表示应在所述第三层形成的所述第三图案要素的位置的第三层信息；以及第三工序，根据所述第一层信息及所述第三层信息，确定所述偏置值，以使所述第二图案要素与所述第一图案要素和所述第三图案要素分别重叠。

Description

确定方法、形成方法、物品的制造方法以及存储介质
技术领域
本发明涉及确定方法、形成方法、物品的制造方法以及存储介质。
背景技术
近年来，在半导体器件制造工序中使用被称为扇出型晶圆级封装(FOWLP：Fan OutWafer Level Packaging)的半导体器件的封装方法。FOWLP是指如下方法：使用光刻装置在通过排列分别具有图案的多个芯片并用模具材料等固定而构成的基板(层)上，形成用于对该多个芯片的图案彼此进行接线的布线图案的层。
然而，在基板中的多个芯片(区域)中，由于固定之前的多个芯片的排列精度不够、或者由于在固定多个芯片时对各芯片施加不希望的力，从而有时个别地产生位置偏移、旋转偏移等。在该情况下，难以使应跨越多个芯片重叠的布线图案以与各芯片的图案连接的方式形成、即难以通过布线图案对多个芯片的图案彼此进行接线。在专利文献1中，提出了根据基板中的多个芯片的排列，校正布线图案的数据本身的方法。
专利文献
专利文献1：日本特开2013-58520号公报
发明内容
在专利文献1记载的方法中，根据形成布线图案的对象的多个芯片的排列，每当形成布线图案时可能需要校正布线图案的数据，所以布线图案的形成工序可能变得繁杂。特别地，在如曝光装置、压印装置那样使用原版在基板上形成图案的光刻装置中，需要依照校正的布线图案的数据重新再制作原版，布线图案的形成工序可能变得繁杂。
因此，本发明的目的在于提供一种有利于在具有多个区域的层之上的层跨越多个区域形成图案的技术。
为了实现上述目的，作为本发明的一个方面的确定方法确定在具有分别形成有第一图案要素的多个区域的第一层之上的第二层，针对所述多个区域的各个区域形成应与所述第一图案要素重叠的第二图案要素时的偏置值，所述确定方法的特征在于，在应在所述第二层之上设置的第三层，在所述多个区域一并地形成应重叠在所述第一图案要素上的第三图案要素，所述确定方法包括：第一工序，得到表示所述多个区域的各个区域中的所述第一图案要素的位置的第一层信息；第二工序，根据所述第一层信息，求出表示应在所述第三层中形成的所述第三图案要素的位置的第三层信息；以及第三工序，根据所述第一层信息及所述第三层信息，针对所述多个区域的各个区域确定所述偏置值，以使所述第二图案要素与所述第一图案要素以及所述第三图案要素分别重叠。
本发明的其它目的或者其它方面通过以下参照附图说明的优选的实施方式将变得明确。
根据本发明，例如能够提供一种有利于在具有多个区域的层之上的层跨越多个区域形成图案的技术。
附图说明
图1是表示曝光装置的结构的图。
图2是表示再构成基板的图。
图3是表示形成布线图案的方法的流程图。
图4是表示形成布线图案时的各状态的图。
图5是表示形成布线图案时的各状态的图。
图6是表示形成布线图案时的各状态的图。
图7是表示偏置值的确定方法的流程图。
图8是表示偏置值和通路图案的偏移的关系的图。
图9是用于说明布线图案的校正参数的图。
图10是表示形成布线图案时的各状态的图。
(符号说明)
10：再构成基板；11：半导体芯片；12：电极焊盘；20：第二层；21：通路图案；22：通路；30：第三层；31：布线图案；32：电极焊盘。
具体实施方式
以下，参照附图，说明本发明的优选的实施方式。此外，在各图中，对同一部件或者要素附加同一参照编号，省略重复的说明。在以下的说明中，设为XY方向(X方向以及Y方向)表示与基板(再构成基板)的面平行的方向，Z方向表示与基板(再构成基板)的面垂直的方向。另外，在以下的实施方式中，以FOWLP(Fan Out Wafer Level Packaging：扇出型晶圆级封装)为例示来进行说明。
<第一实施方式>
[关于光刻装置]
首先，参照图1，说明用于FOWLP的光刻装置(图案形成装置)。在此，作为光刻装置，说明将掩模的图案转印到基板(对基板进行曝光)的曝光装置，但不限于此。例如，使用模具在基板上的压印材料中形成图案的压印装置、对基板照射电荷粒子射线而在该基板中形成图案的描绘装置等光刻装置也能够适用于FOWLP。
图1是表示曝光装置100的结构的概略图。曝光装置100可以包括射出部1、照明光学系统2、掩模载置台3、投影光学系统4、基板载置台5、检测部6以及控制部7。控制部7包括例如具有CPU、存储器(存储部)等的计算机，控制曝光装置100中的曝光处理(控制曝光装置100的各部)。
射出部1包括例如i射线汞灯、准分子激光器等光源，射出对基板9进行曝光的光。照明光学系统2对从射出部1射出的光进行整形，以对保持于掩模载置台3的掩模8均匀地进行照明。投影光学系统4具备预定的倍率(例如一倍)，将形成于掩模8的图案投影到基板9。基板载置台5构成为保持基板9并能够移动。能够通过未图示的干涉计、编码器等，高精度地控制基板载置台5的位置、姿势。检测部6可以包括不经由投影光学系统4而检测在基板9中形成的标志的、所谓离轴观测器。这样构成的曝光装置100通过将在掩模8中形成的图案经由投影光学系统4投影到基板9(具体而言，投影到在基板上预先涂覆的感光材料)并对该基板9进行曝光，从而能够将掩模8的图案转印到基板9。
[关于FOWLP]
接下来说明FOWLP。FOWLP是指，如图2所示，在通过排列被切割而相互独立(分离)的多个半导体芯片11并利用模具材料13(树脂)等固定而再构成的再构成基板10之上形成布线图案等的方法。可使用光刻装置(曝光装置100)来形成布线图案等。另外，为了对多个半导体芯片11的图案彼此进行接线，可跨越多个半导体芯片11一并地形成FOWLP中的布线图案。
以下，参照图3以及图4，说明在FOWLP中形成布线图案的方法。图3是表示在FOWLP中形成布线图案的方法的流程图。另外，图4的(a)～(c)是表示在FOWLP中形成布线图案时的各状态的图，表示针对多个(两个)半导体芯片11a、11b形成布线图案时的各状态。各图中的上面的图是从上面(Z方向)观察多个(两个)半导体芯片11的图，下面的图是从侧面(Y方向)观察多个半导体芯片11的图(a-a剖面图)。
在S11中，通过排列被切割而相互分离的多个半导体芯片11并利用模具材料13等固定，形成再构成基板10(第一层)。图4的(a)是表示应通过布线图案对图案彼此之间进行接线的多个(两个)半导体芯片11a、11b的图。在再构成基板10(第一层)排列并固定多个半导体芯片11，在多个半导体芯片11(区域)的各个中形成的图案中设置有电极焊盘12(第一图案要素(第一焊盘))。然后，在以下的工序中，用后述的布线图案31对多个半导体芯片11各自的电极焊盘12彼此进行接线，从而能够使多个半导体芯片11作为一个半导体器件发挥功能。
在S12中，在再构成基板10(第一层)之上堆积第二层20。第二层20是由绝缘材料构成的绝缘层。在S13中，在堆积在再构成基板10之上的第二层20，针对多个半导体芯片11的各个(针对每个半导体芯片11)形成通路图案21。通路图案21包括使半导体芯片11中的电极焊盘12和后述布线图案31的电极焊盘32(第三焊盘)电连接的通路22(第二图案要素)，可通过光刻装置等形成。具体而言，在堆积在再构成基板10之上的第二层20通过光刻装置等进行图案形成之后，进行第二层20的加工(蚀刻等)，从而在第二层20形成通孔。然后，通过镀覆法等对该通孔填充金属(例如铜)，从而能够在第二层20形成通路图案21(通路22)。
图4的(b)是表示在堆积在再构成基板10之上的第二层20形成有通路图案21的状态的图。如上所述，可针对多个半导体芯片11的各个(针对每个半导体芯片)形成通路图案21。另外，通路图案21中的多个通路22可以具有与在形成通路图案21的对象的半导体芯片11中所形成的多个电极焊盘12的配置对应的配置，以使通路在XY方向上与半导体芯片11的电极焊盘12重叠。通路22的尺寸优选小于半导体芯片11的电极焊盘12的尺寸。
在S14中，在形成有通路图案21的第二层20之上堆积第三层30。第三层30是由绝缘材料构成的绝缘层。在S15中，在堆积在第二层20之上的第三层30，跨越多个半导体芯片11而一并地形成用于在多个半导体芯片11中电连接对应的电极焊盘12彼此的布线图案31。布线图案31包括与形成在第二层20的通路22电连接的电极焊盘32(第三图案要素(第三焊盘))，可通过光刻装置等形成。具体而言，在形成有通路图案21的第二层20之上堆积的第三层30通过光刻装置等进行图案形成之后，进行第三层30的加工(蚀刻)，从而在第三层30形成槽(凹部)。然后，通过镀覆法等对该槽填充金属(例如铜)，从而能够在第三层30形成布线图案31。
图4的(c)是表示在堆积在第二层20之上的第三层30形成有布线图案31的状态的图。如上所述，可跨越多个半导体芯片11而一并地形成布线图案31。另外，布线图案31中的多个电极焊盘32可以具有应分别重叠于跨越形成于目标位置(理想位置、设计位置)时的多个半导体芯片11的多个电极焊盘12之上(第一图案要素上)的配置。即，布线图案31中的多个电极焊盘32可以具有与跨越配置于目标位置时的多个半导体芯片11的多个电极焊盘12的配置对应的配置。布线图案31的电极焊盘32的尺寸优选小于通路22的尺寸。
[关于半导体芯片的位置偏移]
如上所述，进行FOWLP的再构成基板10是通过排列被切割而相互分离的多个半导体芯片11并利用模具材料13等固定而形成的(S11)。然而，在形成再构成基板10时，有时固定之前的多个半导体芯片11的排列精度不够、或者在固定多个半导体芯片11时被施加不希望的力。在该情况下，在所形成的再构成基板10中的多个半导体芯片11中，如图5的(a)所示，起因于排列并固定多个半导体芯片11的工序，相对目标位置14个别地产生位置偏移、旋转偏移等。另外，设想不考虑各半导体芯片11的位置偏移等而形成通路图案21以及布线图案31的情况。在该情况下，在半导体芯片11中，如图5的(b)以及(c)所示，可能产生未经由通路22并不与布线图案31的电极焊盘32电连接的电极焊盘12a。
因此，在本实施方式中，确定针对各半导体芯片11形成通路图案21时的偏置值，以使通路图案21的通路22与半导体芯片11的电极焊盘12和布线图案31的电极焊盘32分别重叠。即，确定该偏置值，以使通路图案21的通路22具有与半导体芯片11的电极焊盘12重叠的部分和与布线图案31的电极焊盘32重叠的部分。具体而言，偏置值包括基板面(曝光面)中的位置偏移量、偏移的方向或者偏移的分布(失真)等。通过在S13的工序中应用这样确定的偏置值，能够抑制产生未经由通路图案21的通路22并不与布线图案31的电极焊盘32电连接的半导体芯片11的电极焊盘12。可针对多个半导体芯片11的各个确定偏置值。
例如，假设例如图6的(a)所示，在再构成基板10中的多个半导体芯片11中个别地产生位置偏移、旋转偏移等。在该情况下，在S13的工序中，如图6的(b)所示，依照所确定的偏置值，使通路图案21从半导体芯片11沿XY方向偏移而形成于第二层20。由此，如图6的(c)所示，能够经由通路图案21中的多个通路22，对跨越多个半导体芯片11的多个电极焊盘12和布线图案31中的多个电极焊盘32分别进行电连接。
[关于偏置值的确定方法]
接下来，参照图7，说明偏置值的确定方法。图7是表示偏置值的确定方法的流程图。图7所示的流程图的各工序既可以在曝光装置100的控制部7中进行，也可以在曝光装置100的外部计算机中进行。在以下的说明中，说明在曝光装置100的控制部7中确定偏置值的例子。
在S21中，控制部7取得表示再构成基板10(第一层)中的多个半导体芯片11(区域)的各个中的电极焊盘12的位置的信息(以下称为第一层信息)。例如，控制部7在使保持有再构成基板10的基板载置台5在XY方向上移动的同时，使检测部6检测在多个半导体芯片11的各个中形成的标志的位置(X、Y方向)。然后，控制部7能够通过求出检测部6的视场内的标志的位置坐标和基板载置台5的位置坐标，求出各半导体芯片11相对目标位置14的偏移(位置偏移、旋转偏移等)。由此，控制部7能够根据在多个半导体芯片11的各个中形成的图案的设计数据(即表示标志和各电极焊盘12的位置关系的设计数据)，求出关于各半导体芯片11的各电极焊盘12的位置。因此，能够得到第一层信息。
应通过检测部6检测的各半导体芯片11的标志的数量能够根据检测各半导体芯片11的位置、形状的精度以及检测所需的时间等来确定。例如，在仅希望得到各半导体芯片11的位置偏移的情况下，使检测部6仅检测在各半导体芯片中设置的一个标志即可。另外，在除了希望得到各半导体芯片11的位置偏移以外还希望得到旋转偏移的情况下，使检测部6检测在各半导体芯片11中设置的两个标志即可。进而，在还希望得到各半导体芯片11的形状(歪斜等)的情况下，使检测部6检测在各半导体芯片11中设置的三个以上的标志即可。
在此，在本实施方式中，根据由检测部6检测出的标志的位置求出第一层信息，但不限于此，也可以根据对多个半导体芯片11的各个中的电极焊盘12的位置进行实测而得到的结果得到。例如，在以能够直接检测半导体芯片11的电极焊盘12的位置(XY方向)的方式构成检测部6的情况下，可以不使用上述设计数据而求出第一层信息。另外，控制部7也可以仅取得通过在曝光装置100的外部的测量装置中测量各半导体芯片11的电极焊盘12的位置而得到的第一层信息。在该情况下，在控制部7中，如果在多个再构成基板10中第一层信息的差较小(即如果在容许值以下)，则也可以将根据代表性的再构成基板10得到的第一层信息应用于其它再构成基板10。
在S22中，控制部7根据在S21中得到的第一层信息，求出表示应在第三层30形成的布线图案31的各电极焊盘32的位置的信息(以下称为第三层信息)。例如，控制部7根据第一层信息确定布线图案31的位置，以使半导体芯片11和布线图案31的位置偏移以及旋转偏移在多个半导体芯片11中变得相同。由此，控制部7能够根据表示布线图案31中的各电极焊盘32的位置的设计数据，求出第三层信息。
在S23中，控制部7根据在S21中得到的第一层信息以及在S22中求出的第三层信息，确定针对多个半导体芯片11的各个形成通路图案21时的偏置值。此时，控制部7确定偏置值，以使通路图案21的通路22与半导体芯片11的电极焊盘12和布线图案31的电极焊盘32分别重叠。可针对多个半导体芯片11的各个(针对每个半导体芯片11)确定该偏置值。
例如，将使半导体芯片11的各电极焊盘12的位置和通路图案21的各通路22的位置一致的状态(偏置值是零的状态)设为状态A。另一方面，将使通路图案21的各通路22的位置和布线图案31的各电极焊盘32的位置一致的状态设为状态B。在该情况下，如图8所示，随着增大偏置值从状态B接近状态A，半导体芯片11的电极焊盘12和通路图案21的通路22的偏移(包括位置偏移以及旋转偏移。以下称为第一偏移81)变小。另一方面，随着增大偏置值从状态B接近状态A，通路图案21的通路22和布线图案31的电极焊盘32的偏移(包括位置偏移以及旋转偏移。以下称为第二偏移82)变大。即，第一偏移81以及第二偏移82为折衷的关系。
在此，为了使半导体芯片11的电极焊盘12和通路图案21的通路22电连接，需要使半导体芯片11的电极焊盘12和通路图案21的通路22在至少一部分中重叠。即，第一偏移81需要收敛于能够使半导体芯片11的电极焊盘12和通路图案21的通路22在至少一部分中重叠的范围(第一容许范围83)。因此，可根据半导体芯片11的电极焊盘12的尺寸和通路图案21的通路22的尺寸来设定第一容许范围83。具体而言，第一容许范围83可设定为比半导体芯片11的电极焊盘12的尺寸和通路图案21的通路22的尺寸的合计的一半小的范围。
另外，为了使通路图案21的通路22和布线图案31的电极焊盘32电连接，需要使通路图案21的通路22和布线图案31的电极焊盘32在至少一部分中重叠。即，第二偏移82需要收敛于能够使通路图案21的通路22和布线图案31的电极焊盘32在至少一部分中重叠的范围(第二容许范围84)。因此，可根据通路图案21的通路22的尺寸和布线图案31的电极焊盘32的尺寸来设定第二容许范围84。具体而言，第二容许范围84可设定为比通路图案21的通路22的尺寸和布线图案31的电极焊盘32的尺寸的合计的一半小的范围。
因此，控制部7优选如图8所示，在第一偏移81收敛于第一容许范围83、并且第二偏移82收敛于第二容许范围84的适当范围85的内侧确定偏置值。例如，只要没有其它成为制约的条件，控制部7优选将适当范围85中的中心值(中央的值)确定为偏置值。通过在S13的工序中应用这样确定的偏置值，能够经由通路图案21的通路22对各半导体芯片11的电极焊盘12和布线图案31的电极焊盘32进行电连接。
在本实施方式中，说明了直至在第三层30形成布线图案31的工序，但在FOWLP中，还可以在第三层30之上形成多个层。这样在第三层30之上形成的多个层中，形成于最上层的图案的排列精度优选接近理想方格。其原因为，难以将通过FOWLP制作的零件嵌入到在实际的产品中使用的板。例如，在再构成基板10之上形成具有布线图案31的第三层30之后，在第三层30之上形成分别具有图案的多个层。然后，以用布线图案31连接的多个半导体芯片11为一个芯片单位(以下称为单位芯片)对再构成基板10进行切割。即，在最上层形成的图案的排列精度影响在通过切割得到的单位芯片中形成的凸块的位置精度，如果凸块的位置精度低，则难以使单位芯片的凸块与板的焊盘连接。
因此，通过使最上层的排列精度接近理想方格(收敛于容许范围)，单位芯片的个体差异变小，能够将单位芯片高精度地嵌入到板。即，在本实施方式中，即使在多个半导体芯片11的各个中个别地产生位置偏移、旋转偏移，通过依照偏置值形成应在第二层20形成的通路图案21，也能够以理想方格形成应在第三层30形成的布线图案。由此，在第三层30之上形成的多个层(特别是最上层)也能够以理想方格形成。
在此，应在第三层30形成的布线图案31不限于以理想方格形成，也可以根据多个半导体芯片11的各个中的位置偏移、旋转偏移来校正该布线图案31的位置、旋转。例如，将应在第二层20形成的通路图案21的位置校正量以及旋转校正量、应在第三层30形成的布线图案31的位置校正量以及旋转校正量作为变量，进行用于使通路22和电极焊盘32的偏移量最优化的最优化计算。由此，能够求出通路图案21与布线图案31之间的位置校正量以及旋转校正量。另外，在S22中，依照求出的位置校正量以及旋转校正量，确定应在第三层30形成的布线图案31的位置、旋转，从而图8中的适当范围85能够扩大。
另外，也可以根据多个半导体芯片11的各个中的位置偏移、旋转偏移，校正在第三层30形成的布线图案31的形状。例如，在S22中，在将投影倍率(图9的(a))、失真(图9的(b))、纵横倍率差(图9的(c)以及(d))等确定为布线图案31的校正参数时，校正自由度进一步提高，所以图8中的适当范围85能够扩大。例如，通过使在投影光学系统4中包含的透镜移动、或者在投影光学系统4中嵌入旋转非对称的光学元件，可实现这样的布线图案31的形状校正。此外，在进行布线图案31的形状校正时，从理想方格偏移。在该情况下，优选在应在第三层30之上的多个层形成的图案中进行位置校正、旋转校正、形状校正，从而使最上层的图案接近理想方格。
<第二实施方式>
根据再构成基板10中的各半导体芯片11的偏移，有时难以通过在第一实施方式中说明的方法确定偏置值。即，有时不存在图8所示的适当范围85。在该情况下，优选在再构成基板10之上形成多个第二层20，在多个第二层20的各个层相互偏移地形成通路图案21。
例如，设想再构成基板10中的多个半导体芯片11如图10的(a)所示偏移的情况。然后，设想进行在再构成基板10之上堆积第二层20，并在该第二层20形成通路图案21的工序的情况。在该情况下，仅通过进行一次该工序，难以经由通路图案21的通路22对各半导体芯片11的电极焊盘12和布线图案31的电极焊盘32进行电连接。因此，如图10的(b)所示，通过进行两次以上该工序，能够用在多个(三个)第二层的各个层形成的通路图案的通路(22a～22c)对各半导体芯片的电极焊盘和布线图案的电极焊盘进行电连接。能够依照图7所示的流程图，确定在多个第二层20的各个层形成通路图案21时的偏置值。
<物品的制造方法的实施方式>
本发明的实施方式所涉及的物品的制造方法例如适用于制造半导体器件等微型器件、具有微细构造的元件等物品。本实施方式的物品的制造方法包括使用上述方法在基板形成图案的工序和加工在上述工序中被形成图案的基板的工序。进而，上述制造方法包括其它公知的工序(氧化、成膜、蒸镀、掺杂、平坦化、蚀刻、抗蚀剂剥离、切割、键合、封装等)。本实施方式的物品的制造方法相比于以往的方法，在物品的性能、品质、生产性、生产成本的至少一个方面更有利。
<其它实施例>
本发明也能够通过如下处理实现：将实现上述实施方式的一个以上的功能的程序经由网络或者存储介质供给到系统或者装置，该系统或者装置的计算机中的一个以上的处理器读出并执行程序。另外，还能够通过实现一个以上的功能的电路(例如ASIC)实现。
其它实施例
本发明的实施例还可以通过如下的方法来实现，即，通过网络或者各种存储介质将执行上述实施例的功能的软件(程序)提供给系统或装置，该系统或装置的计算机或是中央处理单元(CPU)、微处理单元(MPU)读出并执行程序的方法。
以上，说明了本发明的优选的实施方式，但本发明当然不限于这些实施方式，能够在其要旨的范围内进行各种变形以及变更。

Claims (16)

1.一种确定方法，确定在具有分别形成有第一图案要素的多个区域的第一层之上的第二层，针对所述多个区域的各个区域形成应与所述第一图案要素重叠的第二图案要素时的偏置值，所述确定方法的特征在于，
在应在所述第二层之上设置的第三层，在所述多个区域一并地形成应重叠在所述第一图案要素上的第三图案要素，
所述确定方法包括：
第一工序，得到表示所述多个区域的各个区域中的所述第一图案要素的位置的第一层信息；
第二工序，根据所述第一层信息，求出表示应在所述第三层形成的所述第三图案要素的位置的第三层信息；以及
第三工序，根据所述第一层信息及所述第三层信息，针对所述多个区域的各个区域确定所述偏置值，以使所述第二图案要素与所述第一图案要素和所述第三图案要素分别重叠。
2.根据权利要求1所述的确定方法，其特征在于，
在所述第三工序中，根据所述第一层信息以及所述第三层信息确定所述偏置值，以使所述第一图案要素和所述第二图案要素之间的偏移收敛于第一容许范围、并且所述第二图案要素和所述第三图案要素之间的偏移收敛于第二容许范围。
3.根据权利要求2所述的确定方法，其特征在于，
所述第二图案要素包括用于连接所述第一图案要素和所述第三图案要素的通路，
所述第一图案要素包括应与所述通路连接的第一焊盘，
根据所述第一焊盘的尺寸和所述通路的尺寸，将所述第一容许范围设定为所述第一焊盘和所述通路在至少一部分中连接的范围。
4.根据权利要求3所述的确定方法，其特征在于，
所述第一容许范围设定为所述第一焊盘的尺寸和所述通路的尺寸的合计的一半的值以下的范围。
5.根据权利要求3所述的确定方法，其特征在于，
所述通路的尺寸小于所述第一焊盘的尺寸。
6.根据权利要求3所述的确定方法，其特征在于，
所述第三图案要素包括应与所述通路连接的第三焊盘，
根据所述第三焊盘的尺寸和所述通路的尺寸，将所述第二容许范围设定为所述第三焊盘和所述通路在至少一部分中连接的范围。
7.根据权利要求6所述的确定方法，其特征在于，
所述第二容许范围设定为所述第三焊盘的尺寸和所述通路的尺寸的合计的一半的值以下的范围。
8.根据权利要求6所述的确定方法，其特征在于，
所述第三焊盘的尺寸小于所述通路的尺寸。
9.根据权利要求1所述的确定方法，其特征在于，
在所述第一层，排列并固定分别具有所述第一图案要素的相互独立的多个芯片作为所述多个区域。
10.根据权利要求9所述的确定方法，其特征在于，
在所述第一层，起因于排列并固定所述多个芯片的工序，所述多个区域的各个区域被配置为从设计位置偏移。
11.根据权利要求1所述的确定方法，其特征在于，
所述多个区域的大小相互不同。
12.根据权利要求1所述的确定方法，其特征在于，
所述第一层信息是根据针对所述多个区域的各个区域实测所述第一图案要素的位置的结果得到的。
13.根据权利要求1所述的确定方法，其特征在于，
在所述第一层与所述第三层之间包括多个所述第二层，
在所述第三工序中，针对多个所述第二层的各个所述第二层，确定所述偏置值。
14.一种计算机可读取的存储介质，其特征在于，
储存有用于使计算机执行权利要求1所述的确定方法的程序。
15.一种形成方法，在具有分别形成有第一图案要素的多个区域的第一层之上形成图案，所述形成方法的特征在于，包括：
通过权利要求1所述的确定方法，确定在应在所述第一层之上形成的第二层，针对所述多个区域的各个区域形成应重叠在所述第一图案要素上的第二图案要素时的偏置值的工序；
在所述第一层之上堆积所述第二层的工序；
针对所述多个区域的各个区域，依照所述偏置值在所述第二层形成所述第二图案要素的工序；
在形成有所述第二图案要素的所述第二层之上堆积第三层的工序；以及
在所述第三层，在所述多个区域一并地形成应与所述第一图案要素重叠的第三图案要素的工序。
16.一种物品的制造方法，其特征在于，包括：
使用权利要求15所述的形成方法在基板形成图案的工序；以及
对在所述工序中被形成图案的所述基板进行加工的工序。
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