JP2017215483A - 決定方法、形成方法、プログラム、および物品の製造方法 - Google Patents
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Abstract
Description
[リソグラフィ装置について]
まず、FOWLPに用いられるリソグラフィ装置(パターン形成装置)について、図1を参照しながら説明する。ここでは、リソグラフィ装置として、マスクのパターンを基板に転写する(基板を露光する)露光装置について説明するが、それに限られるものではない。例えば、モールドを用いて基板上のインプリント材にパターンを形成するインプリント装置や、荷電粒子線を基板に照射した当該基板にパターンを形成する描画装置などのリソグラフィ装置もFOWLPに適用することができる。
次に、FOWLPについて説明する。FOWLPとは、図2に示すように、ダイシングされて互いに独立(分離)した複数の半導体チップ11を並べてモールド材13(樹脂)などで固めることにより再構成された再構成基板10の上に、配線パターンなどを形成する方法である。配線パターンなどは、リソグラフィ装置(露光装置100)を用いて形成されうる。また、FOWLPにおける配線パターンは、複数の半導体チップ11のパターン同士を結線するため、複数の半導体チップ11にわたって一括して形成されうる。
上述のように、FOWLPが行われる再構成基板10は、ダイシングされて互いに分離した複数の半導体チップ11を並べてモールド材13などで固めることにより形成される(S11)。しかしながら、再構成基板10を形成する際、固める前の複数の半導体チップ11の配列精度が不十分であったり、複数の半導体チップ11を固めるときに意図しない力が加わったりすることがある。この場合、形成された再構成基板10における複数の半導体チップ11には、図5(a)に示すように、複数の半導体チップ11を並べて固定する工程に起因して、目標位置14に対して位置ずれや回転ずれなどが個別に生じることとなる。そして、各半導体チップ11の位置ずれなどを考慮しないで、ビアパターン21および配線パターン31を形成する場合を想定する。この場合、半導体チップ11には、図5(b)および(c)に示すように、ビア22を介して配線パターン31の電極パッド32に電気的に接続していない電極パッド12aが生じうる。
次に、オフセット値の決定方法について、図7を参照しながら説明する。図7は、オフセット値の決定方法を示すフローチャートである。図7に示すフローチャートの各工程は、露光装置100の制御部7で行われてもよいし、露光装置100の外部コンピュータで行われてもよい。以下の説明では、露光装置100の制御部7においてオフセット値を決定する例について説明する。
再構成基板10における各半導体チップ11のずれによっては、第1実施形態で説明した方法によってオフセット値を決定することが困難になる場合がある。即ち、図8に示す適正範囲85が存在しない場合がある。この場合、再構成基板10の上に複数の第2層20を形成し、複数の第2層20の各々にビアパターン21を互いにずらして形成することが好ましい。
本発明の実施形態にかかる物品の製造方法は、例えば、半導体デバイス等のマイクロデバイスや微細構造を有する素子等の物品を製造するのに好適である。本実施形態の物品の製造方法は、上記の方法を用いて基板にパターンを形成する工程と、かかる工程でパターンを形成された基板を加工する工程とを含む。更に、かかる製造方法は、他の周知の工程(酸化、成膜、蒸着、ドーピング、平坦化、エッチング、レジスト剥離、ダイシング、ボンディング、パッケージング等)を含む。本実施形態の物品の製造方法は、従来の方法に比べて、物品の性能・品質・生産性・生産コストの少なくとも1つにおいて有利である。
本発明は、上述の実施形態の1以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける1つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、1以上の機能を実現する回路(例えば、ASIC)によっても実現可能である。
Claims (16)
- 第1パターン要素がそれぞれ形成された複数の領域を有する第1層の上の第2層に、前記第1パターン要素に重ね合わせるべき第2パターン要素を前記複数の領域の各々について形成する際のオフセット値を決定する決定方法であって、
前記第2層の上に設けられるべき第3層には、前記第1パターン要素上に重ね合わせるべき第3パターン要素が前記複数の領域に一括して形成され、
前記決定方法は、
前記複数の領域の各々における前記第1パターン要素の位置を示す第1層情報を得る第1工程と、
前記第1層情報に基づいて、前記第3層に形成すべき前記第3パターン要素の位置を示す第3層情報を求める第2工程と、
前記第1層情報および前記第3層情報に基づいて、前記第2パターン要素が、前記第1パターン要素と前記第3パターン要素とにそれぞれ重なり合うように、前記複数の領域の各々について前記オフセット値を決定する第3工程と、を含むことを特徴とする決定方法。 - 前記第3工程では、前記第1層情報および前記第3層情報に基づいて、前記第1パターン要素と前記第2パターン要素とのずれが第1許容範囲に収まり、かつ前記第2パターン要素と前記第3パターン要素とのずれが第2許容範囲に収まるように前記オフセット値を決定する、ことを特徴とする請求項1に記載の決定方法。
- 前記第2パターン要素は、前記第1パターン要素と前記第3パターン要素とを接続するためのビアを含み、
前記第1パターン要素は、前記ビアに接続すべき第1パッドを含み、
前記第1許容範囲は、前記第1パッドの寸法と前記ビアの寸法とに基づいて、前記第1パッドと前記ビアとが少なくとも一部において接続される範囲に設定されている、ことを特徴とする請求項2に記載の決定方法。 - 前記第1許容範囲は、前記第1パッドの寸法と前記ビアの寸法との合計の半分の値以下の範囲に設定されている、ことを特徴とする請求項3に記載の決定方法。
- 前記ビアの寸法は前記第1パッドの寸法より小さい、ことを特徴とする請求項3又は4に記載の決定方法。
- 前記第3パターン要素は、前記ビアに接続すべき第3パッドを含み、
前記第2許容範囲は、前記第3パッドの寸法と前記ビアの寸法とに基づいて、前記第3パッドと前記ビアとが少なくとも一部において接続される範囲に設定されている、ことを特徴とする請求項3乃至5のうちいずれか1項に記載の決定方法。 - 前記第2許容範囲は、前記第3パッドの寸法と前記ビアの寸法との合計の半分の値以下の範囲に設定されている、ことを特徴とする請求項6に記載の決定方法。
- 前記第3パッドの寸法は前記ビアの寸法より小さい、ことを特徴とする請求項6又は7に記載の決定方法。
- 前記第1層には、前記第1パターン要素をそれぞれ有する互いに独立した複数のチップが前記複数の領域として並べて固定されている、ことを特徴とする請求項1乃至8のうちいずれか1項に記載の決定方法。
- 前記第1層では、前記複数のチップを並べて固定する工程に起因して、前記複数の領域の各々が設計位置からずれて配置されている、ことを特徴とする請求項9に記載の決定方法。
- 前記複数の領域は互いに大きさが異なる、ことを特徴とする請求項1乃至10のうちいずれか1項に記載の決定方法。
- 前記第1層情報は、前記複数の領域の各々について前記第1パターン要素の位置を実測した結果から得られる、ことを特徴とする請求項1乃至11のうちいずれか1項に記載の決定方法。
- 前記第1層と前記第3層との間に複数の前記第2層を含み、
前記第3工程では、複数の前記第2層の各々について前記オフセット値を決定する、ことを特徴とする請求項1乃至12のうちいずれか1項に記載の決定方法。 - 請求項1乃至13のうちいずれか1項に記載の決定方法の各工程をコンピュータに実行させることを特徴とするプログラム。
- 第1パターン要素がそれぞれ形成された複数の領域を有する第1層の上にパターンを形成する形成方法であって、
請求項1乃至13のうちいずれか1項に記載の決定方法により、前記第1層の上に形成されるべき第2層に、前記第1パターン要素上に重ね合わせるべき第2パターン要素を前記複数の領域の各々について形成する際のオフセット値を決定する工程と、
前記第1層の上に前記第2層を堆積させる工程と、
前記複数の領域の各々について、前記第2パターン要素を前記オフセット値に従って前記第2層に形成する工程と、
前記第2パターン要素が形成された前記第2層の上に第3層を堆積させる工程と、
前記複数の領域に一括して、前記第1パターン要素に重ね合わせるべき第3パターン要素を前記第3層に形成する工程と、
を含むことを特徴とする形成方法。 - 請求項15に記載の形成方法を用いて基板にパターンを形成する工程と、
前記工程でパターンが形成された前記基板を加工する工程と、
を含むことを特徴とする物品の製造方法。
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