WO2022220010A1 - 露光装置、露光方法、デバイス製造方法、及びデバイス - Google Patents

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Definitions

  • the present invention relates to an exposure apparatus, an exposure method, a device manufacturing method, and a device.
  • Patent Document 1 In the manufacture of semiconductor devices, wafer-level packaging technology is used to package semiconductor chips on a wafer. Moreover, in the wafer level package technology, it is known that there is a need to cope with positional deviation of the semiconductor chip with respect to the wafer (Patent Document 1).
  • An exposure apparatus for exposing a photosensitive layer formed on an upper layer of extraction electrodes provided on a plurality of semiconductor chips arranged on a substrate, a substrate stage for mounting the substrate on which the plurality of semiconductor chips are arranged along one axis; an exposure unit that irradiates exposure light toward the extraction electrode provided in the electrode formation region extending along the uniaxial direction on the semiconductor chip; a pattern determination unit that determines an exposure pattern that the exposure unit exposes onto the photosensitive layer; a control unit that controls at least the substrate stage and the exposure unit; The pattern determination unit measures the positions of a plurality of semiconductor chips provided on the substrate, and uses the output from the measurement unit to determine the positional deviation of the plurality of semiconductor chips, and determines a predetermined pattern with respect to the extraction electrode and the substrate.
  • the control section moves the substrate from one side to the other side in the uniaxial direction by the substrate stage, and exposes the pattern of the relay wiring to the exposure area extending in the uniaxial direction on the photosensitive layer by the exposure section.
  • a device manufacturing method for manufacturing a device comprising a plurality of semiconductor chips having lead electrodes, a relay wiring having one end electrically connected to the lead electrodes, and an output wiring electrically connected to the other end of the relay wiring.
  • a device comprising a substrate and a plurality of semiconductor chips provided on the substrate, the relay wiring layer formed on the plurality of semiconductor chips by using the device manufacturing method of the third aspect; and the output wiring pattern formed on the relay wiring layer.
  • FIG. 1 is a block diagram showing the configuration of an exposure system according to an embodiment of the invention.
  • FIG. 2 is a perspective view of the measuring section.
  • FIG. 3(a) is a cross-sectional view of the main part of the measurement section along a plane including the optical axis of the mark detection system and perpendicular to the Y1 direction.
  • FIG. 3(b) is a cross-sectional view of the main part of the measuring section along a plane including the optical axis of the mark detection system and perpendicular to the X1 direction.
  • FIG. 4 is a block diagram showing the configuration of the pattern determining section.
  • FIG. 5 is a schematic diagram showing the overall configuration of the pattern exposure section.
  • FIG. 6 is a plan view of the variable shaped mask of the pattern generator.
  • FIG. 1 is a block diagram showing the configuration of an exposure system according to an embodiment of the invention.
  • FIG. 2 is a perspective view of the measuring section.
  • FIG. 3(a) is a cross-
  • FIG. 9(a) is a plan view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 9(b) is a cross-sectional view taken along line BB of FIG. 9(a).
  • FIG. 10(a) is a top view of the pinning layer of the device of FIG. 9(a).
  • FIG. 10(b) is a top view of the first insulating layer of the device of FIG. 9(a).
  • FIG. 10(c) is a top view of the second insulating layer and relay wiring layer of the device of FIG. 9(a).
  • FIG. 10(d) is a top view of the third insulating layer of the device of FIG. 9(a).
  • FIG. 10(e) is a top view of the fourth insulating layer and redistribution layer of the device of FIG. 9(a).
  • FIG. 10(f) is a top view of the fifth insulating layer and the electrode layer of the device of FIG. 9(a).
  • FIG. 11 is a top view of a semiconductor chip included in the semiconductor device according to the embodiment of the invention.
  • FIG. 12 is a flow chart showing a device manufacturing method according to an embodiment of the invention.
  • FIG. 13(a) is a plan view of a wafer used in the device manufacturing method.
  • FIG. 13(b) is a plan view showing one of the sections of the wafer. In FIG.
  • FIG. 13(b) three semiconductor chips are placed in their design positions within one section of the wafer.
  • FIG. 13(c) is a sectional view taken along line CC of FIG. 13(b).
  • FIG. 14 is a plan view of a section of the wafer showing the design position of the semiconductor chip and the semiconductor chip at a position shifted from the design position.
  • FIG. 15 is an explanatory diagram showing an outline of the table.
  • FIG. 16 is a schematic diagram showing an example of pattern information stored in a table.
  • 17(a) to 17(g) are cross-sectional views for explaining the process of forming a relay wiring layer on a semiconductor chip in the relay wiring forming process. The position of the cross section is the position of the CC line cross section in FIG. 13(b).
  • FIG. 18(a) to 18(h) are cross-sectional views for explaining the process of forming a rewiring layer on a semiconductor chip in the rewiring forming process.
  • the position of the cross section is the position of the CC line cross section in FIG. 13(b).
  • FIG. 19 is a plan view of one section of the wafer, showing how the projection area moves with respect to the semiconductor chip when the pattern exposure unit exposes the pattern of the relay wiring in the relay wiring forming process of the embodiment.
  • FIG. 20A is a schematic diagram showing an example of coarse adjustment patterns stored in a coarse adjustment table according to a modification.
  • FIG. 20B is a schematic diagram showing an example of fine adjustment patterns stored in the fine adjustment table according to the modification.
  • FIG. 21 is a plan view of a portion of one section of the wafer, showing a semiconductor chip at a position linearly displaced in the electrode arrangement direction with respect to the design position, and a modified relay wiring pattern corresponding to the semiconductor chip.
  • FIG. 22 is a plan view of one section of the wafer, showing how the projection area moves with respect to the semiconductor chip when exposing the pattern of the relay wiring by the pattern exposure section in the relay wiring forming process of the modification.
  • FIG. 1 An exposure system ES according to an embodiment of the present invention and a device manufacturing method using the exposure system ES will be described with reference to FIGS. 1 to 19.
  • FIG. 1 An exposure system ES according to an embodiment of the present invention and a device manufacturing method using the exposure system ES will be described with reference to FIGS. 1 to 19.
  • FIG. 1 An exposure system ES according to an embodiment of the present invention and a device manufacturing method using the exposure system ES will be described with reference to FIGS. 1 to 19.
  • the exposure system ES of the embodiment mainly includes a measurement section (first measurement section) 100, a pattern determination section 200, a pattern exposure section 300, a mask exposure section 400, and a control section 500.
  • FIG. 1 the measurement section (first measurement section) 100, a pattern determination section 200, a pattern exposure section 300, a mask exposure section 400, and a control section 500.
  • the configuration of each of the measurement unit 100, the pattern determination unit 200, the pattern exposure unit 300, and the mask exposure unit 400 will be described using an example in which the object to be processed is the wafer W0 .
  • the control unit 500 controls overall operations of the exposure system ES.
  • the measurement unit 100 performs alignment measurement of the wafer W0 .
  • the measurement unit 100 includes a surface plate 110, a slider 120, a drive system 130, a measurement unit 140, and a first position measurement system 150 (FIG. 3A). )), a second position measurement system 160 and a measurement control unit 170 .
  • the two directions that are orthogonal to each other in the horizontal plane are the X1 direction and the Y1 direction, and the vertical direction is the Z1 direction.
  • the surface plate 110 is a rectangular parallelepiped member that is rectangular in plan view.
  • the upper surface of the surface plate 110 is a highly flat plane and functions as a guide surface that guides the movement of the slider 120 .
  • the slider 120 supports the wafer W0 and moves in the horizontal plane.
  • the slider 120 is slidably arranged on the upper surface of the surface plate 110 .
  • the slider 120 has a rectangular plate shape in plan view, and has a circular recess 121 in plan view at the center of its upper surface (FIGS. 3A and 3B).
  • a wafer holder 122 is provided in the recess 121 .
  • Drive system 130 moves slider 120 in the X1 and Y1 directions.
  • the drive system 130 mainly has a pair of linear guides 131 a and 131 b and a movable stage 132 .
  • a pair of linear guides 131a and 131b are each a rectangular base, and are arranged on both sides of the surface plate 110 in the X1 direction.
  • Each of the pair of linear guides 131a and 131b is rectangular in plan view, and the long side direction is aligned with the Y1 direction.
  • the movable stage 132 includes a first plate member 132a and a second plate member 132b arranged on both sides of the slider 120 in the X1 direction, and a third plate member 132c and a fourth plate member 132c arranged on both sides of the slider 120 in the Y1 direction. and a plate member 132d.
  • the first plate member 132 a to the fourth plate member 132 d are connected in a frame shape surrounding the slider 120 .
  • a mover 134a1 is fixed to the lower surface of the first plate member 132a via a connecting member 133a.
  • the mover 134a1 constitutes a Y-axis linear motor 134a together with a stator 134a2 provided near the upper surface of the linear guide 131a.
  • a mover 134b1 is fixed to the lower surface of the second plate member 132b via a connecting member 133b.
  • the mover 134b1 constitutes a Y-axis linear motor 134b together with a stator 134b2 provided near the upper surface of the linear guide 131b.
  • the movers 134a1 and 134b1 are slightly lifted from the stators 134a2 and 134b2 by air bearings (not shown).
  • a stator 135c2 is provided on the upper surface of the third plate member 132c.
  • the stator 135c2 and the mover 135c1 fixed to the slider 120 constitute the XY linear motor 135c.
  • a stator 135d2 is provided on the upper surface of the fourth plate member 132d.
  • the stator 135d2 and the mover 135d1 fixed to the slider 120 constitute an XY linear motor 135d.
  • the movers 135c1 and 135d1 are slightly lifted from the stators 135c2 and 135d2 by air bearings (not shown).
  • the movable stage 132 is moved in the Y1 direction with respect to a pair of linear guides 131a and 131b by Y - axis linear motors 134a and 134b.
  • the slider 120 is moved in the X1 direction and finely moved in the Y1 direction with respect to the movable stage 132 by the XY linear motors 135c and 135d.
  • the measurement unit 140 optically detects marks (alignment marks as an example) of the measurement target on the slider 120 .
  • the measurement unit 140 mainly has a mark detection system 141 .
  • the mark detection system 141 As an example of the mark detection system 141, the mark is illuminated with broadband light such as a halogen lamp, and the image of the mark is image-processed to measure the mark position.
  • a certain FIA (Field Image Alignment) system can be used.
  • an arbitrary alignment detection system such as a diffracted light interference type or a beam scanning type can be used.
  • the mark detection system 141 has a lens barrel 141 s and an optical system (not shown) having an optical axis AX1 inside the lens barrel 141 s, and emits detection light to a measurement target on the slider 120 .
  • the mark detection system 141 may have an alignment autofocus function that adjusts the focal position of the optical system.
  • the first position measurement system 150 is mainly composed of the head HD1, the lower surface 120e of the slider 120, and the grating G1 provided on the lower surface 120e.
  • the head HD1 is arranged inside a recess 110a provided in the center of the upper surface of the surface plate 110. As shown in FIG.
  • the grating G1 includes a reflective diffraction grating (X diffraction grating) whose periodic direction is the X1 direction, and a reflective diffraction grating (Y diffraction grating) whose periodic direction is the Y1 direction.
  • the pitch of the X diffraction grating and the Y diffraction grating may be 1 ⁇ m as an example.
  • Head HD1 irradiates grating G1 with a plurality of beams and receives diffracted beams from grating G1.
  • An encoder system 151 is configured by the head HD1 and the grating G1. The encoder system 151 measures the position of the slider 120 in the X1 direction and the Y1 direction.
  • the head HD1 also irradiates the lower surface 120e of the slider 120 with four measurement beams and receives the return beam from the lower surface 120e.
  • a laser interferometer system 152 is composed of the head HD1 and the lower surface 120e of the slider 120. As shown in FIG. A laser interferometer system 152 measures the position of the slider 120 in the Z 1 direction, the ⁇ X 1 direction, and the ⁇ Y 1 direction.
  • the second position measurement system 160 is mainly composed of heads HD2a and HD2b and gratings G2a and G2b.
  • the head HD2a is provided at the tip of a head mounting member 161a extending from the lens barrel 141s of the mark detection system 141 to one side in the X1 direction.
  • the head HD2b is provided at the tip of a head mounting member 161b extending from the lens barrel 141s of the mark detection system 141 to the other side in the X1 direction.
  • the gratings G2a and G2b are provided on the upper surfaces of scale members 163a and 163b fixed to the surface plate 110 via support members 162a and 162b.
  • the gratings G2a and G2b are reflective two-dimensional gratings and face the heads HD2a and HD2b.
  • An encoder system 164a is composed of the head HD2a and the grating G2a
  • an encoder system 164b is composed of the head HD2b and the grating G2b.
  • the encoder systems 164a and 164b measure the positions of the surface plate 110 with respect to the mark detection system 141 in the X1 direction, Y1 direction, Z1 direction, ⁇ X1 direction, ⁇ Y1 direction, and ⁇ Z1 direction.
  • the measurement control unit 170 controls the drive system 130, the measurement unit 140, the first position measurement system 150, and the second position measurement system 160 as a whole to perform alignment measurement on the wafer W0 .
  • the pattern determination unit 200 determines an exposure pattern to be exposed on the photosensitive layer of the wafer W0 by the pattern exposure unit 300 based on the result of alignment measurement by the measurement unit 100 .
  • the pattern determination section 200 mainly includes a storage section 210, a determination section 220, and a reception section 230.
  • the storage unit 210 stores a table used for pattern determination.
  • a determination unit 220 determines a pattern based on the table and the measurement result of the measurement unit 100 .
  • the receiving section 230 receives the output from the measuring section 100 and sends it to the determining section 220 .
  • the pattern exposure unit 300 exposes the pattern determined by the pattern determination unit 200 onto the photosensitive layer of the wafer W0 .
  • the pattern exposure unit 300 mainly includes an illumination system 310, a pattern generation device 320, a projection optical system 330, a stage device 340, an alignment detection system (second measurement unit) 350, and a pattern exposure control unit 360.
  • the two directions orthogonal to each other in the horizontal plane are the X 3 direction and the Y 3 direction, and the vertical direction is the Z 3 direction.
  • the illumination system 310 mainly has a light source system (not shown), an illumination optical system 311 and a reflecting mirror 312 .
  • the light source system includes, for example, a solid-state laser light source (DFB semiconductor laser, fiber laser, etc.).
  • the illumination optical system 311 includes a shaping optical system for changing illumination conditions, an optical integrator, a field stop, and a relay lens system (all not shown).
  • the pattern generation device 320 is an electronic mask system that generates a pattern to be projected onto the photosensitive layer of the wafer W0 placed on a stage 341 (described later) of the stage device 340 .
  • the pattern generation device 320 mainly has a variable shaping mask 321 and a mask driver 322 .
  • variable shaping mask 321 has a plurality of micromirror mechanisms M arranged in a matrix (two-dimensional, array) within the X 3 -Y 3 plane.
  • Each of the micromirror mechanisms M has a micromirror M1 and a driving mechanism M2 provided on the side opposite to the reflecting surface of the micromirror M1.
  • the drive mechanism M2 rotates the micromirror M1 around an axis extending in the X3 direction.
  • the mask drive unit 322 drives the drive mechanism M2 of each of the plurality of micromirror mechanisms M according to the control signal from the pattern exposure control unit 360, and turns the micromirror M1 between an on state (on position) and an off state (off position). switch between
  • the 0th-order diffracted light IL 0 of the illumination light IL is incident on the projection optical system 330 .
  • the 0th-order diffracted light IL 0 of the illumination light IL reaches the non-exposure optical path outside the projection optical system 330 .
  • the pattern generation device 320 gives a pattern to the illumination light IL by setting each of the plurality of micromirrors M1 to either an ON state or an OFF state.
  • the projection optical system has a lens barrel 330s and a plurality of optical elements (not shown) arranged in a predetermined positional relationship inside the lens barrel 330s.
  • the stage device 340 mainly has a stage (substrate stage) 341 , a laser interferometer 342 and a stage controller 343 .
  • the stage 341 holds the wafer W0 via a wafer holder (not shown) provided in the center of the upper surface.
  • the stage 341 is movable in the X3 directions , the Y3 directions, and the Z3 directions by a stage drive system (not shown), and is rotatable around an axis extending in the Z3 direction.
  • the laser interferometer 342 irradiates the reflecting surface provided on the end face of the stage 341 with a measuring beam, thereby measuring the X 3 directions, Y 3 directions, and ⁇ Z 3 directions of the stage 341 (directions around the axis extending in the Z 3 direction). is constantly detected with a resolution of, for example, about 0.5 to 1 nm.
  • the stage controller 343 controls movement of the stage 341 according to the control signal from the pattern exposure controller 360 .
  • the alignment detection system (measurement unit, second measurement unit) 350 is arranged on the side surface of the projection optical system 330 .
  • an image-forming alignment sensor that detects street lines and position detection marks (substrate alignment marks) formed on the wafer W 0 is used as the alignment detection system 350 .
  • a detailed configuration of the alignment detection system 350 is disclosed, for example, in Japanese Patent Application Laid-Open No. 9-219354.
  • a detection result of the alignment detection system 350 is supplied to the pattern exposure control section 360 .
  • the pattern exposure control unit 360 controls the operations of the illumination system 310 , the pattern generation device 320 , the stage device 340 , and the like. is formed on the wafer W0 held by the .
  • variable shaped mask 321 When the variable shaped mask 321 is illuminated by the illumination light IL from the illumination system 310, the illumination light IL reflected by the micromirror M1 in the ON state of the variable shaped mask 321, that is, the variable shaped mask 321 gives a pattern. Illumination light IL enters projection optical system 330 , and a reduced image (partially inverted image) of the pattern is formed in projection area IA on wafer W 0 held by stage 341 .
  • the pattern exposure control unit 360 performs exposure by the step-and-scan method as indicated by the trajectory Rt in FIG. That is, first, the projection area IA is moved to the -Y3 side from the start point STA located on the most positive side in the X3 direction in the exposure area (shot area) on the wafer W0 (that is, the stage 341 is moved to the +Y 3 side) to perform scanning exposure (scanning exposure). Next, a stepping operation is performed to move the projection area IA to the -X3 side (that is , to move the stage 341 to the +X3 side). Next, the projection area IA is moved to the +Y side (that is, the stage 341 is moved to the -Y3 side) and scanning exposure is performed. After that, scanning exposure and stepping operation are repeated to expose the entire exposure area. A region extending in the three Y directions that is exposed by one scanning exposure is called an “exposure region”.
  • the pattern exposure control unit 360 moves the stage 341 at an appropriate speed, and synchronously scrolls the pattern generated by the variable shaping mask 321 (that is, the pattern generated by the variable shaping mask 321). ).
  • the width of the projection area IA in the X3 direction is about 0.1 to 0.2 mm in this embodiment.
  • the exposure apparatus disclosed in US Patent No. 8089616 and US Patent Publication No. 2020/00257205 may be used as the pattern exposure section 300 having the above configuration.
  • the mask exposure unit 400 exposes a predetermined pattern formed on a reticle (photomask) onto the photosensitive layer of the wafer W0 .
  • the mask exposure section 400 mainly has an illumination system 410 , a reticle stage device 420 , a projection optical system 430 , a wafer stage device 440 , an alignment detection system 450 and a mask exposure control section 460 .
  • the two directions orthogonal to each other in the horizontal plane are the X4 direction and the Y4 direction, and the vertical direction is the Z4 direction.
  • the illumination system 410 has a light source and an illumination optical system (both not shown) connected to the light source via a light transmission optical system.
  • the light source is, for example, an ArF excimer laser light source (wavelength 193 nm).
  • the illumination optical system irradiates the illumination area IAR on the reticle R0 held by the reticle stage 421 of the reticle stage device 420 with the illumination light from the light source with a substantially uniform illuminance.
  • the illumination area IAR is a slit-like area elongated in the X4 direction.
  • a reticle stage device 420 mainly has a reticle stage 421 and a reticle laser interferometer 422 .
  • the reticle stage 421 holds the reticle R0 via a holder provided in the center.
  • the reticle stage 421 can be finely driven in the X4 directions and the Y4 directions by a reticle stage drive system (not shown), and can be driven in the scanning direction ( Y4 directions) within a predetermined stroke range.
  • the reticle laser interferometer 422 irradiates a movable mirror MR1 provided on the end face of the reticle stage 421 with a length measurement beam to determine the position of the reticle stage 421 in the four directions of X, Y and ⁇ Z . Detection is always performed with a resolution of about 0.25 nm.
  • the projection optical system 430 projects the pattern formed on the reticle R0 onto the wafer W0 placed on the wafer stage 441 (described later) at a predetermined projection magnification (for example, 1/4 times, 1/5 times, 1/3 times, and 1/4 times). 8 times, etc.).
  • the projection optical system has a lens barrel 430s and a plurality of optical elements (not shown) arranged in a predetermined positional relationship inside the lens barrel 430s.
  • a wafer stage device 440 mainly has a wafer stage 441 and a laser interferometer 442 .
  • the wafer stage 441 holds the wafer W0 via a wafer holder (not shown) provided in the center of the upper surface.
  • the wafer stage 441 is driven by a stage drive system (not shown) with a predetermined stroke in the 4 directions of X and 4 directions of Y, and is finely driven in the 4 directions of Z, 4 directions of ⁇ X, 4 directions of ⁇ Y, and 4 directions of ⁇ Z. .
  • the laser interferometer 442 irradiates a movable mirror MR2 provided on the end surface of the wafer stage 441 with a measurement beam, thereby scanning the wafer stage 441 in four X directions, four Y directions, four ⁇ Z directions, four ⁇ X directions, and four ⁇ Y directions. is always detected with a resolution of about 0.25 nm, for example.
  • the alignment detection system 450 is provided on the side surface of the lens barrel 430 s of the projection optical system 430 .
  • the alignment detection system 450 detects alignment marks and the like formed on the wafer.
  • an FIA (Field Image Alignment) system which is a type of image processing type imaging alignment sensor, can be used.
  • a diffracted light interference type alignment system may be used.
  • Mask exposure control unit 460 comprehensively controls illumination system 410, reticle stage device 420, projection optical system 430, and wafer stage device 440, and displays an image of a pattern formed on reticle R0 held by reticle stage device 420. , is formed on the wafer W 0 held by the wafer stage 441 via the projection optical system 430 .
  • the mask exposure control unit 460 of this embodiment controls each unit to perform exposure by the step-and-scan method.
  • the exposure apparatus disclosed in US Pat. No. 10684562 may be used as the mask exposure unit 400 having the above configuration.
  • a device manufacturing method for manufacturing a semiconductor device using the exposure system ES will be described by taking the case of manufacturing the semiconductor device 10 shown in FIGS. 9 and 10 as an example.
  • the semiconductor device 10 includes a substrate 11, a fixed layer 12, a first insulating layer 131, a second insulating layer 132, a third insulating layer 133, and a fourth insulating layer 134. , and the fifth insulating layer 135 are laminated in this order from the bottom.
  • the substrate 11 is a flat plate made of silicon.
  • the fixing layer 12 is made of an insulating material such as polyimide, for example. As shown in FIGS. 9B and 10A, inside the fixed layer 12, semiconductor chips CP1, CP2, and CP3 are provided.
  • the semiconductor chips CP1 to CP3 have the same configuration. In the following, when there is no need to distinguish between them, they are simply referred to as semiconductor chips CP.
  • the semiconductor chip CP has a substantially square substrate SB in plan view, a circuit CR, eight lead electrodes T, and four alignment marks (chip alignment marks) AM.
  • the semiconductor chip CP the direction in which the four lead electrodes T are arranged in FIG. 11 is called the electrode arrangement direction (uniaxial direction), and the in-plane direction of the substrate SB and perpendicular to the electrode arrangement direction is called the orthogonal direction.
  • the substrate SB is a flat plate made of resin or the like.
  • the circuit CR is provided in the central portion of the substrate SB in plan view. Circuit CR is designed to perform a predetermined function and is provided on substrate SB.
  • Each of the eight extraction electrodes T is an electrode for connecting the circuit CR to the outside of the semiconductor chip CP.
  • Each of the eight extraction electrodes T is connected to the circuit CR by wiring (not shown) provided within the substrate SB.
  • Each of the eight extraction electrodes T is provided on the upper surface of the substrate SB in a region where the circuit CR is not provided in plan view of the substrate SB.
  • Four of the eight extraction electrodes T are arranged in a row in the electrode arrangement direction on one side of the circuit CR in the orthogonal direction.
  • the remaining four of the eight extraction electrodes T are arranged in a row in the electrode arrangement direction on the other side of the circuit CR in the orthogonal direction.
  • Each of the first and second electrode forming regions TA1 and TA2 is a long region extending along the electrode arrangement direction.
  • the first and second electrode forming regions TA1 and TA2 are regions outside the circuit CR in plan view of the substrate SB, respectively, and the circuit CR is not provided in the first and second electrode forming regions TA1 and TA2.
  • the first electrode forming area TA1 and the second forming area TA2 sandwich the circuit CR in the orthogonal direction.
  • the first and second electrode formation areas TA1 and TA2 are defined at positions away from the central portion of the substrate SB in the orthogonal direction.
  • the first electrode forming area TA1 and the second forming area TA2 are localized apart from each other in the orthogonal direction.
  • the extraction electrodes T are provided only in regions where the circuits CR are not provided in the orthogonal direction of the semiconductor chip CP.
  • the four alignment marks AM are provided one at each of the four corners of the substrate SB.
  • Each of the alignment marks AM may be a cross-shaped mark, a box-shaped mark, or the like.
  • the first insulating layer 131 to the fifth insulating layer 135 are made of an insulating material such as silicon dioxide (SiO 2 ), for example.
  • a plurality of vias V1 are provided inside the first insulating layer 131.
  • a plurality of vias V1 are provided over lead electrodes T of the semiconductor chips CP1 to CP3, respectively.
  • a relay wiring (relay wiring layer) W2 is provided inside the second insulating layer 132.
  • the relay wiring W2 of the semiconductor device 10 of this embodiment is configured by a set of wirings respectively connected to a plurality of vias V1 (details will be described later).
  • the relay wiring W2 connects the via V1 and the via V3 (described later).
  • a plurality of vias V3 are provided inside the third insulating layer 133.
  • the plurality of vias V3 are respectively connected to the plurality of wirings forming the relay wiring W2.
  • a rewiring (rewiring layer) W4 is provided inside the fourth insulating layer 134 .
  • the rewiring W4 of the semiconductor device 10 of the present embodiment includes output wiring (output wiring layer) W41 and inter-chip wiring (inter-chip wiring layer) W42.
  • the output wiring W41 is composed of a set of wirings having one end at the position of the via V3 and the other end at a position different from the via V3.
  • the output wiring W41 connects the semiconductor chips CP1 to CP3 and the electrode T 10 (described later) together with the vias V1 and V3 and the relay wiring W2.
  • the inter-chip wiring W42 is composed of a set of wirings having one end at the position of the via V3 and the other end at the position of the via V3 different from the via V3.
  • the interchip wiring W42 connects the semiconductor chips CP1 to CP3 together with the vias V1 and V3 and the relay wiring W2.
  • a plurality of electrodes (electrode layers) T10 are provided inside the fifth insulating layer 135.
  • the electrode T10 is provided on the end opposite to the end connected to the via V3 of each of the plurality of wirings forming the output wiring W41.
  • the device manufacturing method of the present embodiment comprises a chip mounting step S1, an error measuring step S2, a relay wiring pattern determining step S3, a relay wiring forming step S4, a rewiring forming step S5, and a dicing step S6.
  • Chip attachment step S1 In the chip mounting step S1, a wafer W is prepared and a plurality of semiconductor chips are mounted on the wafer W. As shown in FIG. In this embodiment, as the wafer W, a silicon wafer with a diameter of 300 mm shown in FIG. 13(a) is used.
  • the wafer W is divided into a plurality of sections SC.
  • Each of the plurality of sections SC is rectangular and arranged on the wafer W in a matrix.
  • the short side direction and long side direction of the section SC are referred to as the X direction and Y direction of the section SC and the wafer W, respectively.
  • the thickness direction of the wafer W is called the Z direction of the section SC and the wafer W.
  • the wafer W may have a circuit pattern formed thereon.
  • the plurality of sections SC may be divided by street lines between the plurality of circuit pattern forming regions on the wafer W.
  • semiconductor chips CP1 to CP3 are attached to each of the plurality of sections SC.
  • the semiconductor chips CP1 to CP3 are arranged in the section SC so that the semiconductor chips CP1 and CP2 are aligned in the X direction, and the semiconductor chips CP2 and CP3 are aligned in the Y direction (see FIG. 13(b)).
  • the semiconductor chips CP1 to CP3 are arranged in the section SC so that the electrode arrangement direction of the semiconductor chips CP1 to CP3 matches the Y direction of the section SC, and the orthogonal direction of the semiconductor chips CP1 to CP3 matches the X direction of the section SC. go to
  • the semiconductor chip CP1 and the semiconductor chip CP2 are arranged in the X direction, and the lead electrodes T of the semiconductor chip CP1 and the lead electrodes T of the semiconductor chip CP2 are at the same position in the Y direction. It is in. Also, the semiconductor chip CP2 and the semiconductor chip CP3 are arranged in the Y direction, and the lead electrodes T of the semiconductor chip CP2 and the lead electrodes T of the semiconductor chip CP3 are at the same position in the X direction.
  • the electrode arrangement directions of the semiconductor chips CP1 to CP3 are the same.
  • the first electrode formation area TA1 of the semiconductor chip CP2 and the first electrode formation area TA1 of the semiconductor chip CP3 are aligned along the Y direction, and the second electrode formation area TA2 of the semiconductor chip CP2 and the second electrode formation area TA1 of the semiconductor chip CP3 are aligned. It is aligned along the Y direction with the electrode forming area TA2.
  • the pattern exposure unit 300 exposes an exposure region extending in the Y three -axis direction (once 2) can be overlapped with the first electrode formation areas TA1 or the second electrode formation areas TA2 of the plurality of semiconductor chips CP.
  • the pattern exposure unit 300 can efficiently perform exposure (details will be described later).
  • design positions the positions of the semiconductor chips CP1 to CP3 arranged as shown in FIG. 13(b) are called "design positions”.
  • the fixing layer 12 is formed from resin to fix the semiconductor chips CP1 to CP3 to the wafer W.
  • FIG. The upper surface of the fixed layer 12 and the upper surfaces of the semiconductor chips CP1 to CP3 may be flush with each other (FIG. 13(c)).
  • the state in which the semiconductor chip CP is attached to the wafer W by the fixing layer 12, which is obtained when the chip attachment step S1 is completed, may be regarded as a device.
  • FIG. 14 An example of misalignment is shown in FIG.
  • the design positions of the semiconductor chips CP1 to CP3 are indicated by dotted lines, and the actual positions of the semiconductor chips CP1 to CP3 are indicated by solid lines.
  • the semiconductor chip CP1 is shifted in the -X direction and the -Y direction with respect to the design position.
  • the semiconductor chip CP2 is shifted in the +X direction and the -Y direction with respect to the design position.
  • the measurement unit 100 measures the deviation amount ⁇ X in the X direction, the deviation amount ⁇ Y in the Y direction, and the rotational direction about the axis extending in the Z direction from the design position of the semiconductor chips CP1 to CP3 in each section SC. is measured.
  • a combination of the displacement amount ⁇ X in the X direction, the displacement amount ⁇ Y in the Y direction, and the displacement amount ⁇ in the rotational direction around the axis extending in the Z direction is referred to as positional displacement information DI.
  • the wafer W is placed on the wafer holder 122 of the slider 120 of the measuring section 100 .
  • the X direction and Y direction of the wafer W are made to coincide with the X1 direction and Y1 direction of the measurement unit 100 .
  • the mark detection system 141 of the measurement unit 100 detects alignment marks (substrate alignment marks) (not shown) of the wafer W and alignment marks (chip alignment marks) AM of the semiconductor chips CP1 to CP3.
  • the design positions of the semiconductor chips CP1 to CP3 are obtained by detecting the alignment marks of the wafer W. be able to. Moreover, since each of the semiconductor chips CP1 to CP3 has four alignment marks AM arranged at the four corners, the actual position of each of the semiconductor chips CP1 to CP3 can be determined based on these detections.
  • the misalignment information DI of each of the semiconductor chips CP1-CP3 can be calculated.
  • the positional deviation information DI is calculated by the measurement control unit 170 of the measurement unit 100, for example.
  • the measurement control unit 170 outputs the obtained positional deviation information DI to the pattern determination unit 200 .
  • Relay wiring pattern determination step S3 In the relay wiring pattern determination step S3, the pattern determination unit 200 determines the pattern of the relay wiring W2 for each section SC.
  • the reason for forming the relay wiring W2 in the device manufacturing method of the present embodiment is as follows.
  • the pattern of the rewiring W4 (FIG. 10(e)) is formed using exposure by the mask exposure unit 400 in the rewiring forming step S5, which will be described later.
  • the pattern of the rewiring W4 is designed based on the semiconductor chips CP1 to CP3 arranged at the design position (FIG. 13(b)). Therefore, if the actual positions of the semiconductor chips CP1 to CP3 are deviated from the design positions as shown in FIG. Defects can occur.
  • the electrodes extend between the positions of the lead electrodes T of the semiconductor chips CP1 to CP3 at the actual positions and the positions of the lead electrodes T of the semiconductor chips CP1 to CP3 at the design positions.
  • a relay wiring W2 (FIG. 10(c)) composed of a set of linear wirings is formed.
  • the pattern of the relay wiring W2 varies depending on the mode of positional deviation with respect to the design position of the semiconductor chip CP. Therefore, in the relay wiring pattern determination step S3, the pattern of the relay wiring W2 is determined based on the misalignment information DI obtained in the error measurement step S2 for each of the semiconductor chips CP1 to CP3.
  • the pattern of the relay wiring W2 is determined as follows.
  • the determination unit 220 of the pattern determination unit 200 receives the positional deviation information DI of each of the semiconductor chips CP1 to CP3 from the measurement control unit 170 of the measurement unit 100 via the reception unit 230.
  • FIG. 1 the determination unit 220 of the pattern determination unit 200 receives the positional deviation information DI of each of the semiconductor chips CP1 to CP3 from the measurement control unit 170 of the measurement unit 100 via the reception unit 230.
  • the determination unit 220 determines the pattern of the relay wiring W2 for each of the semiconductor chips CP1 to CP3 based on the received positional deviation information DI and the table TB stored in the storage unit 210.
  • each of the many types of pattern information PI includes a pattern of the relay wiring W2 suitable for the corresponding misalignment information DI. That is, the table TB stores various types of misalignment that the semiconductor chip CP may have, and patterns of the relay wiring W2 to be formed for the semiconductor chip CP having the misalignment, in association with each other.
  • the table TB1 shown in FIG. 15 includes a deviation amount ⁇ X and a deviation amount ⁇ Y, which are predetermined values between ⁇ 100 [nm] and +100 [nm] in increments of 10 nm, and +100 [ ⁇ rad].
  • Corresponding pattern information PI is stored for various combinations with the shift amount ⁇ .
  • a deviation amount ⁇ X and a deviation amount ⁇ Y which are predetermined values between ⁇ 100 [nm] and +100 [nm] in increments of 10 nm, and a deviation of ⁇ 90 [ ⁇ rad].
  • Corresponding pattern information PI is stored for various combinations with the quantity ⁇ .
  • the table TB3 shown in FIG. 15 includes a deviation amount ⁇ X and a deviation amount ⁇ Y that are predetermined values between ⁇ 100 [nm] and +100 [nm] in increments of 10 nm, and a deviation amount ⁇ that is ⁇ 100 [ ⁇ rad].
  • Corresponding pattern information PI is stored for various combinations of .
  • Table TB includes, in addition to tables TB1 to TB3, a plurality of tables that store pattern information PI corresponding to various combinations of deviation amount ⁇ X, deviation amount ⁇ Y, and deviation amount ⁇ .
  • Each of the many types of pattern information PI includes eight patterns PT extending between the eight lead electrodes T of the semiconductor chip CP at the actual position and the eight lead electrodes T of the semiconductor chip CP at the design position. (Fig. 16).
  • the pattern information PI shown in FIG. 16 is pattern information PI corresponding to positional deviation information DI having a deviation amount ⁇ X of ⁇ 50 [nm], a deviation amount ⁇ Y of ⁇ 50 [nm], and a deviation amount ⁇ of 0 [ ⁇ rad]. be.
  • Each of the eight patterns PT included in the pattern information PI includes a substantially square first end PT1, a substantially square second end PT2, and a straight line extending between the first end PT1 and the second end PT2. and part PT3.
  • the center CT1 of the first end PT1 is separated from the center CT2 of the second end PT2 by 50 [nm] in the X direction and by 50 [nm] in the Y direction. That is, when the pattern PT forms the first end PT1 at the position of the lead-out electrode T of the semiconductor chip CP at the actual position, the pattern PT has the second end PT2 at the position of the electrode T of the semiconductor chip CP at the design position. is designed to be located in
  • the lengths and extending directions of the linear portions PT3 of the eight patterns PT are different.
  • the pattern information PI corresponding to the positional deviation information DI whose deviation amount ⁇ is not 0 [ ⁇ rad] the lengths and extending directions of the linear portions PT3 of the eight patterns PT are not the same.
  • the determining unit 220 reads the displacement amount ⁇ X, the displacement amount ⁇ Y, and the displacement amount ⁇ included in the positional displacement information DI received from the measuring unit 100 for each of the semiconductor chips CP1 to CP3, and obtains the pattern information PI corresponding to the combination. Select from table TB. Then, the pattern indicated by the selected pattern information PI is determined as the pattern of the relay wiring W2 for the semiconductor chip.
  • the determination unit 220 sends the determined pattern to the pattern exposure unit 300 as an exposure pattern.
  • relay wiring forming step S4 the relay wiring W2 having the pattern determined in the relay wiring pattern determining step S3 is formed on the semiconductor chips CP1 to CP3 of each section SC. Specifically, the relay wiring W2 is formed, for example, by the following procedure.
  • a first insulating layer 131 is formed on the fixed layer 12 (FIG. 17(a)), and a first photosensitive layer 141 is formed on the first insulating layer 131 (FIG. 17(b)). Note that when the fixed layer 12 covers the upper portion of the semiconductor chip CP, the fixed layer 12 functions as the first insulating layer 131. You may form a 1st photosensitive layer in .
  • the pattern exposure unit 300 is used to project the pattern of vias V1 (FIG. 10B) generated by the pattern generation device 320 onto the first photosensitive layer 141 .
  • the scanning exposure by the pattern exposure unit 300 is performed by matching the scanning direction with the electrode arrangement direction of the semiconductor chips CP1 to CP3.
  • the first photosensitive layer 141 and the first insulating layer 131 at positions where the pattern of the via V1 is exposed are removed (FIG. 17C), and after removing the remaining first photosensitive layer 141, the first insulating layer 131 is removed.
  • a conductor (copper as an example) is embedded in the recesses left in (FIG. 17(d)).
  • a via V1 is formed inside the first insulating layer 131.
  • the vias V1 are formed at the positions of the lead electrodes T of the semiconductor chips CP1 to CP3 at their actual positions.
  • the position of the via V1 can be determined based on the measurement result of the error measurement step S2.
  • a second insulating layer 132 is formed on the first insulating layer 131, and a second photosensitive layer 142 is formed on the second insulating layer 132 (FIG. 17(e)).
  • the pattern of the relay wiring W2 (FIG. 10(c)) generated by the pattern generator 320 (that is, the pattern determined in the relay pattern determination step S3) is applied to the second photosensitive layer 142. Project.
  • the scanning exposure by the pattern exposure unit 300 is performed by matching the scanning direction with the electrode arrangement direction of the semiconductor chips CP1 to CP3 (the Y direction of the wafer W).
  • the second photosensitive layer 142 and the second insulating layer 132 at positions where the pattern of the relay wiring W2 is exposed are removed (FIG. 17(f)), and after removing the remaining second photosensitive layer 142, the second insulating layer is removed.
  • a conductor is embedded in the recess left in 132 (FIG.
  • a relay wiring (relay wiring layer) W2 is formed inside the second insulating layer 132 .
  • the first insulating layer 131 may be planarized (for example, by CMP) so that the relay wiring W2 is A planarization process may be performed on the formed second insulating layer 132 . Further, planarization processing may be performed on the first insulating layer 131 before the via V1 is formed.
  • a rewiring W4 having a predetermined pattern and an electrode T10 are formed on the relay wiring W2 of each section SC.
  • the rewiring W4 is formed, for example, by the following procedure.
  • a via V3 is formed inside the third insulating layer 133 .
  • the vias V3 are formed at the positions of the lead electrodes of the semiconductor chips CP1 to CP3 at the designed positions.
  • planarization treatment may be performed after the third insulating layer 133 is formed.
  • a fourth insulating layer 134 is formed on the third insulating layer 133, and a fourth photosensitive layer 144 is formed on the fourth insulating layer 134 (FIG. 18(c)). Note that planarization treatment may be performed after the formation of the fourth insulating layer 134 .
  • the pattern (mask pattern) of the rewiring W4 (FIG. 10(e)) formed in advance on the reticle (photomask) is projected onto the fourth photosensitive layer 144. Then, the fourth photosensitive layer 144 and the fourth insulating layer 134 at the position where the pattern of the rewiring W4 is exposed are removed (FIG. 18(d)), and after removing the remaining fourth photosensitive layer 144, the fourth insulating layer is removed. A conductor is embedded in the recess left in 134 (FIG. 18(e)). Thereby, a rewiring (rewiring layer) W4 is formed inside the fourth insulating layer 134 .
  • a fifth insulating layer 135 is formed on the fourth insulating layer 134, and a fifth photosensitive layer 145 is formed on the fifth insulating layer 135 (FIG. 18(f)).
  • the pattern of the electrode T 10 (FIG. 10(f)) formed on the reticle is projected onto the fifth photosensitive layer 145 using the mask exposure unit 400 . Then, the fifth photosensitive layer 145 and the fifth insulating layer 135 at the position where the pattern of the electrode T10 is exposed are removed (FIG. 18(g)), and after removing the remaining fifth photosensitive layer 145, the fifth insulating layer is removed. A conductor is embedded in the recess left in 135 (FIG. 18(h)). Thus, the electrode T10 is formed inside the fifth insulating layer 135. As shown in FIG.
  • the wafer W is divided into sections SC. As a result, a plurality of (86 in this embodiment) semiconductor devices 10 are formed. Each part of the wafer W cut in units of sections SC becomes the substrate 11 of the semiconductor device 10 .
  • the exposure system ES of this embodiment includes a pattern determination unit 200 that determines the pattern of the relay wiring W2, and a pattern exposure unit 300 that forms the relay wiring W2 having the pattern determined by the pattern determination unit 200. Further, the device manufacturing method of the present embodiment includes the relay wiring pattern determination step S3 of determining the pattern of the relay wiring W2 using the pattern determination unit 200, and the relay wiring W2 having the determined pattern using the pattern exposure unit 300. A relay wiring forming step S3 is included.
  • W4 and the semiconductor chips CP1 to CP3 located at positions deviated from the design position can be relayed (electrically connected) by the relay wiring W2, and can be well connected.
  • the pattern of the rewiring itself is not changed, and the relay wiring that relays the lead-out electrode of the semiconductor chip and the rewiring located at a position shifted from the design position is formed. Therefore, there is no need to redesign the rewiring pattern, and devices can be manufactured with high throughput.
  • the formation of the rewiring is performed using a reticle (photomask) in which the pattern of the rewiring is formed in advance. can be performed by the mask exposing machine 400. Therefore, devices can be manufactured with a higher throughput than the method of Patent Document 1 in which redesigned rewiring is formed using a pattern exposure machine.
  • a table TB storing correspondences between various types of misalignment information DI and multiple types of pattern information PI is used to determine the pattern of the relay wiring W2.
  • the lead electrodes T of the semiconductor chips CP1 to CP3 are arranged in the first and second electrode formation regions TA1 extending in the electrode arrangement direction outside the circuit CR. , TA2 only.
  • the semiconductor chips CP1 to CP3 are arranged in the section SC on the wafer W such that the electrode arrangement directions are aligned with each other.
  • the semiconductor chip CP2 and the semiconductor chip CP3 are arranged so that the first electrode formation area TA1 of the semiconductor chip CP2 and the first electrode formation area TA1 of the semiconductor chip CP3 are aligned and the second electrode formation area of the semiconductor chip CP2 is aligned.
  • TA2 and the second electrode formation area TA2 of the semiconductor chip CP3 are arranged so as to be aligned on a straight line.
  • the width of the projection area IA of the pattern exposure unit 300 in the X direction is generally about 0.1 to 0.2 mm, which is small. Therefore, when the electrodes of the semiconductor chip are present in the entire area of the section SC in the X direction, it is necessary to perform a large number of scan exposures and stepping operations in step-and-scan exposure.
  • the extraction electrodes T of the semiconductor chips CP1 to CP3 are localized in a partial area in the X direction of the section SC. Therefore, the exposure by the pattern exposure unit 300 in the relay wiring forming step S4 can be performed efficiently, and the throughput of device manufacturing can be increased.
  • the configuration is not limited to this.
  • the semiconductor chips CP1 to CP3 may have different configurations.
  • the number and arrangement of the extraction electrodes T in the semiconductor chips CP1 to CP3 are also arbitrary.
  • a plurality of rows of lead electrodes T arranged in the electrode arrangement direction may be arranged in the orthogonal direction.
  • the number and arrangement of the alignment marks AM that the semiconductor chip CP has can be arbitrarily set so as to obtain the necessary misalignment information DI.
  • the number of semiconductor chips arranged in the section SC and the arrangement and arrangement of the semiconductor chips arranged in the section SC are arbitrary. However, when a plurality of semiconductor chips are arranged and each semiconductor chip has lead electrodes arranged in a predetermined direction, the pattern exposure unit 300 can be formed by arranging the plurality of semiconductor chips so that the predetermined directions match. can reduce the number of scanning exposures by In addition, by arranging a plurality of semiconductor chips such that the electrode forming regions of the plurality of semiconductor chips are arranged in a straight line, the number of scanning exposures by the pattern exposure unit 300 can be further reduced.
  • the error measurement step S2 is performed using the measurement unit 100, but it is not limited to this.
  • the alignment system 350 of the pattern exposure apparatus 300 may be used to perform the error measurement step S2.
  • the measurement section 100 may be omitted from the exposure system ES.
  • the storage unit 210 stores the table TB, and the determination unit 220 selects one piece of pattern information PI from the table TB to determine the pattern of the relay wiring W2.
  • the present invention is not limited to this, and the storage unit 210 may store a rough adjustment table and a fine adjustment table instead of the table TB.
  • the pattern of the relay wiring W2 may be determined in combination with the selected one pattern information.
  • the rough adjustment table stores the correspondences between multiple types of misalignment information DI and multiple types of rough adjustment pattern information
  • the fine adjustment table stores multiple types of misalignment information DI and multiple types of fine adjustment pattern information. memorize the correspondence with
  • the eight coarse adjustment patterns PTR pattern of the first relay wiring (FIG. 20(a)) included in each of the coarse adjustment pattern information include a substantially square first end portion PTR1, a substantially square second end portion PTR2, and a substantially square second end portion PTR2. It includes a straight portion PTR3 extending between the first end PTR1 and the second end PTR2.
  • the eight fine adjustment patterns PTF (patterns of the second relay wiring) (FIG. 20(b)) included in each of the fine adjustment pattern information include a substantially square first end PTF1, a substantially square second end PTF2, and a substantially square second end PTF2. It includes a straight portion PTF3 extending between the first end PTF1 and the second end PTF2.
  • the linear portion PTR3 of the coarse adjustment pattern PTR may be longer than the linear portion PTF3 of the fine adjustment pattern PTF.
  • the linear portion PTR3 of the coarse adjustment pattern PTR may have a wider adjustment width than the linear portion PTF3 of the fine adjustment pattern PTF.
  • the lengths of the linear portions PTR3 of the various types of coarse adjustment patterns PTR are within a width of approximately 10 ⁇ m to 12 ⁇ m, and the lengths of the linear portions PTF3 of the various types of fine adjustment patterns PTF are approximately 10 ⁇ m to 10.2 ⁇ m. is within the width of
  • the first end PTR1 of the coarse adjustment pattern PTR is formed at the position of the extraction electrode T of the semiconductor chip CP, and the second end PTR2 of the coarse adjustment pattern PTR is formed from the output wiring W4. It is arranged at a slightly spaced position (first position). Then, the first end PTF1 of the fine adjustment pattern PTF is formed at the position of the second end PTR2 of the coarse adjustment pattern PTR, and the second end PTF2 of the fine adjustment pattern PTF is connected to the rewiring W4 (second position). ).
  • the portion formed based on the rough adjustment pattern PTR and the portion formed based on the fine adjustment pattern PTF of the relay wiring W2 may be formed as a single wiring layer in the same insulating layer, or may be formed in different insulating layers. It may be formed in layers.
  • the amount of information to be stored in the storage unit 210 can be reduced.
  • 100 types of pattern information PI must be stored corresponding to 100 types of positional deviation information DI.
  • 10 types of coarse adjustment pattern information are stored in the coarse adjustment table
  • 10 types of fine adjustment pattern information are stored in the fine adjustment table.
  • the pattern information PI for determining the pattern of the rewiring W4 and the pattern of the relay wiring W2 is set to , the pattern of the relay wiring W2 is designed to be a dotted pattern extending neither in the X direction nor in the Y direction.
  • the pattern of the rewiring W4 and the pattern information PI are not limited to this, and a linear pattern extending in a direction intersecting the electrode arrangement direction of the semiconductor chip CP is selected when there is no misalignment in the semiconductor chip CP. It may be designed to
  • the pattern PT can be formed without short-circuiting between them.
  • the number of pieces of misalignment information DI associated with one type of pattern information PI is arbitrary.
  • the relay wiring W2 does not necessarily have to be formed so that the end T of the semiconductor chip CP is positioned at the center of the first end PT1 of the pattern PT, and the end T of the semiconductor chip CP is aligned with the first end PT1. It suffices if it is formed so as to be electrically connected to . Therefore, one type of pattern information PI can cover a plurality of types of similar misregistration states.
  • different pattern information PI corresponds to each 10 [nm] of deviation amount ⁇ X and ⁇ Y, and different pattern information PI corresponds to each 10 [ ⁇ rad] of deviation amount ⁇ .
  • the corresponding pattern information PI may be configured to change with a longer cycle, or the corresponding pattern information PI may be configured to change with a shorter cycle.
  • the pattern determining unit 200 determines the pattern of the relay wiring W2 using the table TB stored in the storage unit 210, but the present invention is not limited to this.
  • the pattern determining section 200 may determine the pattern of the relay wiring W2 without using the table TB.
  • the pattern of the relay wiring W2 may be derived by a predetermined calculation process based on the positional deviation information DI.
  • the semiconductor chips CP1 to CP3 may further include lead electrodes T arranged in the orthogonal direction on both sides of the circuit CR in the electrode arrangement direction, in addition to the lead electrodes T arranged in the electrode arrangement direction.
  • the wafer W When exposing the pattern of the relay wiring W2 to the semiconductor chips CP1 to CP3 by the pattern exposure unit 300, first, the wafer W is positioned so that the Y direction of the wafer W coincides with the Y3 direction of the pattern exposure unit 300 . Installed on stage 341 . Then, as shown in FIG. 22, step-and-scan exposure is performed from the start point STA3 along the route Rt3, and a first exposure area EA1, a second exposure area EA2, a third exposure area EA3, and a fourth exposure area EA4 are exposed. to expose. As a result, exposure is performed to form the relay wiring W2 connected to the lead electrodes T arranged in the electrode arrangement direction of the semiconductor chips CP1 to CP3.
  • the wafer W is first rotated by 90° around an axis extending in the Z direction, and placed on the stage 341 so that the X direction of the wafer W coincides with the Y3 direction of the pattern exposure unit 300 .
  • step-and-scan exposure is performed from the start point STA4 along the route Rt4, and a fifth exposure area EA5, a sixth exposure area EA6, a seventh exposure area EA7, and an eighth exposure area EA8 are exposed. to expose.
  • exposure is performed to form the relay wirings W2 connected to the extraction electrodes T arranged in the orthogonal direction of the semiconductor chips CP1 to CP3.
  • the electrodes T arranged in the orthogonal direction are exposed by scanning exposure along the electrode arrangement direction (the Y direction of the wafer W), since the existing area of the electrodes T in the orthogonal direction (the X direction of the wafer W) is wide, scanning Increased number of exposures. However, by rotating the wafer W to change the scanning direction, the exposure can be performed efficiently.
  • the pattern determining section 200 is provided separately from the pattern exposure device 300 and the mask exposure section 400, but the present invention is not limited to this.
  • the pattern determination section 200 may be provided as part of the pattern exposure device 300 or the mask exposure section 400 .
  • the pattern exposure apparatus 300 including the pattern determination section 200 or the mask exposure section 400 including the pattern determination section 200 may be configured as an exposure apparatus independent of the exposure system ES.
  • all the patterns of the rewiring W4 are exposed by the mask exposure device 400, but it is not limited to this. At least part of the pattern of the rewiring W4 (the output wiring W41 and/or the inter-chip wiring W42) is formed on the reticle (photomask), and only at least part of the pattern of the rewiring W4 is exposed by the mask exposure apparatus 400. can be exposed at The remaining pattern may be exposed by the pattern exposure device 300 .
  • the pattern of the relay wiring W2 is exposed using the pattern exposure unit 300 in the relay wiring forming step S4, but the present invention is not limited to this.
  • the mask exposure unit 400 may be used to expose the pattern of the relay wiring W2.
  • the pattern of the rewiring W4 is exposed using the mask exposure unit 400, but it is not limited to this.
  • the pattern exposure unit 300 may be used to expose the pattern of the rewiring W4.
  • the relay wiring W2 does not necessarily have to be a wiring that connects the extraction electrode T of the semiconductor chip CP and the rewiring W4.
  • the relay wiring W2 may be a wiring that connects the extraction electrode T and a predetermined position on the wafer W, and the pattern of the relay wiring W2 may be such a wiring pattern.
  • the second end PT2 of the pattern PT and the second end PTF2 of the fine adjustment pattern PTF are formed at the predetermined positions.
  • the plurality of semiconductor chips CP1 to CP3 are attached to each of the plurality of sections SC of the wafer W in the above embodiment, one semiconductor chip may be attached to each of the plurality of sections SC.
  • the electrode arrangement direction of the semiconductor chips attached to one section SC and the electrode arrangement direction of the semiconductor chips attached to another section located on the Y direction side of the one section SC are arranged in the same Y direction.
  • the semiconductor chip should be arranged in the section SC.
  • the wafer W made of silicon is used in the above embodiment, it is not limited to this. Any substrate made of glass, resin, or the like may be used instead of the wafer W made of silicon. Also, in the above embodiments, a circular substrate is used, but a square substrate, for example, may be used.
  • the present invention is not limited to the above embodiments, and other forms conceivable within the scope of the technical idea of the present invention are also included within the scope of the present invention. .
  • (Section 1) A device manufacturing method for manufacturing a device comprising a plurality of semiconductor chips having lead electrodes, a relay wiring having one end electrically connected to the lead electrodes, and an output wiring electrically connected to the other end of the relay wiring. There is measuring the positions of the plurality of semiconductor chips provided on the substrate to obtain the positional deviation from the design position of the plurality of semiconductor chips; A device manufacturing method comprising determining a pattern of the relay wiring based on the positional deviation.
  • (Section 2) forming a photosensitive layer over the plurality of semiconductor chips; 2.
  • (Section 3) forming the relay wiring using the exposed photosensitive layer; forming a photosensitive layer different from the photosensitive layer on the relay wiring; 3.
  • (Section 4) It further includes exposing the pattern of the relay wiring to the exposure region extending in the uniaxial direction on the photosensitive layer while moving the substrate from one side of the uniaxial direction in which the plurality of semiconductor chips are arranged to the other side.
  • determining the relay wiring pattern includes selecting at least one wiring pattern from a plurality of wiring patterns stored in advance based on the positional deviation. device manufacturing method.
  • each of the plurality of wiring patterns is a linear pattern, and at least one of the wiring length and extending direction of the plurality of wiring patterns is different from each other.
  • the plurality of pre-stored wiring patterns are a plurality of first wiring patterns; a plurality of second wiring patterns each having a wiring length shorter than the wiring length of each of the plurality of first wiring patterns; Item 10: Selecting at least one wiring pattern from the plurality of pre-stored wiring patterns includes selecting one of the plurality of first wiring patterns and one of the plurality of second wiring patterns Or the device manufacturing method according to item 11.
  • each of the plurality of semiconductor chips has a circuit provided in a central portion, and a plurality of lead electrodes electrically connected to the circuit and provided outside the circuit in a first direction; 13.
  • the device manufacturing method according to any one of items 1 to 12, wherein in each of the plurality of semiconductor chips, the plurality of extraction electrodes are arranged in a second direction intersecting the first direction.
  • Determining the pattern of the relay wiring includes selecting at least one wiring pattern from a plurality of pre-stored wiring patterns based on the positional deviation, 15.
  • each of the plurality of semiconductor chips includes a circuit provided in a central portion of the plurality of semiconductor chips;
  • the extraction electrodes include a plurality of first extraction electrodes electrically connected to the circuit and provided outside the circuit in a first direction along a second direction intersecting the first direction; a plurality of second extraction electrodes electrically connected and provided along the first direction outside the circuit in the second direction; when the plurality of semiconductor chips are positioned at the design position, the directions in which the second lead electrodes of the plurality of semiconductor chips are arranged match each other; Exposing the determined pattern of relay wiring onto the photosensitive layer with an energy beam through a pattern forming device, scanning and exposing the plurality of semiconductor chips with the energy beam along a first direction; 4.
  • the device manufacturing method according to claim 2 or 3 including scanning and exposing the plurality of semiconductor chips with the energy beam along the second direction.
  • (Section 17) a measuring unit for measuring positions of a plurality of semiconductor chips provided on a substrate; Pattern determination for determining a positional deviation from a design position of the plurality of semiconductor chips based on the measured positions, and determining a pattern of relay wiring relaying the plurality of semiconductor chips and output wiring based on the positional deviation.
  • Department and and a pattern exposure unit that exposes the determined relay wiring pattern on the plurality of semiconductor chips with an energy beam through a pattern forming device.
  • the pattern determination unit a storage unit that stores correspondence relationships between the plurality of types of positional deviations and a plurality of wiring patterns; 19.
  • the pattern determination unit a storage unit that stores a first correspondence relationship between the plurality of types of positional deviations and a plurality of first wiring patterns and a second correspondence relationship between the plurality of types of positional deviations and a plurality of second wiring patterns; a determination unit that determines a pattern of the relay wiring based on the positional deviation, the first correspondence, and the second correspondence; the wiring length of each of the plurality of second wiring patterns is shorter than the wiring length of each of the plurality of first wiring patterns; The determination unit selects one of a plurality of first wiring patterns selected based on the positional deviation and the first correspondence and a plurality of second wiring patterns selected based on the positional deviation and the second correspondence. 19. An exposure system according to clause 17 or 18, wherein the pattern of the relay wiring is determined based on one.
  • An exposure apparatus for exposing a plurality of semiconductor chips provided on a substrate a pattern determination unit that determines a pattern of relay wiring that relays the plurality of semiconductor chips and output wiring based on positional deviation of the plurality of semiconductor chips from design positions; an exposure unit that exposes the determined relay wiring pattern on the plurality of semiconductor chips with an energy beam through a pattern forming device that is set using the output from the pattern determination unit.
  • the pattern determination unit a storage unit that stores correspondence relationships between the plurality of types of positional deviations and a plurality of wiring patterns; 23.
  • the pattern determination unit a storage unit that stores a first correspondence relationship between the plurality of types of positional deviations and a plurality of first wiring patterns and a second correspondence relationship between the plurality of types of positional deviations and a plurality of second wiring patterns; a determination unit that determines a pattern of the relay wiring based on the positional deviation, the first correspondence, and the second correspondence; the wiring length of each of the plurality of second wiring patterns is shorter than the wiring length of each of the plurality of first wiring patterns; The determination unit selects one of a plurality of first wiring patterns selected based on the positional deviation and the first correspondence and a plurality of second wiring patterns selected based on the positional deviation and the second correspondence. 24.
  • the exposure apparatus according to item 22 or 23, wherein the pattern of the relay wiring is determined based on one or more.
  • At least two of the plurality of semiconductor chips are provided in a first section on the substrate, and at least two of the semiconductor chips different from the at least two of the plurality of semiconductor chips are arranged on the first section on the substrate. 27.
  • a device according to clauses 25 or 26 provided in a second compartment different from the compartment.
  • (Section 28) 28 The device of Claim 27, wherein the at least two semiconductor chips are aligned in the one direction in each of the first and second compartments.
  • (Section 31) further comprising a relay wiring layer provided above the plurality of semiconductor chips and below the output wiring layer; 31.
  • the relay wiring layer has a relay wiring electrically relaying the at least two semiconductor chips and the output wiring pattern for each of the plurality of regions.

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Abstract

基板（Ｗ）上に配列された複数の半導体チップ（ＣＰ）に設けられた引出電極（Ｔ）の上層に形成される感光層を露光する露光装置（３００）は、前記複数の半導体チップが一軸方向に沿って配列された前記基板を載置する基板ステージ（３４１）と、前記半導体チップ上で前記一軸方向に沿って延びた電極形成領域（ＴＡ１、ＴＡ２）に設けられた前記引出電極へ向けて露光光を照射する露光部（３３０）と、前記露光部が前記感光層上に露光する露光パターンを決定するパターン決定部（３２０）と、前記基板ステージ及び前記露光部を少なくとも制御する制御部（３６０）とを備える。前記パターン決定部は、前記基板上に設けられた複数の半導体チップの位置を計測して前記複数の半導体チップの位置ずれを求める計測部（１００）からの出力を用いて、前記引出電極と前記基板に対する所定位置とを結ぶ中継配線のパターンを前記露光パターンとして決定する。前記制御部は、前記基板ステージによって前記基板を前記一軸方向の一側から他側へ移動させつつ、前記露光部によって前記中継配線のパターンを前記感光層上で前記一軸方向に延びる露光領域に露光する。

Description

露光装置、露光方法、デバイス製造方法、及びデバイス
　本発明は露光装置、露光方法、デバイス製造方法、及びデバイスに関する。
　半導体デバイスの製造においては、ウエハ上で半導体チップのパッケージを行うウエハレベルパッケージ技術が用いられている。また、ウエハレベルパッケージ技術においては、半導体チップのウエハに対する位置ずれに対処する必要性が知られている（特許文献１）。
米国特許第８７９９８４５号明細書
　第１の態様に従えば、
　基板上に配列された複数の半導体チップに設けられた引出電極の上層に形成される感光層を露光する露光装置であって、
　前記複数の半導体チップが一軸方向に沿って配列された前記基板を載置する基板ステージと、
　前記半導体チップ上で前記一軸方向に沿って延びた電極形成領域に設けられた前記引出電極へ向けて露光光を照射する露光部と、
　前記露光部が前記感光層上に露光する露光パターンを決定するパターン決定部と、
　前記基板ステージ及び前記露光部を少なくとも制御する制御部とを備え、
　前記パターン決定部は、前記基板上に設けられた複数の半導体チップの位置を計測して前記複数の半導体チップの位置ずれを求める計測部からの出力を用いて、前記引出電極と前記基板に対する所定位置とを結ぶ中継配線のパターンを前記露光パターンとして決定し、
　前記制御部は、前記基板ステージによって前記基板を前記一軸方向の一側から他側へ移動させつつ、前記露光部によって前記中継配線のパターンを前記感光層上で前記一軸方向に延びる露光領域に露光する露光装置が提供される。
　第２の態様に従えば、
　基板上に一軸方向に沿って配列された複数の半導体チップに設けられた引出電極の上層に形成される感光層を露光する露光方法であって、
　前記基板上に設けられた複数の半導体チップの位置を計測して前記複数の半導体チップの位置ずれを求めることと、
　前記複数の半導体チップ上で前記一軸方向に沿って延びた電極形成領域に設けられた前記引出電極へ向けて露光光を照射することと、
　前記求められた前記複数の半導体チップの位置ずれを用いて、前記引出電極と前記基板に対する所定位置とを結ぶ中継配線のパターンを前記露光パターンとして決定することと、
　前記基板を前記一軸方向の一側から他側へ移動させつつ、前記中継配線のパターンを前記感光層上で前記一軸方向に延びる露光領域に露光することとを含む露光方法が提供される。
　第３の態様に従えば、
　引出電極を備える複数の半導体チップと一端が前記引出電極に電気的に接続される中継配線と前記中継配線の他端に電気的に接続される出力配線とを備えるデバイスを製造するデバイス製造方法であって、
　前記複数の半導体チップ上に感光層を形成することと、
　第２の態様の露光方法を用いて、前記感光層上に前記中継配線のパターンを露光することと、
　前記露光された前記感光体層を現像して感光層のパターンを形成することと、
　形成された前記感光層のパターンを用いて前記中継配線を形成することとを含むデバイス製造方法が提供される。
　第４の態様に従えば、
　基板と、前記基板に設けられた複数の半導体チップとを備えるデバイスであって、
　第３の態様のデバイス製造方法を用いて前記複数の半導体チップ上に形成された前記中継配線層と、
　前記中継配線層の上に形成された前記出力配線パターンとを備えるデバイスが提供される。
図１は、本発明の実施形態に係る露光システムの構成を示すブロック図である。 図２は、計測部の斜視図である。 図３（ａ）は、マーク検出系の光軸を含む面であって、Ｙ１方向に直交する面による計測部の要部の断面図である。図３（ｂ）は、マーク検出系の光軸を含む面であって、Ｘ１方向に直交する面による計測部の要部の断面図である。 図４は、パターン決定部の構成を示すブロック図である。 図５は、パターン露光部の全体構成を示す概略図である。 図６は、パターン生成装置の可変成形マスクの平面図である。 図７は、パターン露光部が行うステップアンドスキャン方式の露光における、ウエハに対する投影領域の移動の様子を示す説明図である。 図８は、マスク露光部の全体構成を示す概略図である。 図９（ａ）は、本発明の実施形態に係る半導体デバイスの平面図である。図９（ｂ）は、図９（ａ）のＢ－Ｂ線断面図である。 図１０（ａ）は、図９（ａ）のデバイスの固定層の上面図である。図１０（ｂ）は、図９（ａ）のデバイスの第１絶縁層の上面図である。図１０（ｃ）は、図９（ａ）のデバイスの第２絶縁層及び中継配線層の上面図である。図１０（ｄ）は、図９（ａ）のデバイスの第３絶縁層の上面図である。図１０（ｅ）は、図９（ａ）のデバイスの第４絶縁層及び再配線層の上面図である。図１０（ｆ）は、図９（ａ）のデバイスの第５絶縁層及び電極層の上面図である。 図１１は、本発明の実施形態に係る半導体デバイスが備える半導体チップの上面図である。 図１２は、本発明の実施形態に係るデバイス製造方法を示すフローチャートである。 図１３（ａ）は、デバイス製造方法において用いるウエハの平面図である。図１３（ｂ）は、ウエハの区画の１つを示す平面図である。図１３（ｂ）においては、ウエハの１つの区画内に３つの半導体チップが、その設計位置に配置されている。図１３（ｃ）は図１３（ｂ）のＣ－Ｃ線断面図である。 図１４は、ウエハの区画の平面図であり、半導体チップの設計位置と当該設計位置からずれた位置にある半導体チップとを示す。 図１５は、テーブルの概略を示す説明図である。 図１６は、テーブルが記憶するパターン情報の一例を示す概略図である。 図１７（ａ）～図１７（ｇ）は、中継配線形成工程において、半導体チップ上に中継配線層を形成する工程を説明するための断面図である。断面の位置は、図１３（ｂ）のＣ－Ｃ線断面の位置である。 図１８（ａ）～図１８（ｈ）は、再配線形成工程において、半導体チップ上に再配線層を形成する工程を説明するための断面図である。断面の位置は、図１３（ｂ）のＣ－Ｃ線断面の位置である。 図１９は、ウエハの１区画の平面図であり、実施形態の中継配線形成工程においてパターン露光部により中継配線のパターンを露光する際の、半導体チップに対する投影領域の移動の様子を示す。 図２０（ａ）は、変形例に係る粗調整テーブルが記憶する粗調整パターンの一例を示す概略図である。図２０（ｂ）は、変形例に係る微調整テーブルが記憶する微調整パターンの一例を示す概略図である。 図２１は、ウエハの１区画の一部の平面図であり、設計位置に対して電極配列方向に直線状にずれた位置にある半導体チップと、当該半導体チップに対応する変形例の中継配線パターンとを示す。 図２２は、ウエハの１区画の平面図であり、変形例の中継配線形成工程においてパターン露光部により中継配線のパターンを露光する際の、半導体チップに対する投影領域の移動の様子を示す。
＜実施形態＞
　本発明の実施形態の露光システムＥＳ、及び露光システムＥＳを用いるデバイス製造方法について、図１～図１９を参照して説明する。
[露光システムＥＳ]
　図１に示す通り、実施形態の露光システムＥＳは、計測部（第１計測部）１００、パターン決定部２００、パターン露光部３００、マスク露光部４００、及び制御部５００を主に備える。
　計測部１００、パターン決定部２００、パターン露光部３００、マスク露光部４００の各々の構成について、被処理対象がウエハＷ０である場合を例として説明する。制御部５００は、露光システムＥＳの動作を全体的に制御する。
[計測部１００]
　計測部１００は、ウエハＷ０のアライメント計測を行う。
　図２、図３（ａ）、及び図３（ｂ）に示す通り、計測部１００は、定盤１１０、スライダ１２０、駆動システム１３０、計測ユニット１４０、第１位置計測システム１５０（図３（ａ））、第２位置計測システム１６０、及び計測制御部１７０を主に有する。計測部１００の説明においては、水平面内において互いに直交する２方向をＸ１方向、Ｙ１方向とし、鉛直方向をＺ１方向とする。
　定盤１１０は、平面視矩形の直方体部材である。定盤１１０の上面は平坦度の高い平面であり、スライダ１２０の移動をガイドするガイド面として機能する。
　スライダ１２０は、ウエハＷ０を支持して水平面内を移動する。スライダ１２０は、定盤１１０の上面に摺動可能に配置されている。スライダ１２０は、平面視矩形の板状であり、その上面の中央部に平面視円形の凹部１２１が設けられている（図３（ａ）、図３（ｂ））。凹部１２１にはウエハホルダ１２２が設けられている。
　駆動システム１３０は、スライダ１２０をＸ１方向及びＹ１方向に移動させる。駆動システム１３０は、一対のリニアガイド１３１ａ、１３１ｂと、可動ステージ１３２とを主に有する。
　一対のリニアガイド１３１ａ、１３１ｂはそれぞれ長方体のベースであり、定盤１１０のＸ１方向の両側に１つずつ配置されている。一対のリニアガイド１３１ａ、１３１ｂはそれぞれ平面視矩形であり、長辺方向がＹ１方向に一致している。
　可動ステージ１３２は、Ｘ１方向においてスライダ１２０の両側に配置された第１板部材１３２ａ、第２板部材１３２ｂと、Ｙ１方向においてスライダ１２０の両側に配置された第３板部材１３２ｃ、第４板部材１３２ｄとを有する。第１板部材１３２ａ～第４板部材１３２ｄは、スライダ１２０を囲む枠状に連結されている。
　第１板部材１３２ａの下面には、連結部材１３３ａを介して可動子１３４ａ１が固定されている。可動子１３４ａ１は、リニアガイド１３１ａの上面近傍に設けられた固定子１３４ａ２とともにＹ軸リニアモータ１３４ａを構成する。同様に、第２板部材１３２ｂの下面には、連結部材１３３ｂを介して可動子１３４ｂ１が固定されている。可動子１３４ｂ１は、リニアガイド１３１ｂの上面近傍に設けられた固定子１３４ｂ２とともにＹ軸リニアモータ１３４ｂを構成する。可動子１３４ａ１、１３４ｂ１は、不図示のエアベアリングにより、固定子１３４ａ２、１３４ｂ２からわずかに浮上している。
　第３板部材１３２ｃの上面には、固定子１３５ｃ２が設けられている。固定子１３５ｃ２は、スライダ１２０に固定された可動子１３５ｃ１とともにＸＹリニアモータ１３５ｃを構成する。同様に、第４板部材１３２ｄの上面には、固定子１３５ｄ２が設けられている。固定子１３５ｄ２は、スライダ１２０に固定された可動子１３５ｄ１とともにＸＹリニアモータ１３５ｄを構成する。可動子１３５ｃ１、１３５ｄ１は、不図示のエアベアリングにより、固定子１３５ｃ２、１３５ｄ２からわずかに浮上している。
　可動ステージ１３２は、Ｙ軸リニアモータ１３４ａ、１３４ｂにより、一対のリニアガイド１３１ａ、１３１ｂに対してＹ１方向に移動される。スライダ１２０は、ＸＹリニアモータ１３５ｃ、１３５ｄにより、可動ステージ１３２に対して、Ｘ１方向に移動され、Ｙ１方向に微小移動される。
　計測ユニット１４０は、スライダ１２０上の計測対象が有するマーク（一例としてアライメントマーク）を光学的に検出する。計測ユニット１４０は、マーク検出系１４１を主に有する。
　マーク検出系１４１として、一例としてハロゲンランプ等のブロードバンド（広帯域）光でマークを照明し、このマークの画像を画像処理することによってマーク位置を計測する画像処理方式の結像式アライメントセンサの一種であるＦＩＡ（Ｆｉｅｌｄ　Ｉｍａｇｅ　Ａｌｉｇｎｍｅｎｔ）系を用いることができる。その他、マーク検出系１４１として、回折光干渉型、ビームスキャン型等の、任意のアライメント検出系を用い得る。マーク検出系１４１は、鏡筒１４１ｓと、鏡筒１４１ｓの内部の光軸ＡＸ１を有する光学系（不図示）を有し、スライダ１２０上の計測対象に対して検出光を射出する。マーク検出系１４１は、光学系の焦点位置を調整するアライメントオートフォーカス機能を有していてもよい。
　第１位置計測システム１５０は、主にヘッドＨＤ１と、スライダ１２０の下面１２０ｅと、下面１２０ｅに設けられたグレーティングＧ１とにより構成されている。
　ヘッドＨＤ１は、定盤１１０の上面の中央部に設けられた凹部１１０ａの内部に配置されている。
　グレーティングＧ１は、Ｘ１方向を周期方向とする反射型の回折格子（Ｘ回折格子）と、Ｙ１方向を周期方向とする反射型回折格子（Ｙ回折格子）とを含む。Ｘ回折格子とＹ回折格子のピッチは、一例として１μｍとし得る。
　ヘッドＨＤ１は、グレーティングＧ１に複数のビームを照射するとともに、グレーティングＧ１からの回折ビームを受光する。ヘッドＨＤ１とグレーティングＧ１とにより、エンコーダシステム１５１が構成される。エンコーダシステム１５１により、スライダ１２０のＸ１方向の位置、及びＹ１方向の位置が計測される。
　ヘッドＨＤ１はまた、スライダ１２０の下面１２０ｅに４本の測長ビームを照射するとともに、下面１２０ｅからの戻りビームを受光する。ヘッドＨＤ１とスライダ１２０の下面１２０ｅとにより、レーザ干渉計システム１５２が構成される。レーザ干渉計システム１５２により、スライダ１２０のＺ１方向の位置、θＸ１方向の位置、及びθＹ１方向の位置が計測される。
　第２位置計測システム１６０は、主に、ヘッドＨＤ２ａ、ＨＤ２ｂと、グレーティングＧ２ａ、Ｇ２ｂにより構成されている。
　ヘッドＨＤ２ａは、マーク検出系１４１の鏡筒１４１ｓからＸ１方向一方側に延びるヘッド取付部材１６１ａの先端に設けられている。ヘッドＨＤ２ｂは、マーク検出系１４１の鏡筒１４１ｓからＸ１方向他方側に延びるヘッド取付部材１６１ｂの先端に設けられている。
　グレーティングＧ２ａ、Ｇ２ｂは、支持部材１６２ａ、１６２ｂを介して定盤１１０に固定されたスケール部材１６３ａ、１６３ｂの上面に設けられている。グレーティングＧ２ａ、Ｇ２ｂは反射型の２次元グレーティングであり、ヘッドＨＤ２ａ、ＨＤ２ｂと対向している。
　ヘッドＨＤ２ａとグレーティングＧ２ａとにより、エンコーダシステム１６４ａが構成され、ヘッドＨＤ２ｂとグレーティングＧ２ｂとにより、エンコーダシステム１６４ｂが構成される。エンコーダシステム１６４ａ、１６４ｂにより、定盤１１０のマーク検出系１４１に対するＸ１方向、Ｙ１方向、Ｚ１方向、θＸ１方向、θＹ１方向、θＺ１方向の位置が計測される。
　計測制御部１７０は、駆動システム１３０、計測ユニット１４０、第１位置計測システム１５０、及び第２位置計測システム１６０を全体的に制御して、ウエハＷ０に対するアライメント計測を実行する。
　上記の構成を有する計測部１００として、米国特許出願公開第２０１９／２５７６４７号、米国特許第１０６８４５６２号明細書、米国特許第１０６９８３２６号明細書、米国特許第１０７７５７０８号明細書、米国特許第１０７７７４４１号明細書に開示された計測装置を用いてもよい。
[パターン決定部２００]
　パターン決定部２００は、計測部１００によるアライメント計測の結果に基づいて、パターン露光部３００がウエハＷ０の感光層に露光する露光パターンを決定する。
　図４に示す通り、パターン決定部２００は、記憶部２１０、決定部２２０、及び受信部２３０を主に有する。
　記憶部２１０はパターンの決定に用いるテーブルを記憶する。決定部２２０は、該テーブルと計測部１００の計測結果とに基づいてパターンを決定する。受信部２３０は計測部１００からの出力を受信して決定部２２０に送る。
　パターン決定部２００について、詳細は後述する。
[パターン露光部３００]
　パターン露光部３００は、パターン決定部２００が決定したパターンを、ウエハＷ０の感光層に露光する。
　図５に示す通り、パターン露光部３００は、照明系３１０、パターン生成装置３２０、投影光学系３３０、ステージ装置３４０、アライメント検出系（第２計測部）３５０、及びパターン露光制御部３６０を主に有する。パターン露光部３００の説明においては、水平面内において互いに直交する２方向をＸ３方向、Ｙ３方向とし、鉛直方向をＺ３方向とする。
　照明系３１０は、光源系（不図示）と、照明光学系３１１と、反射ミラー３１２とを主に有する。光源系は、一例として、固体レーザ光源（ＤＦＢ半導体レーザ、ファイバレーザ等）を含む。照明光学系３１１は、照明条件を変更するための成形光学系、オプティカルインテグレータ、視野絞り、リレーレンズ系（いずれも不図示）を含む。
　パターン生成装置３２０は、ステージ装置３４０のステージ３４１（後述）に載置されたウエハＷ０の感光層に投影するパターンを生成する電子マスク・システムである。パターン生成装置３２０は、可変成形マスク３２１と、マスク駆動部３２２とを主に有する。
　図６に示すように、可変成形マスク３２１は、Ｘ３－Ｙ３平面内にマトリックス状（２次元状、アレイ状）に配置された複数のマイクロミラー機構Ｍを有する。マイクロミラー機構Ｍの各々は、マイクロミラーＭ１と、マイクロミラーＭ１の反射面とは反対側に設けられた駆動機構Ｍ２とを有する。駆動機構Ｍ２は、マイクロミラーＭ１をＸ３方向に延びる軸周りに回転させる。
　マスク駆動部３２２は、パターン露光制御部３６０からの制御信号に従って複数のマイクロミラー機構Ｍの各々の駆動機構Ｍ２を駆動し、マイクロミラーＭ１をオン状態（オン位置）とオフ状態（オフ位置）との間で切り替える。
　照明系３１０からの照明光ＩＬがオン状態にあるマイクロミラーＭ１に入射した場合、照明光ＩＬの０次回折光ＩＬ０は、投影光学系３３０に入射する。一方、照明系３１０からの照明光ＩＬがオフ状態にあるマイクロミラーＭ１に入射した場合、照明光ＩＬの０次回折光ＩＬ０は、投影光学系３３０から外れた非露光光路に至る。パターン生成装置３２０は、複数のマイクロミラーＭ１の各々をオン状態及びオフ状態のいずれかに設定することにより、照明光ＩＬにパターンを与える。
　投影光学系３３０は、パターン生成装置３２０で生成されたパターンを、ステージ３４１に配置されたウエハＷ０に、投影倍率β（一例としてβ＝１／２００、１／４００、１／５００等）で縮小投影する。即ち、パターン生成装置３２０を介したエネルギービームにより、ウエハＷ０に、パターン生成装置３２０で生成されたパターンを露光する。投影光学系は鏡筒３３０ｓと、鏡筒３３０ｓの内部に所定の位置関係で配置された複数の光学素子（不図示）を有する。
　ステージ装置３４０は、ステージ（基板ステージ）３４１と、レーザ干渉計３４２と、ステージ制御部３４３とを主に有する。
　ステージ３４１は、上面中央に設けられたウエハホルダ（不図示）を介してウエハＷ０を保持する。ステージ３４１は、不図示のステージ駆動系によりＸ３方向、Ｙ３方向及びＺ３方向に移動可能であり、且つＺ３方向に延びる軸周りに回転可能である。
　レーザ干渉計３４２はステージ３４１の端面に設けられた反射面に測長ビームを照射することにより、ステージ３４１のＸ３方向、Ｙ３方向、θＺ３方向（Ｚ３方向に延びる軸周りの方向）の位置を、例えば０．５～１ｎｍ程度の分解能で常時検出する。
　ステージ制御部３４３は、パターン露光制御部３６０からの制御信号に従ってステージ３４１の移動を制御する。
　アライメント検出系（計測部、第２計測部）３５０は、投影光学系３３０の側面に配置されている。本実施形態では、ウエハＷ０上に形成されたストリートラインや位置検出用マーク（基板アライメントマーク）を検出する結像式アライメントセンサがアライメント検出系３５０として用いられている。アライメント検出系３５０の詳細な構成は、例えば、特開平９―２１９３５４号公報に開示されている。アライメント検出系３５０の検出結果は、パターン露光制御部３６０に供給される。
　パターン露光制御部３６０は、照明系３１０、パターン生成装置３２０、ステージ装置３４０等の動作を制御し、可変成形マスク３２１で逐次生成されるパターンの像を、投影光学系３３０を介して、ステージ３４１に保持されたウエハＷ０上に形成する。
　照明系３１０からの照明光ＩＬによって可変成形マスク３２１が照明されると、可変成形マスク３２１のオン状態にあるマイクロミラーＭ１にて反射した照明光ＩＬ、即ち可変成形マスク３２１によりパターンを与えられた照明光ＩＬが投影光学系３３０に入射し、該パターンの縮小像（部分倒立像）がステージ３４１に保持されたウエハＷ０上の投影領域ＩＡに形成される。
　本実施形態においては、パターン露光制御部３６０は、図７中の軌道Ｒｔで示されるようにステップアンドスキャン方式で露光を行う。即ち、まず、ウエハＷ０上の被露光領域（ショット領域）内のＸ３方向の最も正側に位置する開始地点ＳＴＡから、投影領域ＩＡを－Ｙ３側に移動させて（即ち、ステージ３４１を＋Ｙ３側に移動させて）スキャン露光（走査露光）を行う。次に、投影領域ＩＡを－Ｘ３側に移動させる（即ち、ステージ３４１を＋Ｘ３側に移動させる）ステッピング動作を行う。次に、投影領域ＩＡを＋Ｙ側に移動させて（即ち、ステージ３４１を－Ｙ３側に移動させて）スキャン露光を行う。その後も、スキャン露光とステッピング動作を繰り返し、露光領域の全域に対する露光を行う。一度のスキャン露光により露光されるＹ３方向に延びる領域を「露光領域」と呼ぶ。
　パターン露光制御部３６０は、スキャン露光中に、ステージ３４１を適切な速度で移動させつつ、これに同期して可変成形マスク３２１で生成したパターンをスクロールさせる（即ち、可変成形マスク３２１が生成するパターンの形状を変化させる）。投影領域ＩＡのＸ３方向の幅は、本実施形態では０．１～０．２ｍｍ程度である。
　上記の構成を有するパターン露光部３００として、米国特許第８０８９６１６号、米国特許公開第２０２０／００２５７２０５号に開示された露光装置を用いてもよい。
[マスク露光部４００]
　マスク露光部４００は、予め決定され且つレチクル（フォトマスク）に形成されたパターンを、ウエハＷ０の感光層に露光する。
　図８に示す通り、マスク露光部４００は、照明系４１０、レチクルステージ装置４２０、投影光学系４３０、ウエハステージ装置４４０、アライメント検出系４５０、マスク露光制御部４６０を主に有する。マスク露光部４００の説明においては、水平面内において互いに直交する２方向をＸ４方向、Ｙ４方向とし、鉛直方向をＺ４方向とする。
　照明系４１０は、光源と、該光源に送光光学系を介して接続された照明光学系（いずれも不図示）とを有する。光源は、一例としてＡｒＦエキシマレーザ光源（波長１９３ｎｍ）である。照明光学系は、光源からの照明光を、レチクルステージ装置４２０のレチクルステージ４２１に保持されたレチクルＲ０上の照明領域ＩＡＲに、ほぼ均一な照度で照射する。照明領域ＩＡＲはＸ４方向に細長く伸びるスリット状の領域である。
　レチクルステージ装置４２０は、レチクルステージ４２１と、レチクルレーザ干渉計４２２とを主に有する。
　レチクルステージ４２１は、中央部に設けられたホルダを介してレチクルＲ０を保持する。レチクルステージ４２１は、不図示のレチクルステージ駆動系により、Ｘ４方向及びＹ４方向に微小駆動可能であり、且つ走査方向（Ｙ４方向）に所定ストローク範囲で駆動可能である。
　レチクルレーザ干渉計４２２は、レチクルステージ４２１の端面に設けられた移動鏡ＭＲ１に測長ビームを照射することにより、レチクルステージ４２１のＸ４方向、Ｙ４方向、及びθＺ４方向の位置を、例えば０．２５ｎｍ程度の分解能で常時検出する。
　投影光学系４３０は、レチクルＲ０に形成されたパターンを、ウエハステージ４４１（後述）に配置されたウエハＷ０に、所定の投影倍率（一例として１／４倍、１／５倍、１／８倍等）で縮小投影する。投影光学系は鏡筒４３０ｓと、鏡筒４３０ｓの内部に所定の位置関係で配置された複数の光学素子（不図示）を有する。
　ウエハステージ装置４４０は、ウエハステージ４４１と、レーザ干渉計４４２とを主に有する。
　ウエハステージ４４１は、上面中央に設けられたウエハホルダ（不図示）を介してウエハＷ０を保持する。ウエハステージ４４１は、不図示のステージ駆動系によりＸ４方向、及びＹ４方向に所定ストロークで駆動されるとともに、Ｚ４方向、θＸ４方向、θＹ４方向、及びθＺ４方向に微小駆動される。
　レーザ干渉計４４２はウエハステージ４４１の端面に設けられた移動鏡ＭＲ２に測長ビームを照射することにより、ウエハステージ４４１のＸ４方向、Ｙ４方向、θＺ４方向、θＸ４方向、θＹ４方向の位置情報を、例えば０．２５ｎｍ程度の分解能で常時検出する。
　アライメント検出系４５０は、投影光学系４３０の鏡筒４３０ｓの側面に設けられている。アライメント検出系４５０は、ウエハに形成されたアライメントマーク等を検出する。アライメント検出系４５０として、画像処理方式の結像式アライメントセンサの一種であるＦＩＡ（Ｆｉｅｌｄ　Ｉｍａｇｅ　Ａｌｉｇｎｍｅｎｔ）系を用いることができる。画像処理方式のアライメント系に代えて、或いはこれに加えて回折光干渉型のアライメント系を用いてもよい。
　マスク露光制御部４６０は、照明系４１０、レチクルステージ装置４２０、投影光学系４３０、ウエハステージ装置４４０を総合的に制御し、レチクルステージ装置４２０が保持するレチクルＲ０に形成されたパターンの像を、投影光学系４３０を介して、ウエハステージ４４１に保持されたウエハＷ０上に形成する。本実施形態のマスク露光制御部４６０は、ステップアンドスキャン方式で露光を行うよう各部を制御する。
　上記の構成を有するマスク露光部４００として、米国特許第１０６８４５６２号明細書に開示された露光装置を用いてもよい。
[デバイス製造方法]
　露光システムＥＳを用いて半導体デバイスを製造するデバイス製造方法について、図９、図１０に示す半導体デバイス１０を製造する場合を例として説明する。
　図９（ａ）、図９（ｂ）に示す通り、半導体デバイス１０は、基板１１、固定層１２、第１絶縁層１３１、第２絶縁層１３２、第３絶縁層１３３、第４絶縁層１３４、第５絶縁層１３５が下からこの順番で積層された積層構造を有する。
　基板１１は、シリコンで形成された平板である。
　固定層１２は、一例としてポリイミド等の絶縁材料により形成されている。図９（ｂ）、図１０（ａ）に示す通り、固定層１２の内部には、半導体チップＣＰ１、ＣＰ２、ＣＰ３が設けられている。
　半導体チップＣＰ１～ＣＰ３は互いに同一の構成を有する。以下では互いの区別が不要である場合は単に半導体チップＣＰと呼ぶ。
　図１１に示す通り、半導体チップＣＰは、平面視略正方形の基板ＳＢと、回路ＣＲと、８つの複数の引出電極Ｔと、４つのアライメントマーク（チップアライメントマーク）ＡＭとを有する。半導体チップＣＰについては、図１１において４つの引出電極Ｔが並ぶ方向を電極配列方向（一軸方向）と呼び、基板ＳＢの面内方向であり且つ電極配列方向と直交する方向を直交方向と呼ぶ。
　基板ＳＢは、樹脂等で形成された平板である。
　回路ＣＲは、基板ＳＢの平面視中央部に設けられている。回路ＣＲは、所定の機能を奏するよう設計され、基板ＳＢ上に設けられている。
　８つの引出電極Ｔはそれぞれ、回路ＣＲを半導体チップＣＰの外部に接続するための電極である。８つの引出電極Ｔの各々は基板ＳＢ内に設けられた配線（不図示）により回路ＣＲに接続されている。
　８つの引出電極Ｔはそれぞれ、基板ＳＢの上面の、基板ＳＢの平面視において回路ＣＲが設けられていない領域に設けられている。８つの引出電極Ｔの内の４つは、回路ＣＲの直交方向の一方側に、電極配列方向に一列に並んで設けられている。８つの引出電極Ｔの内の残る４つは、回路ＣＲの直交方向の他方側に、電極配列方向に一列に並んで設けられている。
　回路ＣＲの直交方向の一方側に画定される、４つの引出電極Ｔが設けられた領域を第１電極形成領域ＴＡ１と呼ぶ。回路ＣＲの直交方向の他方側に画定される、４つの引出電極Ｔが設けられた領域を第２電極形成領域ＴＡ２と呼ぶ。第１、第２電極形成領域ＴＡ１、ＴＡ２はそれぞれ、電極配列方向に沿って延びる長尺の領域である。
　第１、第２電極形成領域ＴＡ１、ＴＡ２はそれぞれ基板ＳＢの平面視において回路ＣＲの外側の領域であり、第１、第２電極形成領域ＴＡ１、ＴＡ２に回路ＣＲは設けられていない。第１電極形成領域ＴＡ１、第２形成領域ＴＡ２は、直交方向において回路ＣＲを挟んでいる。
　第１、第２電極形成領域ＴＡ１、ＴＡ２は、直交方向において基板ＳＢの中央部から離れた位置に画定されている。第１電極形成領域ＴＡ１と第２形成領域ＴＡ２とは、直交方向において互いに離間して局在している。
　本実施形態においては、引出電極Ｔは、半導体チップＣＰの直交方向において、回路ＣＲが設けられていない領域のみに設けられている。
　４つのアライメントマークＡＭは、基板ＳＢの四隅に１つずつ設けられている。アライメントマークＡＭの各々は十字形状のマーク、ボックス状のマーク等であってよい。
　第１絶縁層１３１～第５絶縁層１３５は、一例として二酸化ケイ素（ＳｉＯ２）等の絶縁材料により形成されている。
　図９（ｂ）、図１０（ｂ）に示す通り、第１絶縁層１３１の内部には、複数のビアＶ１が設けられている。複数のビアＶ１はそれぞれ、半導体チップＣＰ１～ＣＰ３の引出電極Ｔの上に設けられている。
　図９（ｂ）、図１０（ｃ）に示す通り、第２絶縁層１３２の内部には、中継配線（中継配線層）Ｗ２が設けられている。本実施形態の半導体デバイス１０の中継配線Ｗ２は、複数のビアＶ１にそれぞれ接続された配線のセットにより構成されている（詳細後述）。中継配線Ｗ２は、ビアＶ１とビアＶ３（後述）を接続する。
　図９（ｂ）、図１０（ｄ）に示す通り、第３絶縁層１３３の内部には、複数のビアＶ３が設けられている。複数のビアＶ３はそれぞれ、中継配線Ｗ２を構成する複数の配線に接続する。
　図９（ｂ）、図１０（ｅ）に示す通り、第４絶縁層１３４の内部には、再配線（再配線層）Ｗ４が設けられている。本実施形態の半導体デバイス１０の再配線Ｗ４は、出力配線（出力配線層）Ｗ４１とチップ間配線（チップ間配線層）Ｗ４２とを含む。
　出力配線Ｗ４１は、一端がビアＶ３の位置にあり他端がビアＶ３とは異なる位置にある配線のセットにより構成されている。出力配線Ｗ４１は、ビアＶ１、Ｖ３、及び中継配線Ｗ２とともに、半導体チップＣＰ１～ＣＰ３と電極Ｔ１０（後述）とを接続する。
　チップ間配線Ｗ４２は、一端がビアＶ３の位置にあり他端が当該ビアＶ３とは異なるビアＶ３の位置にある配線のセットにより構成されている。チップ間配線Ｗ４２は、ビアＶ１、Ｖ３、及び中継配線Ｗ２とともに、半導体チップＣＰ１～ＣＰ３を互いに接続する。
　図９（ｂ）、図１０（ｆ）に示す通り、第５絶縁層１３５の内部には、複数の電極（電極層）Ｔ１０が設けられている。電極Ｔ１０は、出力配線Ｗ４１を構成する複数の配線の各々の、ビアＶ３に接続された端部とは反対側の端部の上に設けられている。
　本実施形態のデバイス製造方法は、図１２のフローチャートに示す通り、チップ取付工程Ｓ１、誤差計測工程Ｓ２、中継配線パターン決定工程Ｓ３、中継配線形成工程Ｓ４、再配線形成工程Ｓ５、及びダイシング工程Ｓ６を主に含む。
[チップ取付工程Ｓ１]
　チップ取付工程Ｓ１においては、ウエハＷを準備し、ウエハＷ上に複数の半導体チップを取り付ける。本実施形態では、ウエハＷとして、図１３（ａ）に示す直径３００ｍｍのシリコンウエハを用いる。
　まず、図１３（ａ）に示すように、ウエハＷを複数の区画ＳＣに分ける。複数の区画ＳＣの各々は矩形であり、ウエハＷ上にマトリックス状に配置される。以下の説明においては、区画ＳＣの短辺方向、長辺方向をそれぞれ、区画ＳＣ及びウエハＷのＸ方向、Ｙ方向と呼ぶ。ウエハＷの厚さ方向を区画ＳＣ及びウエハＷのＺ方向と呼ぶ。なお、ウエハＷには回路パターンが形成されていてもよい。この場合、複数の区画ＳＣは、ウエハＷ上の複数の回路パターン形成領域間のストリートラインで分けられていてもよい。
　次に、半導体チップＣＰ１～ＣＰ３（図１１）を、複数の区画ＳＣの各々に取り付ける。
　本実施形態においては、区画ＳＣ内に半導体チップＣＰ１～ＣＰ３を、半導体チップＣＰ１と半導体チップＣＰ２とがＸ方向に並び、半導体チップＣＰ２と半導体チップＣＰ３とがＹ方向に並ぶように配置する（図１３（ｂ））。
　半導体チップＣＰ１～ＣＰ３の区画ＳＣへの配置は、半導体チップＣＰ１～ＣＰ３の電極配列方向が区画ＳＣのＹ方向に一致し、半導体チップＣＰ１～ＣＰ３の直交方向が区画ＳＣのＸ方向に一致するように行う。
　図１３（ｂ）に示す状態においては、半導体チップＣＰ１と半導体チップＣＰ２とがＸ方向に並んでおり、且つ半導体チップＣＰ１の引出電極Ｔと半導体チップＣＰ２の引出電極ＴとがＹ方向において同位置にある。また、半導体チップＣＰ２と半導体チップＣＰ３とがＹ方向に並んでおり、且つ半導体チップＣＰ２の引出電極Ｔと半導体チップＣＰ３の引出電極ＴとがＸ方向において同位置にある。半導体チップＣＰ１～ＣＰ３の電極配列方向は一致している。
　半導体チップＣＰ２の第１電極形成領域ＴＡ１と半導体チップＣＰ３の第１電極形成領域ＴＡ１とはＹ方向に沿って一直線状に並び、半導体チップＣＰ２の第２電極形成領域ＴＡ２と半導体チップＣＰ３の第２電極形成領域ＴＡ２とはＹ方向に沿って一直線状に並ぶ。このように、複数の半導体チップＣＰの第１電極形成領域ＴＡ１又は第２電極形成領域ＴＡ２を一直線状に並べることで、パターン露光部３００による露光においては、Ｙ３軸方向に延びる露光領域（一度のスキャン露光で露光される領域）と複数の半導体チップＣＰの第１電極形成領域ＴＡ１又は第２電極形成領域ＴＡ２とを重ねることが出来る。これによりパターン露光部３００による露光を効率よく行うことができる（詳細後述）。
　以下の説明において、図１３（ｂ）のように配置された半導体チップＣＰ１～ＣＰ３の位置を「設計位置」と呼ぶ。
　ウエハＷの区画ＳＣの各々に半導体チップＣＰ１～ＣＰ３を配置した後、樹脂により固定層１２を形成し、半導体チップＣＰ１～ＣＰ３をウエハＷに固定する。固定層１２の上面と半導体チップＣＰ１～ＣＰ３の上面とは面一であってもよい（図１３（ｃ））。
　本明細書において、チップ取付工程Ｓ１の完了時点で得られる、ウエハＷに半導体チップＣＰを固定層１２により取り付けた状態のものをデバイスと捉えてもよい。
[誤差計測工程Ｓ２]
　チップ取付工程Ｓ１においてウエハＷに半導体チップＣＰ１～ＣＰ３を取り付ける際に、半導体チップＣＰ１～ＣＰ３が設計位置（図１３（ｂ））からずれて固定されることが多い。半導体チップＣＰ１～ＣＰ３の設計位置に対する位置ずれは例えば、樹脂を硬化させて固定層１２を形成する際の樹脂の不均一収縮等により生じる。
　図１４に位置ずれの一例を示す。図１４において、半導体チップＣＰ１～ＣＰ３の設計位置を点線で示し、半導体チップＣＰ１～ＣＰ３の実際の位置を実線で示す。半導体チップＣＰ１は設計位置に対して－Ｘ方向及び－Ｙ方向にシフトしている。半導体チップＣＰ２は設計位置に対して＋Ｘ方向及び－Ｙ方向にシフトしている。半導体チップＣＰ３については、設計位置に対するずれは生じていない。
　誤差計測工程Ｓ２においては、計測部１００により、各区画ＳＣの半導体チップＣＰ１～ＣＰ３の、設計位置に対するＸ方向のずれ量ΔＸ、Ｙ方向のずれ量ΔＹ、及びＺ方向に延びる軸周りの回転方向のずれ量Δθを計測する。以下、Ｘ方向のずれ量ΔＸ、Ｙ方向のずれ量ΔＹ、及びＺ方向に延びる軸周りの回転方向のずれ量Δθの組合せを位置ずれ情報ＤＩと呼ぶ。
　まず、計測部１００のスライダ１２０のウエハホルダ１２２にウエハＷを設置する。この時、ウエハＷのＸ方向、Ｙ方向を計測部１００のＸ１方向、Ｙ１方向に一致させる。
　次に、計測部１００のマーク検出系１４１により、ウエハＷのアライメントマーク（基板アライメントマーク）（不図示）及び半導体チップＣＰ１～ＣＰ３のアライメントマーク（チップアライメントマーク）ＡＭを検出する。
　ウエハＷ上の各区画ＳＣの位置、及び各区画ＳＣにおける半導体チップＣＰ１～ＣＰ３の設計位置は既知であるため、ウエハＷのアライメントマークを検出することで、半導体チップＣＰ１～ＣＰ３の設計位置を求めることができる。また、半導体チップＣＰ１～ＣＰ３の各々は、四隅に配置された４つのアライメントマークＡＭを有するため、これらの検出に基づいて、半導体チップＣＰ１～ＣＰ３の各々の実際の位置を求めることが出来る。
　したがって、ウエハＷのアライメントマークの検出結果と、半導体チップＣＰ１～ＣＰ３の各々のアライメントマークＡＭの検出結果に基づいて、半導体チップＣＰ１～ＣＰ３の各々の位置ずれ情報ＤＩを算出することができる。位置ずれ情報ＤＩの算出は、例えば計測部１００の計測制御部１７０により行う。
　計測制御部１７０は、求めた位置ずれ情報ＤＩをパターン決定部２００に出力する。
[中継配線パターン決定工程Ｓ３]
　中継配線パターン決定工程Ｓ３においては、パターン決定部２００が、区画ＳＣごとに、中継配線Ｗ２のパターンを決定する。
　本実施形態のデバイス製造方法において中継配線Ｗ２を形成する理由は次の通りである。
　本実施形態のデバイス製造方法においては、後述する再配線形成工程Ｓ５において、再配線Ｗ４（図１０（ｅ））のパターンをマスク露光部４００による露光を用いて形成する。ここで、再配線Ｗ４のパターンは設計位置（図１３（ｂ））に配置された半導体チップＣＰ１～ＣＰ３を基準に設計されている。したがって、例えば図１４に示すように半導体チップＣＰ１～ＣＰ３の実際の位置が設計位置に対してずれていると、半導体チップＣＰ１～ＣＰ３の引出電極Ｔと再配線Ｗ４との間に断絶等の接続不良が生じ得る。
　そのため、本実施形態のデバイス製造方法においては、実際の位置にある半導体チップＣＰ１～ＣＰ３の引出電極Ｔの位置と、設計位置にある半導体チップＣＰ１～ＣＰ３の引出電極Ｔの位置との間に延びる直線状の配線のセットにより構成される中継配線Ｗ２（図１０（ｃ））を形成する。これにより、半導体チップＣＰ１～ＣＰ３の実際の位置が設計位置に対してずれている場合であっても、半導体チップＣＰ１～ＣＰ３と再配線Ｗ４とは中継配線Ｗ２を介して良好に接続される。
　ここで、中継配線Ｗ２のパターンは、半導体チップＣＰの設計位置に対する位置ずれの態様に応じて様々である。したがって、中継配線パターン決定工程Ｓ３では、半導体チップＣＰ１～ＣＰ３の各々について、誤差計測工程Ｓ２で取得した位置ずれ情報ＤＩに基づいて中継配線Ｗ２のパターンを決定する。
　中継配線Ｗ２のパターンは、具体的には例えば、次のようにして決定される。
　まず、パターン決定部２００の決定部２２０が、受信部２３０を介して、計測部１００の計測制御部１７０から、半導体チップＣＰ１～ＣＰ３の各々の位置ずれ情報ＤＩを受け取る。
　次に、決定部２２０は、半導体チップＣＰ１～ＣＰ３の各々について、受け取った位置ずれ情報ＤＩと、記憶部２１０に記憶されたテーブルＴＢとに基づいて、中継配線Ｗ２のパターンを決定する。
　テーブルＴＢには、多種類の位置ずれ情報ＤＩと、多種類のパターン情報ＰＩとが対応付けて記憶されている。多種類のパターン情報ＰＩの各々は、対応する位置ずれ情報ＤＩに適した中継配線Ｗ２のパターンを含む。即ちテーブルＴＢには、半導体チップＣＰが有し得る様々な種類の位置ずれと、当該位置ずれを有する半導体チップＣＰに対して形成すべき中継配線Ｗ２のパターンとが対応付けて記憶されている。
　具体的には例えば、図１５に示すテーブルＴＢ１には、－１００[ｎｍ]と＋１００[ｎｍ]の間の１０ｎｍ刻みの所定の値であるずれ量ΔＸ及びずれ量ΔＹと、+１００[μｒａｄ]であるずれ量Δθとの様々な組合せについて、対応するパターン情報ＰＩが記憶されている。
　同様に、図１５に示すテーブルＴＢ２には、－１００[ｎｍ]と＋１００[ｎｍ]の間の１０ｎｍ刻みの所定の値であるずれ量ΔＸ及びずれ量ΔＹと、-９０[μｒａｄ]であるずれ量Δθとの様々な組合せについて、対応するパターン情報ＰＩが記憶されている。図１５に示すテーブルＴＢ３には、－１００[ｎｍ]と＋１００[ｎｍ]の間の１０ｎｍ刻みの所定の値であるずれ量ΔＸ及びずれ量ΔＹと、-１００[μｒａｄ]であるずれ量Δθとの様々な組合せについて、対応するパターン情報ＰＩが記憶されている。
　テーブルＴＢには、テーブルＴＢ１～ＴＢ３の他にも、ずれ量ΔＸ、ずれ量ΔＹ、ずれ量Δθの様々な組合せについて対応するパターン情報ＰＩを記憶する複数のテーブルが含まれる。
　多種類のパターン情報ＰＩの各々は、実際の位置にある半導体チップＣＰの８つの引出電極Ｔと、設計位置にある半導体チップＣＰの８つの引出電極Ｔとの間に延びる、８つのパターンＰＴを含む（図１６）。
　図１６に示すパターン情報ＰＩは、ずれ量ΔＸが－５０[ｎｍ]、ずれ量ΔＹが－５０[ｎｍ]、ずれ量Δθが０[μｒａｄ]である位置ずれ情報ＤＩに対応するパターン情報ＰＩである。このパターン情報ＰＩに含まれる８つのパターンＰＴはそれぞれ、略正方形の第１端部ＰＴ１、略正方形の第２端部ＰＴ２、及び第１端部ＰＴ１と第２端部ＰＴ２との間に延びる直線部ＰＴ３とを含む。
　第１端部ＰＴ１の中心ＣＴ１は、第２端部ＰＴ２の中心ＣＴ２に対して、Ｘ方向に５０[ｎｍ]、Ｙ方向に５０[ｎｍ]だけ離間している。即ち、パターンＰＴはそれぞれ、実際の位置にある半導体チップＣＰの引出電極Ｔの位置に第１端部ＰＴ１を形成した場合、設計位置にある半導体チップＣＰの電極Ｔの位置に第２端部ＰＴ２が位置するように設計されている。
　複数のパターン情報ＰＩの間では、含まれるパターンＰＴの直線部ＰＴ３の長さ（配線長）及び延在方向の少なくとも一方が異なっている。ずれ量Δθが０[μｒａｄ]である位置ずれ情報ＤＩに対応するパターン情報ＰＩにおいては、図１６に示すように、８つのパターンＰＴの直線部ＰＴ３の長さ及び延在方向は同一である。これに対し、ずれ量Δθが０[μｒａｄ]ではない位置ずれ情報ＤＩに対応するパターン情報ＰＩにおいては、８つのパターンＰＴの直線部ＰＴ３の長さ及び延在方向は同一ではない。
　ずれ量ΔＸ、ずれ量ΔＹ、ずれ量Δθがいずれもゼロであるか、無視できる程度に小さい場合は、第１端部ＰＴ１のみを有し第２端部ＰＴ２及び直線部ＰＴ３を有さない略正方形のパターンの組合せが選択される。
　決定部２２０は、半導体チップＣＰ１～ＣＰ３の各々について、計測部１００から受けとった位置ずれ情報ＤＩに含まれるずれ量ΔＸ、ずれ量ΔＹ、ずれ量Δθを読み取り、その組合せに対応するパターン情報ＰＩをテーブルＴＢから選択する。そして、選択したパターン情報ＰＩにより示されるパターンを、当該半導体チップのための中継配線Ｗ２のパターンとして決定する。
　決定部２２０は、決定したパターンを露光パターンとしてパターン露光部３００に送る。
[中継配線形成工程Ｓ４]
　中継配線形成工程Ｓ４においては、中継配線パターン決定工程Ｓ３において決定したパターンを有する中継配線Ｗ２を各区画ＳＣの半導体チップＣＰ１～ＣＰ３の上に形成する。中継配線Ｗ２は、具体的には例えば、次の手順で形成される。
（１）固定層１２（図１７（ａ））の上に第１絶縁層１３１を形成し、第１絶縁層１３１の上に第１感光層１４１を形成する（図１７（ｂ））。尚、固定層１２が半導体チップＣＰの上部を覆っている場合には、固定層１２が第１絶縁層１３１の機能を果たすため、第１絶縁層１３１を形成せずに、固定層１２の上に第１感光層を形成してもよい。
（２）パターン露光部３００を用いて、パターン生成装置３２０で生成したビアＶ１（図１０（ｂ））のパターンを第１感光層１４１に投影する。パターン露光部３００による走査露光は、走査方向を半導体チップＣＰ１～ＣＰ３の電極配列方向に一致させて行う。そして、ビアＶ１のパターンが露光された位置の第１感光層１４１及び第１絶縁層１３１を除去し（図１７（ｃ））、残る第１感光層１４１も除去した後、第１絶縁層１３１に残された凹部に導体（一例として銅）を埋め込む（図１７（ｄ））。これにより、第１絶縁層１３１の内部にビアＶ１が形成される。
　ビアＶ１は実際の位置にある半導体チップＣＰ１～ＣＰ３の引出電極Ｔの位置に形成される。ビアＶ１の位置は、誤差計測工程Ｓ２の計測結果に基づいて決定し得る。
（３）第１絶縁層１３１の上に第２絶縁層１３２を形成し、第２絶縁層１３２の上に第２感光層１４２を形成する（図１７（ｅ））。
（４）パターン露光部３００を用いて、パターン生成装置３２０で生成した中継配線Ｗ２（図１０（ｃ））のパターン（即ち、中継パターン決定工程Ｓ３で決定したパターン）を第２感光層１４２に投影する。パターン露光部３００による走査露光は、走査方向を半導体チップＣＰ１～ＣＰ３の電極配列方向（ウエハＷのＹ方向）に一致させて行う。そして、中継配線Ｗ２のパターンが露光された位置の第２感光層１４２及び第２絶縁層１３２を除去し（図１７（ｆ））、残る第２感光層１４２も除去した後、第２絶縁層１３２に残された凹部に導体を埋め込む（図１７（ｇ））。これにより、第２絶縁層１３２の内部に中継配線（中継配線層）Ｗ２が形成される。尚、ビアＶ１が形成された第１絶縁層１３１の上に第２絶縁層１３２を形成する前に、第１絶縁層１３１の平坦化処理（例えばＣＭＰ）を行ってもよく、中継配線Ｗ２が形成された第２絶縁層１３２の平坦化処理を行ってもよい。また、ビアＶ１が形成される前の第１絶縁層１３１の平坦化処理を行ってもよい。
[再配線形成工程Ｓ５]
　再配線形成工程Ｓ５においては、予め決定されたパターンを有する再配線Ｗ４、及び電極Ｔ１０を、各区画ＳＣの中継配線Ｗ２の上に形成する。再配線Ｗ４は、具体的には例えば、次の手順で形成される。
（１）第２絶縁層１３２の上に第３絶縁層１３３を形成し、第３絶縁層１３３の上に第３感光層１４３を形成する。そして、マスク露光部４００を用いて、レチクル（フォトマスク）に予め形成されたビアＶ３（図１０（ｄ））のパターンを第３感光層１４３に投影し、ビアＶ３のパターンが露光された位置の第３感光層１４３及び第３絶縁層１３３を除去する（図１８（ａ））。残る第３感光層１４３も除去した後、第３絶縁層１３３に残された凹部に導体を埋め込む（図１８（ｂ））。これにより、第３絶縁層１３３の内部にビアＶ３が形成される。ビアＶ３は設計位置にある半導体チップＣＰ１～ＣＰ３の引出電極の位置に形成される。ここで、第３絶縁層１３３の形成後に平坦化処理を行ってもよい。
（２）第３絶縁層１３３の上に第４絶縁層１３４を形成し、第４絶縁層１３４の上に第４感光層１４４を形成する（図１８（ｃ））。なお、第４絶縁層１３４の形成後に平坦化処理を行ってもよい。
（３）マスク露光部４００を用いて、レチクル（フォトマスク）に予め形成された再配線Ｗ４（図１０（ｅ））のパターン（マスクパターン）を第４感光層１４４に投影する。そして、再配線Ｗ４のパターンが露光された位置の第４感光層１４４及び第４絶縁層１３４を除去し（図１８（ｄ））、残る第４感光層１４４も除去した後、第４絶縁層１３４に残された凹部に導体を埋め込む（図１８（ｅ））。これにより、第４絶縁層１３４の内部に再配線（再配線層）Ｗ４が形成される。
（４）第４絶縁層１３４の上に第５絶縁層１３５を形成し、第５絶縁層１３５の上に第５感光層１４５を形成する（図１８（ｆ））。
（５）マスク露光部４００を用いて、レチクルに形成された電極Ｔ１０（図１０（ｆ））のパターンを第５感光層１４５に投影する。そして、電極Ｔ１０のパターンが露光された位置の第５感光層１４５及び第５絶縁層１３５を除去し（図１８（ｇ））、残る第５感光層１４５も除去した後、第５絶縁層１３５に残された凹部に導体を埋め込む（図１８（ｈ））。これにより、第５絶縁層１３５の内部に電極Ｔ１０が形成される。
[ダイシング工程Ｓ６]
　ダイシング工程Ｓ６においては、ウエハＷを区画ＳＣごとに分断する。これにより、複数（本実施形態では８６個）の半導体デバイス１０が形成される。区画ＳＣを単位として切断されたウエハＷの各部が、半導体デバイス１０の基板１１となる。
　本実施形態の露光システムＥＳ、及びこれを用いるデバイス製造方法の効果を次にまとめる。
　本実施形態の露光システムＥＳは、中継配線Ｗ２のパターンを決定するパターン決定部２００、及びパターン決定部２００が決定したパターンを有する中継配線Ｗ２を形成するパターン露光部３００を備える。また、本実施形態のデバイス製造方法は、パターン決定部２００を用いて中継配線Ｗ２のパターンを決定する中継配線パターン決定工程Ｓ３、及び決定したパターンを有する中継配線Ｗ２をパターン露光部３００を用いて形成する中継配線形成工程Ｓ３を含む。
　したがって、ウエハＷ上に配置された半導体チップＣＰ１～ＣＰ３の位置が設計位置に対してずれている場合であっても、設計位置にある半導体チップＣＰ１～ＣＰ３と接続されるよう設計された再配線Ｗ４と設計位置からずれた位置にある半導体チップＣＰ１～ＣＰ３とを中継配線Ｗ２により中継して（電気的に接続して）、良好に接続することができる。
　このように、設計位置に対してずれた位置にある半導体チップと再配線との接続を行う方法として、特許文献１のように、半導体チップの位置ずれに基づいて再配線自体のパターンを再設計することが考えられる。しかしながら、再配線自体のパターンを、様々な態様であり得る半導体チップの位置ずれに応じて都度再設計すると、多大な処理時間を要してしまう。
　これに対し、本実施形態は、再配線自体のパターンは変更せず、設計位置に対してずれた位置にある半導体チップの引出電極と再配線とを中継する中継配線を形成する。したがって再配線のパターンを再設計する必要がなく、高スループットでデバイスを製造することが出来る。
　また、本実施形態の露光システムＥＳ、及びこれを用いるデバイス製造方法では、再配線自体のパターンは変更しないため、再配線の形成を、再配線のパターンが予め形成されたレチクル（フォトマスク）を用いて、マスク露光機４００により行うことが出来る。したがって、再設計した再配線をパターン露光機を用いて形成する特許文献１の方法に比べて、高スループットでデバイスを製造することが出来る。
　更に、本実施形態の露光システムＥＳ、及びこれを用いるデバイス製造方法では、中継配線Ｗ２のパターンの決定に、多種類の位置ずれ情報ＤＩと多種類のパターン情報ＰＩとの対応を記憶したテーブルＴＢを用いる。したがって、半導体チップＣＰの位置ずれ情報ＤＩを取得した後、複雑な処理を要することなく、テーブルＴＢを参照して迅速に中継配線Ｗ２のパターンを決定することができる。
　本実施形態の露光システムＥＳ、及びこれを用いるデバイス製造方法においては、半導体チップＣＰ１～ＣＰ３の各々の引出電極Ｔは、回路ＣＲの外側において電極配列方向に延びる第１、第２電極形成領域ＴＡ１、ＴＡ２のみに設けられている。また、半導体チップＣＰ１～ＣＰ３は、ウエハＷ上の区画ＳＣにおいて、電極配列方向が互いに一致するように配置されている。更に、半導体チップＣＰ２と半導体チップＣＰ３とは、半導体チップＣＰ２の第１電極形成領域ＴＡ１と半導体チップＣＰ３の第１電極形成領域ＴＡ１とが一直線上に並び、且つ半導体チップＣＰ２の第２電極形成領域ＴＡ２と半導体チップＣＰ３の第２電極形成領域ＴＡ２とが一直線上に並ぶように配置されている。
　したがって、中継配線形成工程Ｓ４において、中継配線Ｗ２やビアＶ１、Ｖ３を形成する際には、区画ＳＣのＸ方向の全域を露光する必要がなく、半導体チップＣＰ１～ＣＰ３の第１、第２電極形成領域ＴＡ１、ＴＡ２が存在する一部の領域を露光するだけで足りる。
　この点は、中継配線形成工程Ｓ４における露光がパターン露光部３００で行われる点を考慮すれば、特に有利である。即ち、パターン露光部３００の投影領域ＩＡのＸ方向（非スキャン方向）の幅は一般に０．１～０．２ｍｍ程度であり小さい。したがって、半導体チップの電極が区画ＳＣのＸ方向の全域に存在している場合は、ステップアンドスキャン方式の露光において、非常に多くのスキャン露光及びステッピング動作を行う必要が生じる。
　これに対し、本実施形態の露光システムＥＳ、及びこれを用いるデバイス製造方法においては、図１９に示すように、半導体チップＣＰ２、ＣＰ３の第１電極形成領域ＴＡ１と重なる第１露光領域ＥＡ１、半導体チップＣＰ２、ＣＰ３の第２電極形成領域ＴＡ２と重なる第２露光領域ＥＡ２、半導体チップＣＰ１の第１電極形成領域ＴＡ１と重なる第３露光領域ＥＡ３、及び半導体チップＣＰ１の第２電極形成領域ＴＡ２と重なる第４露光領域ＥＡ４について露光を行えば足りる。したがって、例えば、図１９の軌道Ｒｔ２で示されるように、開始地点ＳＴＡ２からスキャン露光を開始して、４回のスキャン露光と３回のステップ動作で１つの区画ＳＣに対する露光を終えることができる。
　このように、本実施形態の露光システムＥＳ、及びこれを用いるデバイス製造方法では、区画ＳＣのＸ方向において、半導体チップＣＰ１～ＣＰ３の引出電極Ｔが一部の領域に局在している。したがって、中継配線形成工程Ｓ４におけるパターン露光部３００による露光を効率よく行うことができ、デバイス製造のスループットを高めることができる。
＜変形例＞
　上記実施形態において、次の変形態様を用いることもできる。
　上記実施形態においては、半導体チップＣＰ１～ＣＰ３は互いに同一の構成を有しているが、これには限られない。半導体チップＣＰ１～ＣＰ３は互いに異なる構成であってもよい。また、半導体チップＣＰ１～ＣＰ３における引出電極Ｔの数及び配置も任意である。第１電極形成領域ＴＡ１及び／又は第２電極形成領域ＴＡ２において、電極配列方向に並ぶ引出電極Ｔの列が、直交方向に並んで複数列設けられていてもよい。また、半導体チップＣＰが有するアライメントマークＡＭの数及び配置は、必要な位置ずれ情報ＤＩが得られるよう、任意に設定し得る。
　区画ＳＣに配置される半導体チップの数、及び区画ＳＣに配置される半導体チップの配置、配列は任意である。ただし、複数の半導体チップを配置する場合であって、各半導体チップが所定方向に並ぶ引出電極を有する場合は、当該所定方向が一致するように複数の半導体チップを配置することでパターン露光部３００によるスキャン露光の回数を減らすことができる。また、複数の半導体チップの電極形成領域が一直線上に並ぶように複数の半導体チップを並べることで、パターン露光部３００によるスキャン露光の回数を更に減らすことができる。
　上記実施形態においては、誤差計測工程Ｓ２を計測部１００を用いて行っているが、これには限られない。例えば、パターン露光装置３００のアライメント系３５０を用いて誤差計測工程Ｓ２を行ってもよい。この場合は、露光システムＥＳから計測部１００を省いてもよい。
　上記実施形態のパターン決定部２００においては、記憶部２１０はテーブルＴＢを記憶し、決定部２２０は、テーブルＴＢから１つのパターン情報ＰＩを選択して中継配線Ｗ２のパターンを決定する。
　しかしながらこれには限られず、記憶部２１０はテーブルＴＢに代えて粗調整テーブルと微調整テーブルを記憶してもよく、決定部２２０は、粗調整テーブルから選択した１つのパターン情報と微調整テーブルから選択した１つのパターン情報とを組み合わせて中継配線Ｗ２のパターンを決定してもよい。
　この場合は例えば、粗調整テーブルは多種類の位置ずれ情報ＤＩと多種類の粗調整パターン情報との対応を記憶し、微調整テーブルは多種類の位置ずれ情報ＤＩと多種類の微調整パターン情報との対応を記憶する。
　粗調整パターン情報の各々が含む８つの粗調整パターンＰＴＲ（第１中継配線のパターン）（図２０（ａ））は、略正方形の第１端部ＰＴＲ１、略正方形の第２端部ＰＴＲ２、及び第１端部ＰＴＲ１と第２端部ＰＴＲ２との間に延びる直線部ＰＴＲ３とを含む。
　微調整パターン情報の各々が含む８つの微調整パターンＰＴＦ（第２中継配線のパターン）（図２０（ｂ））は、略正方形の第１端部ＰＴＦ１、略正方形の第２端部ＰＴＦ２、及び第１端部ＰＴＦ１と第２端部ＰＴＦ２との間に延びる直線部ＰＴＦ３とを含む。
　粗調整パターンＰＴＲの直線部ＰＴＲ３は、微調整パターンＰＴＦの直線部ＰＴＦ３よりも長くてもよい。粗調整パターンＰＴＲの直線部ＰＴＲ３は、微調整パターンＰＴＦの直線部ＰＴＦ３よりも長さの調整幅が広くてもよい。一例として、多種類の粗調整パターンＰＴＲの直線部ＰＴＲ３の長さは１０μｍ～１２μｍ程度の幅に収まっており、多種類の微調整パターンＰＴＦの直線部ＰＴＦ３の長さは１０μｍ～１０．２μｍ程度の幅に収まっている。
　決定された中継配線Ｗ２のパターンにおいては、粗調整パターンＰＴＲの第１端部ＰＴＲ１が半導体チップＣＰの引出電極Ｔの位置に形成され、粗調整パターンＰＴＲの第２端部ＰＴＲ２が出力配線Ｗ４からわずかに離間した位置（第１位置）に配置される。そして、微調整パターンＰＴＦの第１端部ＰＴＦ１が粗調整パターンＰＴＲの第２端部ＰＴＲ２の位置に形成され微調整パターンＰＴＦの第２端部ＰＴＦ２が再配線Ｗ４に接続する位置（第２位置）に形成される。中継配線Ｗ２の粗調整パターンＰＴＲに基づいて形成される部分と微調整パターンＰＴＦに基づいて形成される部分とは、同一の絶縁層内に一層の配線層として形成されてもよく、それぞれ異なる絶縁層内に形成されてもよい。
　このように、テーブルＴＢを粗調整テーブルと微調整テーブルに分けることで、記憶部２１０に記憶すべき情報量を少なくすることが出来る。例えばテーブルＴＢを用いる場合に１００種類の位置ずれ情報ＤＩに対応して１００種類のパターン情報ＰＩを記憶する必要があるとする。この場合、微調整テーブルと粗調整テーブルを用いれば、粗調整テーブルに１０種類の粗調整パターン情報を、微調整テーブルに１０種類の微調整パターン情報をそれぞれ記憶させ、これを掛け合わせることで１００種類パターン情報を提供できる。即ち、計２０種類のパターン情報を記憶するのみで足りる。
　上記実施形態においては、再配線Ｗ４のパターン、及び中継配線Ｗ２のパターンを決定するためのパターン情報ＰＩは、半導体チップＣＰに位置ずれがない場合、或いは位置ずれが無視できる程度に小さい場合には、中継配線Ｗ２のパターンとして、Ｘ方向にもＹ方向にも延びない点状のパターンが選択されるよう設計されている。
　しかしながら、これには限られず、再配線Ｗ４のパターン及びパターン情報ＰＩを、半導体チップＣＰに位置ずれがない場合に、半導体チップＣＰの電極配列方向に交差する方向に延びる直線状のパターンが選択されるように設計してもよい。
　これにより、例えば図２１に示すように、半導体チップＣＰの実際の位置（図２１の実線）が半導体チップＣＰの設計位置（図２１の点線）から電極配列方向に大きくずれた場合でも、パターンＰＴ同士の短絡を生じることなく、中継配線Ｗ２を形成することができる。
　上記実施形態のテーブルＴＢにおいて、１種類のパターン情報ＰＩに対応させる位置ずれ情報ＤＩの数は任意である。中継配線Ｗ２は、必ずしもパターンＰＴの第１端部ＰＴ１の中心部に半導体チップＣＰの端部Ｔが位置するように形成される必要はなく、半導体チップＣＰの端部Ｔが第１端部ＰＴ１に電気的に接続されるように形成されれば足りる。したがって、１種類のパターン情報ＰＩにより、類似する複数種類の位置ずれ状態をカバーすることができる。
　上記実施形態のテーブルＴＢは、ずれ量ΔＸ、ずれ量ΔＹについては１０[ｎｍ]ごとに異なるパターン情報ＰＩが対応し、ずれ量Δθについては１０[μｒａｄ]ごとに異なるパターン情報ＰＩが対応するように構成されている。これよりも大きい周期で対応するパターン情報ＰＩが変わるよう構成してもよく、これよりも小さい周期で対応するパターン情報ＰＩが変わるよう構成してもよい。
　上記実施形態において、パターン決定部２００は、記憶部２１０が記憶するテーブルＴＢを用いて中継配線Ｗ２のパターンを決定するが、これには限られない。パターン決定部２００は、テーブルＴＢを用いることなく中継配線Ｗ２のパターンを決定してもよい。具体的には例えば、位置ずれ情報ＤＩに基づいて、所定の計算処理により中継配線Ｗ２のパターンを導出してもよい。
　半導体チップＣＰ１～ＣＰ３は、電極配列方向に沿って並ぶ引出電極Ｔに加えて、電極配列方向における回路ＣＲの両側に、直交方向に並ぶ引出電極Ｔを更に備えてもよい。
　このような半導体チップＣＰ１～ＣＰ３に対してパターン露光部３００により中継配線Ｗ２のパターンを露光する場合は、まずウエハＷのＹ方向がパターン露光部３００のＹ３方向に一致するようにウエハＷをステージ３４１に設置する。そして、図２２に示すように、開始地点ＳＴＡ３から経路Ｒｔ３に沿ったステップアンドスキャン方式の露光を行い、第１露光領域ＥＡ１、第２露光領域ＥＡ２、第３露光領域ＥＡ３、第４露光領域ＥＡ４を露光する。これにより、半導体チップＣＰ１～ＣＰ３の電極配列方向に並ぶ引出電極Ｔに接続される中継配線Ｗ２を形成するための露光がなされる。
　次に、まずウエハＷをＺ方向に延びる軸周りに９０°回転させて、ウエハＷのＸ方向がパターン露光部３００のＹ３方向に一致するようにウエハＷをステージ３４１に設置する。そして、図２２に示すように、開始地点ＳＴＡ４から経路Ｒｔ４に沿ったステップアンドスキャン方式の露光を行い、第５露光領域ＥＡ５、第６露光領域ＥＡ６、第７露光領域ＥＡ７、第８露光領域ＥＡ８を露光する。これにより、半導体チップＣＰ１～ＣＰ３の直交方向に並ぶ引出電極Ｔに接続される中継配線Ｗ２を形成するための露光がなされる。
　直交方向に並ぶ電極Ｔに対する露光を、電極配列方向（ウエハＷのＹ方向）に沿ったスキャン露光により行う場合は、直交方向（ウエハＷのＸ方向）における電極Ｔの存在領域が広いため、スキャン露光の回数が増えてしまう。しかしながら、ウエハＷを回転させて走査方向を変えることで、露光を効率よく行うことが出来る。
　上記実施形態では、パターン決定部２００はパターン露光装置３００、マスク露光部４００から分離して設けられているがこれには限られない。パターン決定部２００は、パターン露光装置３００又はマスク露光部４００の一部として設けられていてもよい。また、パターン決定部２００を備えるパターン露光装置３００又はパターン決定部２００を備えるマスク露光部４００を、露光システムＥＳから独立した露光装置として構成してもよい。
　上記実施形態では、再配線Ｗ４のパターンの全てをマスク露光装置４００で露光しているが、これには限られない。レチクル（フォトマスク）には、再配線Ｗ４（出力配線Ｗ４１、及び／又はチップ間配線Ｗ４２）のパターンの少なくとも一部のみを形成し、再配線Ｗ４のパターンの少なくとも一部のみをマスク露光装置４００で露光してもよい。残るパターンはパターン露光装置３００で露光してもよい。
　上記実施形態では、中継配線形成工程Ｓ４において、パターン露光部３００を用いて中継配線Ｗ２のパターンを露光しているがこれには限られない。中継配線形成工程Ｓ４において、マスク露光部４００を用いて中継配線Ｗ２のパターンを露光してもよい。
　上記実施形態では、再配線形成工程Ｓ５において、マスク露光部４００を用いて再配線Ｗ４のパターンを露光しているがこれには限られない。再配線形成工程Ｓ５において、パターン露光部３００を用いて再配線Ｗ４のパターンを露光してもよい。
　中継配線Ｗ２は、必ずしも半導体チップＣＰの引出電極Ｔと再配線Ｗ４とを接続する配線でなくてもよい。中継配線Ｗ２は、引出電極ＴとウエハＷに対する所定位置とを結ぶ配線であってよく、中継配線Ｗ２のパターンはそのような配線のパターンであってよい。この場合、パターンＰＴの第２端部ＰＴ２や、微調整パターンＰＴＦの第２端部ＰＴＦ２は、当該所定位置に形成される。
　上記実施形態においてはウエハＷの複数の区画ＳＣの各々に複数の半導体チップＣＰ１～ＣＰ３を取り付けたが、複数の区画ＳＣの各々に１つの半導体チップを取り付けてもよい。この場合、一つの区画ＳＣに取り付けられる半導体チップの電極配列方向と、その一つの区画のＹ方向側に位置する別の区画に取り付けられる半導体チップの電極配列方向とが同じＹ方向に一致するように、半導体チップを区画ＳＣに配置すればよい。
　上記実施形態においてはシリコン製のウエハＷを用いているがこれには限られない。シリコン製のウエハＷに代えて、ガラス、樹脂等により形成される任意の基板を用いて良い。また、上記実施形態においては、円形基板を用いているが、例えば角形基板を用いても良い。
　本発明の特徴を維持する限り、本発明は上記実施の形態に限定されるものではなく、本発明の技術的思想の範囲内で考えられるその他の形態についても、本発明の範囲内に含まれる。
（付記）
　上述した複数の実施形態またはその変形例は、以下の態様の具体例であることが当業者により理解される。
（第１項）
　引出電極を備える複数の半導体チップと一端が前記引出電極に電気的に接続される中継配線と前記中継配線の他端に電気的に接続される出力配線とを備えるデバイスを製造するデバイス製造方法であって、
　基板上に設けられた前記複数の半導体チップの位置を計測して、前記複数の半導体チップの設計位置からの位置ずれを求めることと、
　前記位置ずれに基づいて、前記中継配線のパターンを決定することを含むデバイス製造方法。
（第２項）
　前記複数の半導体チップの上に感光層を形成することと、
　パターン形成装置を介したエネルギービームにより、前記感光層に、前記決定した中継配線のパターンを露光することを更に含む第１項に記載のデバイス製造方法。
（第３項）
　前記露光された前記感光層を用いて前記中継配線を形成することと、
　前記中継配線の上に前記感光層とは異なる感光層を形成することと、
　前記出力配線の少なくとも一部のマスクパターンを有するマスクを介した露光光により、異なる前記感光層に、前記出力配線のパターンを露光することを更に含む第２項に記載のデバイス製造方法。
（第４項）
　前記複数の半導体チップが配列される一軸方向の一側から他側へ前記基板を移動させつつ、前記中継配線のパターンを前記感光層上で前記一軸方向に延びる露光領域に露光することをさらに含む第２項又は第３項に記載のデバイス製造方法。
（第５項）
　前記露光領域を第１露光領域とするとき、
　前記第１露光領域への露光の後に前記複数の半導体チップが設けられた前記基板を前記一軸方向と交差する方向に移動させることと、
　前記基板を前記一軸方向の前記他側から前記一側へ移動させつつ、前記中継配線のパターンを前記感光層上で前記第１露光領域から前記交差する方向に離れた第２露光領域に露光することとをさらに含む第４項に記載のデバイス製造方法。
（第６項）
　前記引出電極は、前記半導体チップ上で前記一軸方向に沿って延びた電極形成領域に設けられている第１項～第５項のいずれか一項に記載のデバイス製造方法。
（第７項）
　前記基板を準備することと、
　前記基板上の複数の区画に前記複数の半導体チップを取り付けることと
をさらに含む第１項～第６項のいずれか一項に記載のデバイス製造方法。
（第８項）
　前記複数の区画に前記基板を分断することをさらに含む第７項に記載のデバイス製造方法。
（第９項）
　前記中継配線の他端は、前記基板に対して所定位置に位置する第１項～第８項のいずれか一項に記載のデバイス製造方法。
（第１０項）
　前記中継配線のパターンの決定は、前記位置ずれに基づいて、予め記憶された複数の配線パターンから少なくとも１つの配線パターンを選択することを含む第１項～第９項のいずれか一項に記載のデバイス製造方法。
（第１１項）
　前記複数の配線パターンはそれぞれ直線状のパターンであり、前記複数の配線パターンの配線長及び延在方向の少なくとも一方が互いに異なる第１０項に記載のデバイス製造方法。
（第１２項）
　前記予め記憶された複数の配線パターンは、
　　複数の第１配線パターンと、
　　複数の第２配線パターンであって、各々の配線長が前記複数の第１配線パターンの各々の配線長よりも短い第２配線パターンとを含み、
　前記予め記憶された複数の配線パターンから少なくとも１つの配線パターンを選択することは、前記複数の第１配線パターンの１つと前記複数の第２配線パターンの１つとを選択することを含む第１０項又は第１１項に記載のデバイス製造方法。
（第１３項）
　前記複数の半導体チップの各々は、中央部に設けられた回路と、前記回路に電気的に接続され且つ第１方向において前記回路の外側に設けられた複数の前記引出電極とを有し、
　前記複数の半導体チップの各々において、前記複数の引出電極は前記第１方向と交差する第２方向に並んでいる第１項～第１２項のいずれか一項に記載のデバイス製造方法。
（第１４項）
　前記複数の半導体チップが前記設計位置に位置するとき、前記複数の半導体チップの各々の前記複数の引出電極の並ぶ方向が互いに一致する第１３項に記載のデバイス製造方法。
（第１５項）
　前記中継配線のパターンの決定は、前記位置ずれに基づいて、予め記憶された複数の配線パターンから少なくとも１つの配線パターンを選択することを含み、
　前記位置ずれがない場合に、前記少なくとも１つの配線パターンとして前記第２方向に交差する方向に延びるパターンを選択する第１４項に記載のデバイス製造方法。　
（第１６項）
　前記複数の半導体チップの各々は、前記複数の半導体チップの中央部に設けられた回路を備え、
　前記引出電極は、前記回路に電気的に接続され且つ第１方向において前記回路の外側に前記第１方向と交差する第２方向に沿って設けられた複数の第１引出電極と、前記回路に電気的に接続され且つ前記第２方向において前記回路の外側に前記第１方向に沿って設けられた複数の第２引出電極とを有し、
　前記複数の半導体チップが前記設計位置に位置するとき、前記複数の半導体チップの各々の前記第２引出電極が並ぶ方向が互いに一致し、
　パターン形成装置を介したエネルギービームにより、前記感光層に、前記決定した中継配線のパターンを露光することは、
　前記複数の半導体チップの第１方向に沿って前記エネルギービームを走査露光することと、
　前記複数の半導体チップの第２方向に沿って前記エネルギービームを走査露光することを含む第２項又は第３項に記載のデバイス製造方法。
（第１７項）
　基板上に設けられた複数の半導体チップの位置を計測する計測部と、
　前記計測された位置に基づいて前記複数の半導体チップの設計位置からの位置ずれを求め、該位置ずれに基づいて前記複数の半導体チップと出力配線とを中継する中継配線のパターンを決定するパターン決定部と、
　パターン形成装置を介したエネルギービームにより前記複数の半導体チップの上に前記決定された中継配線のパターンを露光するパターン露光部とを備える露光システム。
（第１８項）
　前記出力配線の少なくとも一部のマスクパターンを有するマスクを介した露光光により、露光された前記中継配線のパターンを用いて形成される前記中継配線の上に前記出力配線のパターンを露光するマスク露光部を更に備える第１７項に記載の露光システム。
（第１９項）
　前記パターン決定部が、
　複数種類の前記位置ずれと複数の配線パターンとの対応関係を記憶する記憶部と、
　前記位置ずれと前記対応関係とに基づいて前記中継配線のパターンを決定する決定部とを有する第１７項又は第１８項に記載の露光システム。
（第２０項）
　前記パターン決定部が、
　複数種類の前記位置ずれと複数の第１配線パターンとの第１対応関係、及び複数種類の前記位置ずれと複数の第２配線パターンとの第２対応関係を記憶する記憶部と、
　前記位置ずれ、第１対応関係、及び第２対応関係に基づいて前記中継配線のパターンを決定する決定部とを有し、
　前記複数の第２配線パターンの各々の配線長が前記複数の第１配線パターンの各々の配線長よりも短く、
　前記決定部は、前記位置ずれと第１対応関係とに基づいて選択した複数の第１配線パターンの１つと、前記位置ずれと第２対応関係とに基づいて選択した複数の第２配線パターンの１つとに基づいて前記中継配線のパターンを決定する第１７項又は第１８項に記載の露光システム。
（第２１項）
　前記パターン露光部が前記パターン決定部を備える第１７項～第２０項のいずれか一項に記載の露光システム。
（第２２項）
　基板上に設けられた複数の半導体チップを露光する露光装置であって、
　前記複数の半導体チップの設計位置からの位置ずれに基づいて前記複数の半導体チップと出力配線とを中継する中継配線のパターンを決定するパターン決定部と、
　前記パターン決定部からの出力を用いて設定されたパターン形成装置を介したエネルギービームにより前記複数の半導体チップの上に前記決定された中継配線のパターンを露光する露光部とを備える露光装置。
（第２３項）
　前記パターン決定部が、
　複数種類の前記位置ずれと複数の配線パターンとの対応関係を記憶する記憶部と、
　前記位置ずれと前記対応関係とに基づいて前記中継配線のパターンを決定する決定部とを有する第２２項に記載の露光装置。
（第２４項）
　前記パターン決定部が、
　複数種類の前記位置ずれと複数の第１配線パターンとの第１対応関係、及び複数種類の前記位置ずれと複数の第２配線パターンとの第２対応関係を記憶する記憶部と、
　前記位置ずれ、第１対応関係、及び第２対応関係に基づいて前記中継配線のパターンを決定する決定部とを有し、
　前記複数の第２配線パターンの各々の配線長が前記複数の第１配線パターンの各々の配線長よりも短く、
　前記決定部は、前記位置ずれと第１対応関係とに基づいて選択した複数の第１配線パターンの１つと、前記位置ずれと第２対応関係とに基づいて選択した複数の第２配線パターンの１つとに基づいて前記中継配線のパターンを決定する第２２項又は第２３項に記載の露光装置。
（第２５項）
　基板と、
　前記基板に設けられた複数の半導体チップとを備えるデバイスであって、
　前記複数の半導体チップの各々は、中央部に設けられた回路と、前記回路に電気的に接続され且つ前記回路の外側に一方向に配列された複数の電極とを有し、
　前記複数の半導体チップは、前記複数の半導体チップの各々の前記複数の電極が配列された前記一方向が互いに一致又は略一致するように前記ウエハに固定されているデバイス。
（第２６項）
　前記複数の電極は、前記回路の外側のみに設けられている第２５項に記載のデバイス。
（第２７項）
　前記複数の半導体チップのうちの少なくとも２つが前記基板上の第１区画に設けられ、前記複数の半導体チップのうちの前記少なくとも２つとは異なる少なくとも２つの前記半導体チップが前記基板上の前記第１区画とは異なる第２区画に設けられている第２５項又は第２６項に記載のデバイス。
（第２８項）
　前記第１及び第２区画の各々において前記少なくとも２つの半導体チップが前記一方向に並んでいる第２７項に記載のデバイス。
（第２９項）
　前記複数の半導体チップを前記基板に固定する固定層を更に備え、
　前記固定層の上面と前記複数の半導体チップの上面とが面一である第２５項～第２８項のいずれか一項に記載のデバイス。
（第３０項）
　前記複数の半導体チップの上方に設けられた出力配線層を更に備え、
　前記出力配線層が、前記区画ごとに、前記少なくとも２つの半導体チップを接続する出力配線を有する２７項～第２９項のいずれか一項に記載のデバイス。
（第３１項）
　前記複数の半導体チップの上方且つ前記出力配線層の下方に設けられた中継配線層を更に備え、
　前記中継配線層が、前記複数の領域ごとに、前記少なくとも２つの半導体チップと前記出力配線パターンとを電気的に中継する中継配線を有する第３０項に記載のデバイス。
１０　半導体デバイス
１００　計測部
２００　パターン決定部
３００　パターン露光部
３２０　パターン生成装置
４００　マスク露光部
ＣＰ１、ＣＰ２、ＣＰ３　半導体チップ
Ｔ　引出電極
ＴＡ１　第１電極形成領域
ＴＡ２　第２電極形成領域
Ｗ２　中継配線（中継配線層）
Ｗ４　再配線（再配線層）
Ｗ４１　出力配線（出力配線層）
Ｗ４２　チップ間配線（チップ間配線層）

Claims (26)

  1. 　基板上に配列された複数の半導体チップに設けられた引出電極の上層に形成される感光層を露光する露光装置であって、
    　前記複数の半導体チップが一軸方向に沿って配列された前記基板を載置する基板ステージと、
    　前記半導体チップ上で前記一軸方向に沿って延びた電極形成領域に設けられた前記引出電極へ向けて露光光を照射する露光部と、
    　前記露光部が前記感光層上に露光する露光パターンを決定するパターン決定部と、
    　前記基板ステージ及び前記露光部を少なくとも制御する制御部とを備え、
    　前記パターン決定部は、前記基板上に設けられた複数の半導体チップの位置を計測して前記複数の半導体チップの位置ずれを求める計測部からの出力を用いて、前記引出電極と前記基板に対する所定位置とを結ぶ中継配線のパターンを前記露光パターンとして決定し、
    　前記制御部は、前記基板ステージによって前記基板を前記一軸方向の一側から他側へ移動させつつ、前記露光部によって前記中継配線のパターンを前記感光層上で前記一軸方向に延びる露光領域に露光する露光装置。
  2. 　前記複数の半導体チップのうちの少なくとも２つの半導体チップにおける前記電極形成領域は、前記一軸方向に延びる前記露光領域と重なる請求項１に記載の露光装置。
  3. 　前記露光領域を第１露光領域とするとき、
    　前記制御部は、
    　前記第１露光領域への露光の後に前記基板ステージを用いて前記複数の半導体チップが設けられた前記基板を前記一軸方向と交差する方向に移動させ、
    　前記前記基板ステージによって前記基板を前記一軸方向の前記他側から前記一側へ移動させつつ、前記露光部によって前記中継配線のパターンを前記感光層上で前記第１露光領域から前記交差する方向に離れた第２露光領域に露光する請求項１又は２に記載の露光装置。
  4. 　前記第１及び第２露光領域は、前記複数の半導体チップのそれぞれの中央部と重ならない請求項３に記載の露光装置。
  5. 　前記電極形成領域は、前記半導体チップの中央から前記一軸方向と交差する方向に離れて局在する請求項１～４のいずれか一項に記載の露光装置。
  6. 　前記パターン決定部は、複数種類の前記位置ずれと複数種類の中継配線のパターンとの対応関係を記憶する記憶部と、
    　前記計測部からの出力と前記対応関係とに基づいて、前記中継配線のパターンを決定する決定部とを備える請求項１～５のいずれか一項に記載の露光装置。
  7. 　前記記憶部は、前記複数種類の中継配線のパターンを記憶し、
    　前記決定部は、前記複数種類の中継配線のパターンのなかから少なくとも一つの中継配線のパターンを選択する請求項６に記載の露光装置。
  8. 　前記中継配線のパターンは、前記引出電極から第１位置まで延びる第１中継配線のパターンと、前記第１位置から第２位置まで延びる第２中継配線のパターンとを備える請求項６又は７に記載の露光装置。
  9. 　前記記憶部は、複数種類の前記第１及び第２中継配線のパターンを記憶し、
    　前記決定部は、前記第２位置が前記所定位置となるように、前記複数種類の前記第１及び第２中継配線のパターンのなかから少なくとも一つの第１中継配線のパターンと少なくとも一つの第２中継配線のパターンとを選択する請求項８に記載の露光装置。
  10. 　前記露光部は、前記露光パターンの一部に対応する光パターンを形成する光パターン形成部材を備え、
    　前記光パターン形成部材によって形成される光パターンは、前記基板に前記一軸方向への移動に伴って変化する請求項１～９のいずれか一項に記載の露光装置。
  11. 　前記中継配線のパターンは一の方向に延在したパターンである請求項１～１０のいずれか一項に記載の露光装置。
  12. 　前記計測部は、前記基板に設けられた基板アライメントマークと前記複数の半導体チップのそれぞれに設けられたチップアライメントマークとを計測する請求項１～１１のいずれか一項に記載の露光装置。
  13. 　前記計測部を備える請求項１～１２のいずれか一項に記載の露光装置。
  14. 　外部に設けられた前記計測部からの出力を受信して前記パターン決定部へ伝達する受信部を備える請求項１～１３のいずれか一項に記載の露光装置。
  15. 　外部に設けられた前記計測部を第１計測部とするとき、
    　前記第１計測部は、前記基板に設けられた基板アライメントマークと前記複数の半導体チップのそれぞれに設けられたチップアライメントマークとを計測し、
    　前記露光装置は、前記基板に設けられた前記基板アライメントマークを計測する第２計測部を備える請求項１３に記載の露光装置。
  16. 　前記露光領域を第１露光領域とするとき、
    　前記制御部は、
    　前記第１露光領域への露光の後に前記基板ステージを用いて前記複数の半導体チップが設けられた前記基板を前記一軸方向と交差する方向に移動させつつ前記露光部によって前記中継配線のパターンを前記感光層上で前記第１露光領域と交差する第２露光領域に露光する請求項１～１５のいずれか一項に記載の露光装置。
  17. 　前記第１及び第２露光領域は、前記複数の半導体チップのそれぞれの中央部と重ならない請求項１６に記載の露光装置。
  18. 　前記露光部は、前記パターン決定部で決定された前記露光パターンに応じた光パターンを前記感光層上に形成する可変パターン生成部材を備える請求項１～１７のいずれか一項に記載の露光装置。
  19. 　基板上に配列された複数の半導体チップに設けられた引出電極の上層に形成される感光層を露光する露光方法において、
    　請求項１～１８のいずれか一項に記載の露光装置を用いて前記感光層を露光する露光方法。
  20. 　基板上に一軸方向に沿って配列された複数の半導体チップに設けられた引出電極の上層に形成される感光層を露光する露光方法であって、
    　前記基板上に設けられた複数の半導体チップの位置を計測して前記複数の半導体チップの位置ずれを求めることと、
    　前記複数の半導体チップ上で前記一軸方向に沿って延びた電極形成領域に設けられた前記引出電極へ向けて露光光を照射することと、
    　前記求められた前記複数の半導体チップの位置ずれを用いて、前記引出電極と前記基板に対する所定位置とを結ぶ中継配線のパターンを前記露光パターンとして決定することと、
    　前記基板を前記一軸方向の一側から他側へ移動させつつ、前記中継配線のパターンを前記感光層上で前記一軸方向に延びる露光領域に露光することとを含む露光方法。
  21. 　前記露光領域を第１露光領域とするとき、
    　前記第１露光領域への露光の後に前記複数の半導体チップが設けられた前記基板を前記一軸方向と交差する方向に移動させることと、
    　前記基板を前記一軸方向の前記他側から前記一側へ移動させつつ、前記中継配線のパターンを前記感光層上で前記第１露光領域から前記交差する方向に離れた第２露光領域に露光することをさらに含む請求項１９又は２０に記載の露光方法。
  22. 　前記第１及び第２露光領域は、前記複数の半導体チップのそれぞれの中央部と重ならない請求項２１に記載の露光方法。
  23. 　前記計測することは、前記基板に設けられた基板アライメントマークと前記複数の半導体チップのそれぞれに設けられたチップアライメントマークとを計測することを含む請求項１９～２２のいずれか一項に記載の露光方法。
  24. 　引出電極を備える複数の半導体チップと一端が前記引出電極に電気的に接続される中継配線と前記中継配線の他端に電気的に接続される出力配線とを備えるデバイスを製造するデバイス製造方法であって、
    　前記複数の半導体チップ上に感光層を形成することと、
    　請求項１９～２３のいずれか一項に記載の露光方法を用いて、前記感光層上に前記中継配線のパターンを露光することと、
    　前記露光された前記感光体層を現像して感光層のパターンを形成することと、
    　形成された前記感光層のパターンを用いて前記中継配線を形成することとを含むデバイス製造方法。
  25. 　前記中継配線が形成された中継配線層の上に第２の感光層を形成することと、
    　前記出力配線の少なくとも一部のマスクパターンを有するフォトマスクを介した露光光により前記第２の感光層に前記出力配線のパターンの少なくとも一部を露光することとを含む請求項２４に記載のデバイス製造方法。
  26. 　基板と、前記基板に設けられた複数の半導体チップとを備えるデバイスであって、
    　請求項２５に記載のデバイス製造方法を用いて前記複数の半導体チップ上に形成された前記中継配線層と、
    　前記中継配線層の上に形成された前記出力配線パターンとを備えるデバイス。


     
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