CN117083571A - 曝光装置、曝光方法、器件制造方法、以及器件 - Google Patents

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Abstract

本发明提供了一种曝光装置、曝光方法、器件制造方法、以及器件，曝光装置不仅能够应对芯片的位置偏移，而且能够以高产量来制造器件。本发明的曝光装置将形成于引出电极的上层的感光层进行曝光，上述引出电极设置于排列在基板上的多个半导体芯片上，上述曝光装置包括：基板平台，载置沿着单轴方向而排列有上述多个半导体芯片的上述基板；曝光部，朝向在上述半导体芯片上设置于沿着上述单轴方向而延伸的电极形成区域中的上述引出电极照射曝光用光；图案决定部，决定上述曝光部于上述感光层上曝光的曝光图案；以及控制部，至少控制上述基板平台及上述曝光部。上述图案决定部使用来自测量部的输出而将使上述引出电极与相对于上述基板的既定位置连结的转接配线的图案决定为上述曝光图案，上述测量部对设置于上述基板上的多个半导体芯片的位置进行测量而求出上述多个半导体芯片的位置偏移。上述控制部一边借由上述基板平台而使上述基板自上述单轴方向的一侧向另一侧移动，一边借由上述曝光部而将上述转接配线的图案于上述感光层上曝光于在上述单轴方向上延伸的曝光区域中。

Description

曝光装置、曝光方法、器件制造方法、以及器件
技术领域
本发明是关于一种曝光装置、曝光方法、器件制造方法、以及器件。
背景技术
于半导体器件的制造中，使用于芯片上进行半导体芯片的封装的芯片级封装技术。又，于芯片级封装技术中，已知应对半导体芯片相对于芯片的位置偏移的必要性(专利文献1)。
现有技术文献
专利文献
专利文献1：美国专利第8799845号说明书
发明内容
根据第1形态，提供一种曝光装置，其将形成于引出电极的上层的感光层进行曝光，上述引出电极设置于排列在基板上的多个半导体芯片上；上述曝光装置包括：
基板平台，载置沿着单轴方向而排列有上述多个半导体芯片的上述基板；
曝光部，朝向设置于在上述半导体芯片上沿着上述单轴方向而延伸的电极形成区域中的上述引出电极照射曝光用光；
图案决定部，决定上述曝光部于上述感光层上曝光的曝光图案；以及
控制部，至少控制上述基板平台及上述曝光部；
上述图案决定部使用来自测量部的输出而将使上述引出电极与相对于上述基板的既定位置连结的转接配线的图案决定为上述曝光图案，上述测量部对设置于上述基板上的多个半导体芯片的位置进行测量而求出上述多个半导体芯片的位置偏移；并且
上述控制部一边借由上述基板平台而使上述基板自上述单轴方向的一侧向另一侧移动，一边借由上述曝光部而将上述转接配线的图案于上述感光层上曝光于在上述单轴方向上延伸的曝光区域中。
根据第2形态，提供一种曝光方法，其将形成于引出电极的上层的感光层进行曝光，上述引出电极设置于在基板上沿着单轴方向而排列的多个半导体芯片上；上述曝光方法包括：
对设置于上述基板上的多个半导体芯片的位置进行测量而求出上述多个半导体芯片的位置偏移；
朝向在上述多个半导体芯片上设置于沿着上述单轴方向而延伸的电极形成区域中的上述引出电极照射曝光用光；
使用上述所求出的上述多个半导体芯片的位置偏移，将使上述引出电极与相对于上述基板的既定位置连结的转接配线的图案决定为上述曝光图案；以及
一边使上述基板自上述单轴方向的一侧向另一侧移动，一边将上述转接配线的图案于上述感光层上曝光于在上述单轴方向上延伸的曝光区域中。
根据第3形态，提供一种器件制造方法，其制造包括：包含引出电极的多个半导体芯片、一端与上述引出电极电性连接的转接配线以及与上述转接配线的另一端电性连接的输出配线的器件者，其包括：
于上述多个半导体芯片上形成感光层；
使用第2形态的曝光方法，于上述感光层上曝光上述转接配线的图案；
将上述经曝光的上述感光体层进行显影而形成感光层的图案；以及
使用所形成的上述感光层的图案来形成上述转接配线。
根据第4形态，提供一种器件，其包括基板、以及设置于上述基板上的多个半导体芯片，其包括：
上述转接配线层，使用第3形态的器件制造方法而形成于上述多个半导体芯片上；以及
上述输出配线图案，形成于上述转接配线层上。
附图说明
图1是表示本发明的实施方式的曝光系统的构成的方块图。
图2是测量部的立体图。
图3中(a)是由标记检测系统的包含光轴的面且与Y1方向正交的面所形成的测量部的主要部分的剖面图。图3中(b)是由标记检测系统的包含光轴的面且与X1方向正交的面所形成的测量部的主要部分的剖面图。
图4是表示图案决定部的构成的方块图。
图5是表示图案曝光部的整体构成的概略图。
图6是图案生成装置的可变成形遮罩的平面图。
图7是表示图案曝光部所进行的步进扫描方式的曝光中的投影区域相对于芯片的移动的情况的说明图。
图8是表示遮罩曝光部的整体构成的概略图。
图9中(a)是本发明的实施方式的半导体器件的平面图。图9中(b)是图9中(a)的B-B线剖面图。
图10中(a)是图9中(a)的器件的固定层的俯视图。图10中(b)是图9中(a)的器件的第1绝缘层的俯视图。图10中(c)是图9中(a)的器件的第2绝缘层以及转接配线层的俯视图。图10中(d)是图9中(a)的器件的第3绝缘层的俯视图。图10中(e)是图9中(a)的器件的第4绝缘层以及再配线层的俯视图。图10中(f)是图9中(a)的器件的第5绝缘层以及电极层的俯视图。
图11是本发明的实施方式的半导体器件所包括的半导体芯片的俯视图。
图12是表示本发明的实施方式的器件制造方法的流程图。
图13中(a)是器件制造方法中所使用的芯片的平面图。图13中(b)是表示芯片的区划的1个的平面图。图13中(b)中，于芯片的1个区划内，3个半导体芯片配置于其设计位置。图13中(c)是图13中(b)的C-C线剖面图。
图14是芯片的区划的平面图，表示位于半导体芯片的设计位置以及自该设计位置偏移的位置的半导体芯片。
图15是表示表格的概略的说明图。
图16是表示表格所存储的图案数据的一例的概略图。
图17中(a)～(g)是于转接配线形成步骤中，用以对在半导体芯片上形成转接配线层的步骤进行说明的剖面图。剖面的位置为图13中(b)的C-C线剖面的位置。
图18中(a)～(h)是于再配线形成步骤中，用以对在半导体芯片上形成再配线层的步骤进行说明的剖面图。剖面的位置为图13中(b)的C-C线剖面的位置。
图19是芯片的1区划的平面图，表示于实施方式的转接配线形成步骤中利用图案曝光部来曝光转接配线的图案时的投影区域相对于半导体芯片的移动的情况。
图20中(a)是表示变形例的粗调整表格所存储的粗调整图案的一例的概略图。图20中(b)是表示变形例的微调整表格所存储的微调整图案的一例的概略图。
图21是芯片的1区划的一部分的平面图，表示位于相对于设计位置而于电极排列方向上直线状地偏移的位置的半导体芯片、以及与该半导体芯片对应的变形例的转接配线图案。
图22是芯片的1区划的平面图，表示于变形例的转接配线形成步骤中利用图案曝光部来曝光转接配线的图案时的投影区域相对于半导体芯片的移动的情况。
具体实施方式
<实施方式>
参照图1～图19，对本发明的实施方式的曝光系统ES、以及使用曝光系统ES的器件制造方法进行说明。
[曝光系统ES]
如图1所示，实施方式的曝光系统ES主要包括：测量部(第1测量部)100、图案决定部200、图案曝光部300、遮罩曝光部400、以及控制部500。
关于测量部100、图案决定部200、图案曝光部300、遮罩曝光部400的各自的构成，以被处理对象为芯片W0的情形为例进行说明。控制部500对曝光系统ES的动作进行整体性控制。
[测量部100]
测量部100进行芯片W0的对准测量。
如图2、图3中(a)、及图3中(b)所示，测量部100主要包括：定盘110、滑件120、驱动系统130、测量单元140、第1位置测量系统150(图3中(a))、第2位置测量系统160、以及测量控制部170。于测量部100的说明中，将于水平面内相互正交的2个方向设为X1方向、Y1方向，且将铅直方向设为Z1方向。
定盘110是俯视时为矩形的长方体构件。定盘110的上表面为平坦度高的平面，作为引导滑件120的移动的引导面来发挥功能。
滑件120支持芯片W0而于水平面内移动。滑件120以可滑动的方式配置于定盘110的上表面。滑件120是俯视时为矩形的板状，于其上表面的中央部设置有俯视时为圆形的凹部121(图3中(a)、图3中(b))。于凹部121设置有芯片固持器122。
驱动系统130使滑件120于X1方向及Y1方向上移动。驱动系统130主要包括：一对线性引导件131a、131b以及可动平台。
一对线性引导件131a、131b分别为长方体的基座，于定盘110的X1方向的两侧各配置1个。一对线性引导件131a、131b分别于俯视时为矩形，长边方向与Y1方向一致。
可动平台包括于X1方向上配置于滑件120的两侧的第1板构件132a、第2板构件132b，以及于Y1方向上配置于滑件120的两侧的第3板构件132c、第4板构件132d。第1板构件132a～第4板构件132d连结为包围滑件120的框状。
于第1板构件132a的下表面，经由连结构件133a而固定有动子134a1。动子134a1与设置于线性引导件131a的上表面近旁的定子134a2一并构成Y轴线性马达134a。同样，于第2板构件132b的下表面，经由连结构件133b而固定有动子134b1。动子134b1与配置于线性引导件131b的上表面近旁的定子134b2一并构成Y轴线性马达134b。动子134a1、134b1借由未图示的空气轴承，而自定子134a2、134b2稍微上浮。
于第3板构件132c的上表面设置有定子135c2。定子135c2与固定于滑件120上的动子135c1一并构成XY线性马达135c。同样，于第4板构件132d的上表面设置有定子135d2。定子135d2与固定于滑件120上的动子135d1一并构成XY线性马达135d。动子135c1、135d1借由未图示的空气轴承，而自定子135c2、135d2稍微上浮。
可动平台借由Y轴线性马达134a、134b，相对于一对线性引导件131a、131b而向Y1方向移动。滑件120借由XY线性马达135c、135d，相对于可动平台而向X1方向移动，且向Y1方向微小移动。
测量单元140对滑件120上的测量对象所具有的标记(一例为对准标记)进行光学性检测。测量单元140主要包括标记检测系统141。
作为标记检测系统141的一例，可使用作为图像处理方式的成像式对准感测器的一种的FIA(Field Image Alignment，场像对准)系统，其借由以卤素灯等的宽带(宽频带)光来照射标记，对该标记的图像进行图像处理而测量标记位置。除此以外，可使用绕射光干涉型、光束扫描型等任意的对准检测系统来作为标记检测系统141。标记检测系统141包括镜筒141s、以及镜筒141s的内部的具有光轴AX1的光学系统(未图示)，对滑件120上的测量对象射出检测光。标记检测系统141亦可具有对光学系统的焦点位置进行调整的对准自动焦距功能。
第1位置测量系统150主要包括：头HD1、滑件120的下表面120e、以及设置于下表面120e的光栅G1。
头HD1配置于设置在定盘110的上表面的中央部的凹部110a的内部。
光栅G1包括：将X1方向设为周期方向的反射型的绕射光栅(X绕射光栅)、以及将Y1方向设为周期方向的反射型绕射光栅(Y绕射光栅)。X绕射光栅与Y绕射光栅的间距可设为1μm来作为一例。
头HD1对光栅G1照射多个光束，并且接受来自光栅G1的绕射光束。由头HD1及光栅G1来构成编码器系统151。利用编码器系统151来测量滑件120的X1方向的位置、以及Y1方向的位置。
又，头HD1对滑件120的下表面120e照射4根测长光束，并且接受来自下表面120e的返回光束。由头HD1及滑件120的下表面120e来构成激光干涉仪系统152。利用激光干涉仪系统152来测量滑件120的Z1方向的位置、θX1方向的位置、以及θY1方向的位置。
第2位置测量系统160主要由头HD2a、HD2b以及光栅G2a、G2b所构成。
头HD2a设置于自标记检测系统141的镜筒141s向X1方向一侧延伸的头安装构件161a的前端。头HD2b设置于自标记检测系统141的镜筒141s向X1方向另一侧延伸的头安装构件161b的前端。
光栅G2a、G2b设置于经由支持构件162a、162b而固定于定盘110上的标尺构件163a、163b的上表面。光栅G2a、G2b为反射型的二维光栅，且与头HD2a、HD2b相向。
由头HD2a及光栅G2a来构成编码器系统164a，且由头HD2b及光栅G2b来构成编码器系统164b。利用编码器系统164a、164b，来测量定盘110的相对于标记检测系统141的X1方向、Y1方向、Z1方向、θX1方向、θY1方向、θZ1方向的位置。
测量控制部170对驱动系统130、测量单元140、第1位置测量系统150及第2位置测量系统160进行整体性控制，执行对于芯片W0的对准测量。
作为具有上述构成的测量部100，亦可使用美国专利申请公开第2019/257647号、美国专利第10684562号说明书、美国专利第10698326号说明书、美国专利第10775708号说明书、美国专利第10777441号说明书中所揭示的测量装置。
[图案决定部200]
图案决定部200基于由测量部100而得的对准测量的结果，来决定图案曝光部300对芯片W0的感光层进行曝光的曝光图案。
如图4所示，图案决定部200主要包括：存储部210、决定部220及接收部230。
存储部210存储用于决定图案的表格。决定部220基于该表格及测量部100的测量结果来决定图案。接收部230接收来自测量部100的输出且发送至决定部220。
关于图案决定部200，详情如后述。
[图案曝光部300]
图案曝光部300将图案决定部200所决定的图案曝光于芯片W0的感光层上。
如图5所示，图案曝光部300主要包括：照明系统310、图案生成装置320、投影光学系统330、平台装置340、对准检测系统(第2测量部)350及图案曝光控制部360。于图案曝光部300的说明中，将于水平面内相互正交的2个方向设为X3方向、Y3方向，且将铅直方向设为Z3方向。
照明系统310主要包括：光源系统(未图示)、照明光学系统311、及反射镜312。光源系统的一例包括固体激光光源(DFB(Distributed Feedback，分散式回馈)半导体激光、光纤激光等)。照明光学系统311包括：用以变更照明条件的成形光学系统、光学积分器、视场光阑、中继透镜系(均未图示)。
图案生成裝置320是生成对载置于平台裝置340的平台341(后述)上的芯片W0的感光层进行投影的图案的电子遮罩系統。图案生成装置320主要包括可变成形遮罩321、及遮罩驱动部322。
如图6所示，可变成形遮罩321包括于X3-Y3平面内配置为矩阵状(二维状、阵列状)的多个微镜机构M。微镜机构M分别包括：微镜M1、以及设置在与微镜M1的反射面相反的侧的驱动机构M2。驱动机构M2使微镜M1围绕于X3方向上延伸的轴而旋转。
遮罩驱动部322根据来自图案曝光控制部360的控制信号来驱动多个微镜机构M的各自的驱动机构M2，将微镜M1于打开状态(打开位置)与关闭状态(关闭位置)之间切换。
于来自照明系统310的照明光IL射入至处于打开状态的微镜M1的情形时，照明光IL的0次绕射光IL0射入至投影光学系统330。另一方面，于来自照明系统310的照明光IL射入至处于关闭状态的微镜M1的情形时，照明光IL的0次绕射光IL0到达自投影光学系统330脱离的非曝光用光程。图案生成装置320借由将多个微镜M1分别设定为打开状态及关闭状态中的任一者，来对照明光IL赋予图案。
投影光学系统330将由图案生成装置320所生成的图案，以投影倍率β(一例为β＝1/200、1/400、1/500等)来缩小投影至配置于平台341上的芯片W0上。即，借由经由图案生成装置320的能量束，将由图案生成装置320所生成的图案曝光于芯片W0上。投影光学系统包括：镜筒330s、以及以既定的位置关系来配置于镜筒330s的内部的多个光学器件(未图示)。
平台装置340主要包括平台(基板平台)341、激光干涉仪342、及平台控制部343。
平台341经由设置于上表面中央的芯片固持器(未图示)来保持芯片W0。平台341可借由未图示的平台驱动系统而向X3方向、Y3方向及Z3方向移动，且可围绕向Z3方向延伸的轴而旋转。
激光干涉仪342借由对设置于平台341的端面的反射面照射测长光束，而以例如0.5～1nm左右的解析度来即时检测平台341的X3方向、Y3方向、θZ3方向(围绕向Z3方向延伸的轴的方向)的位置。
平台控制部343根据来自图案曝光控制部360的控制信号来控制平台341的移动。
对准检测系统(测量部、第2测量部)350配置于投影光学系统330的侧面。本实施方式中，对形成于芯片W0上的街道线或位置检测用标记(基板对准标记)进行检测的成像式对准感测器用作对准检测系统350。对准检测系统350的详细构成例如揭示于日本专利特开平9-219354号公报。对准检测系统350的检测结果供给至图案曝光控制部360。
图案曝光控制部360控制照明系统310、图案生成装置320、平台装置340等的动作，将利用可变成形遮罩321来逐次生成的图案的图像，经由投影光学系统330而形成于由平台341所保持的芯片W0上。
若借由来自照明系统310的照明光IL来对可变成形遮罩321进行照明，则由可变成形遮罩321的处于打开状态的微镜M1来反射的照明光IL、即借由可变成形遮罩321来赋予图案的照明光IL射入至投影光学系统330，该图案的缩小图像(部分倒立图像)形成于由平台341所保持上的芯片W0上的投影区域IA。
本实施方式中，图案曝光控制部360如图7中的轨道Rt所表示般，以步进扫描方式进行曝光。即，首先，自芯片W0上的被曝光区域(拍摄区域)内的位于X3方向的最正侧的起始地点STA，使投影区域IA向-Y3侧移动(即，使平台341向+Y3侧移动)来进行扫描曝光(扫描曝光)。其次，进行使投影区域IA向-X3侧移动(即，使平台341向+X3侧移动)的步进动作。其次，使投影区域IA向+Y侧移动(即，使平台341向-Y3侧移动)来进行扫描曝光。然后亦反复进行扫描曝光及步进动作，对曝光区域的全域进行曝光。将借由一次扫描曝光来曝光的向Y3方向延伸的区域称为「曝光区域」。
图案曝光控制部360于扫描曝光中，使平台341以适当的速度移动，与此同时，使由可变成形遮罩321生成的图案滚动(即，使由可变成形遮罩321所生成的图案的形状变化)。投影区域IA的X3方向的宽度于本实施方式中为0.1～0.2mm左右。
作为具有上述构成的图案曝光部300，亦可使用美国专利第8089616号、美国专利公开第2020/00257205号所揭示的曝光装置。
[遮罩曝光部400]
遮罩曝光部400将预先决定且形成于标线(光罩)上的图案，曝光于芯片W0的感光层上。
如图8所示，遮罩曝光部400主要包括：照明系统410、标线平台装置420、投影光学系统430、芯片平台装置440、对准检测系统450、遮罩曝光控制部460。于遮罩曝光部400的说明中，将于水平面内相互正交的2个方向设为X4方向、Y4方向，且将铅直方向设为Z4方向。
照明系统410包括：光源、以及经由送光光学系统而与该光源连接的照明光学系统(均未图示)。光源的一例为ArF准分子激光光源(波长193nm)。照明光学系统将来自光源的照明光，以大致均匀的照度，对标线平台装置420的由标线平台421所保持的标线R0上的照明区域IAR照射。照明区域IAR是向X4方向细长地延伸的狭缝状的区域。
标线平台装置420主要包括标线平台421、以及标线激光干涉仪422。
标线平台421经由设置于中央部的固持器来保持标线R0。标线平台421可借由未图示的标线平台驱动系统，而向X4方向及Y4方向微小驱动，且可以既定冲程范围来向扫描方向(Y4方向)驱动。
标线激光干涉仪422借由对设置于标线平台421的端面上的移动镜MR1照射测长光束，以例如0.25nm左右的解析度来即时检测标线平台421的X4方向、Y4方向及θZ4方向的位置。
投影光学系统430将形成于标线R0上的图案，以既定的投影倍率(一例为1/4、1/5、1/8等)来缩小投影至配置于芯片平台441(后述)上的芯片W0上。投影光学系统包括：镜筒430s、以及以既定的位置关系来配置于镜筒430s的内部的多个光学器件(未图示)。
芯片平台装置440主要包括芯片平台441、及激光干涉仪442。
芯片平台441经由设置于上表面中央的芯片固持器(未图示)来保持芯片W0。芯片平台441借由未图示的平台驱动系统而以既定冲程向X4方向及Y4方向驱动，并且向Z4方向、θX4方向、θY4方向及θZ4方向微小驱动。
激光干涉仪442借由对设置于芯片平台441的端面上的移动镜MR2照射测长光束，而以例如0.25nm左右的解析度来即时检测芯片平台441的X4方向、Y4方向、θZ4方向、θX4方向、θY4方向的位置数据。
对准检测系统450设置于投影光学系统430的镜筒430s的侧面。对准检测系统450对形成于芯片上的对准标记等进行检测。作为对准检测系统450，可使用作为图像处理方式的成像式对准感测器的一种的FIA(Field Image Alignment，场像对准)系统。亦可代替图像处理方式的对准系统，或者除此以外，还使用绕射光干涉型的对准系统。
遮罩曝光控制部460对照明系统410、标线平台装置420、投影光学系统430、芯片平台装置440进行综合性地控制，将形成于标线平台装置420所保持的标线R0上的图案的图像，经由投影光学系统430而形成于由芯片平台441所保持的芯片W0上。本实施方式的遮罩曝光控制部460以步进扫描方式进行曝光来控制各部。
具有上述构成的遮罩曝光部400亦可使用美国专利第10684562号说明书所揭示的曝光装置。
[器件制造方法]
关于使用曝光系统ES来制造半导体器件的器件制造方法，以制造图9中、图10中所示的半导体器件10的情形为例来进行说明。
如图9中(a)、图9中(b)所示，半导体器件10具有基板11、固定层12、第1绝缘层131、第2绝缘层132、第3绝缘层133、第4绝缘层134、第5绝缘层135自下方起依此顺序积层而成的积层结构。
基板11是由硅所形成的平板。
作为一例，固定层12利用聚酰亚胺等绝缘材料来形成。如图9中(b)、图10中(a)所示，于固定层12的内部设置有半导体芯片CP1、CP2、CP3。
半导体芯片CP1～CP3具有相互相同的构成。以下，于不需要相互区别的情形时仅称为半导体芯片CP。
如图11所示，半导体芯片CP包括：俯视时为大致正方形的基板SB、电路CR、8个多个引出电极T、以及4个对准标记(芯片对准标记)AM。关于半导体芯片CP，于图11中将4个引出电极T所排列的方向称为电极排列方向(单轴方向)，且将基板SB的面内方向且与电极排列方向正交的方向称为正交方向。
基板SB是由树脂等来形成的平板。
电路CR设置于基板SB的俯视中央部。电路CR以发挥既定功能的方式来设计，且设置于基板SB上。
8个引出电极T分别为用以将电路CR与半导体芯片CP的外部连接的电极。8个引出电极T分别借由设置于基板SB内的配线(未图示)而连接于电路CR。
8个引出电极T分别设置于基板SB的上表面的于基板SB的俯视时未设置电路CR的区域。8个引出电极T内的4个于电路CR的正交方向的一侧，于电极排列方向上排列为一行来设置。8个引出电极T内的其余4个于电路CR的正交方向的另一侧，于电极排列方向上排列为一行来设置。
将于电路CR的正交方向的一侧划定的设置有4个引出电极T的区域称为第1电极形成区域TA1。将于电路CR的正交方向的另一侧划定的设置有4个引出电极T的区域称为第2电极形成区域TA2。第1、第2电极形成区域TA1、TA2分别为沿着电极排列方向而延伸的长条的区域。
第1、第2电极形成区域TA1、TA2分别于基板SB的俯视时为电路CR的外侧的区域，于第1、第2电极形成区域TA1、TA2未设置电路CR。第1电极形成区域TA1、第2形成区域TA2于正交方向上夹持电路CR。
第1、第2电极形成区域TA1、TA2划定于在正交方向上自基板SB的中央部远离的位置。第1电极形成区域TA1与第2形成区域TA2于正交方向上相互分离而局部存在。
本实施方式中，引出电极T于半导体芯片CP的正交方向上，仅设置于未设置电路CR的区域。
4个对准标记AM于基板SB的四角各设置1个。对准标记AM分别可为十字形状的标记、盒状的标记等。
作为一例，第1绝缘层131～第5绝缘层135由二氧化硅(SiO2)等绝缘材料来形成。
如图9中(b)、图10中(b)所示，于第1绝缘层131的内部设置有多个通孔V1。多个通孔V1分别设置于半导体芯片CP1～CP3的引出电极T上。
如图9中(b)、图10中(c)所示，于第2绝缘层132的内部设置有转接配线(转接配线层)W2。本实施方式的半导体器件10的转接配线W2由与多个通孔V1分别连接的配线的组所构成(详情如后述)。转接配线W2将通孔V1与通孔V3(后述)连接。
如图9中(b)、图10中(d)所示，于第3绝缘层133的内部设置有多个通孔V3。多个通孔V3分别与构成转接配线W2的多个配线连接。
如图9中(b)、图10中(e)所示，于第4绝缘层134的内部设置有再配线(再配线层)W4。本实施方式的半导体器件10的再配线W4包括输出配线(输出配线层)W41及芯片间配线(芯片间配线层)W42。
输出配线W41由一端位于通孔V3的位置且另一端位于与通孔V3不同的位置的配线的组所构成。输出配线W41与通孔V1、V3及转接配线W2一并，将半导体芯片CP1～CP3与电极T10(后述)连接。
芯片间配线W42由一端位于通孔V3的位置且另一端位于与该通孔V3不同的通孔V3的位置的配线的组所构成。芯片间配线W42与通孔V1、V3及转接配线W2一并，将半导体芯片CP1～CP3相互连接。
如图9中(b)、图10中(f)所示，于第5绝缘层135的内部设置有多个电极(电极层)T10。电极T10设置于构成输出配线W41的多个配线的各自的与连接于通孔V3的端部相反的侧的端部上。
本实施方式的器件制造方法如图12的流程图所示，主要包括：芯片安装步骤S1、误差测量步骤S2、转接配线图案决定步骤S3、转接配线形成步骤S4、再配线形成步骤S5、以及切割步骤S6。
[芯片安装步骤S1]
于芯片安装步骤S1中，准备芯片W，于芯片W上安装多个半导体芯片。本实施方式中，使用图13中(a)所示的直径300mm的硅芯片来作为芯片W。
首先，如图13中(a)所示，将芯片W分成多个区划SC。多个区划SC分别为矩形，于芯片W上配置为矩阵状。以下的说明中，将区划SC的短边方向、长边方向分别称为区划SC及芯片W的X方向、Y方向。将芯片W的厚度方向称为区划SC及芯片W的Z方向。此外，亦可于芯片W上形成电路图案。于该情形时，多个区划SC亦可以芯片W上的多个电路图案形成区域间的街道线来分割。
其次，将半导体芯片CP1～CP3(图11)安装于多个区划SC的每一个上。
本实施方式中，以半导体芯片CP1及半导体芯片CP2排列于X方向，且半导体芯片CP2及半导体芯片CP3排列于Y方向的方式，于区划SC内配置半导体芯片CP1～CP3(图13中(b))。
半导体芯片CP1～CP3于区划SC中的配置以半导体芯片CP1～CP3的电极排列方向与区划SC的Y方向一致，且半导体芯片CP1～CP3的正交方向与区划SC的X方向一致的方式来进行。
如图13中(b)所示的状态中，半导体芯片CP1及半导体芯片CP2排列于X方向，且半导体芯片CP1的引出电极T及半导体芯片CP2的引出电极T于Y方向上位于相同位置。又，半导体芯片CP2及半导体芯片CP3排列于Y方向，且半导体芯片CP2的引出电极T及半导体芯片CP3的引出电极T于X方向上位于相同位置。半导体芯片CP1～CP3的电极排列方向一致。
半导体芯片CP2的第1电极形成区域TA1及半导体芯片CP3的第1电极形成区域TA1沿着Y方向而排列为一直线状，半导体芯片CP2的第2电极形成区域TA2及半导体芯片CP3的第2电极形成区域TA2沿着Y方向而排列为一直线状。如上所述，借由将多个半导体芯片CP的第1电极形成区域TA1或者第2电极形成区域TA2排列为一直线状，则于利用图案曝光部300的曝光中，可将于Y3轴方向延伸的曝光区域(借由一次扫描曝光来曝光的区域)与多个半导体芯片CP的第1电极形成区域TA1或者第2电极形成区域TA2重叠。藉此，可效率良好地进行利用图案曝光部300的曝光(详情如后述)。
以下的说明中，将如图13中(b)般配置的半导体芯片CP1～CP3的位置称为“设计位置”。
于芯片W的区划SC的每一个上配置半导体芯片CP1～CP3后，利用树脂来形成固定层12，将半导体芯片CP1～CP3固定于芯片W上。固定层12的上表面与半导体芯片CP1～CP3的上表面亦可为齐平(图13中(c))。
本说明书中，亦可将于芯片安装步骤S1的完毕时间点所获得的借由固定层12而于芯片W上安装有半导体芯片CP的状态者理解为器件。
[误差测量步骤S2]
于芯片安装步骤S1中，当于芯片W上安装半导体芯片CP1～CP3时，半导体芯片CP1～CP3多自设计位置(图13中(b))偏移而固定。半导体芯片CP1～CP3的相对于设计位置的位置偏移例如由于使树脂硬化而形成固定层12时的树脂的不均匀收缩等而产生。
于图14中示出位置偏移的一例。图14中，将半导体芯片CP1～CP3的设计位置以虚线表示，且将半导体芯片CP1～CP3的实际位置以实线表示。半导体芯片CP1相对于设计位置而向-X方向及-Y方向偏移。半导体芯片CP2相对于设计位置而向+X方向及-Y方向偏移。关于半导体芯片CP3，未产生相对于设计位置的偏移。
于误差测量步骤S2中，借由测量部100，来测量各区划SC的半导体芯片CP1～CP3的相对于设计位置的X方向的偏移量ΔX、Y方向的偏移量ΔY、以及围绕于Z方向上延伸的轴的旋转方向的偏移量Δθ。以下，将X方向的偏移量ΔX、Y方向的偏移量ΔY、以及围绕向Z方向延伸的轴的旋转方向的偏移量Δθ的组合称为位置偏移数据DI。
首先，于测量部100的滑件120的芯片固持器122上设置芯片W。此时，使芯片W的X方向、Y方向与测量部100的X1方向、Y1方向一致。
其次，借由测量部100的标记检测系统141，来检测芯片W的对准标记(基板对准标记)(未图示)以及半导体芯片CP1～CP3的对准标记(芯片对准标记)AM。
芯片W上的各区划SC的位置、以及各区划SC中的半导体芯片CP1～CP3的设计位置为已知，因此可借由检测芯片W的对准标记来求出半导体芯片CP1～CP3的设计位置。又，半导体芯片CP1～CP3分别具有配置于四角的4个对准标记AM，因此可基于该等的检测，来求出半导体芯片CP1～CP3的各自的实际位置。
因此，基于芯片W的对准标记的检测结果、以及半导体芯片CP1～CP3的各自的对准标记AM的检测结果，可算出半导体芯片CP1～CP3的各自的位置偏移数据DI。位置偏移数据DI的算出例如借由测量部100的测量控制部170来进行。
测量控制部170将所求出的位置偏移数据DI输出至图案决定部200。
[转接配线图案决定步骤S3]
于转接配线图案决定步骤S3中，图案决定部200于每个区划SC中决定转接配线W2的图案。
本实施方式的器件制造方法中形成转接配线W2的原因如下所述。
本实施方式的器件制造方法中，于后述的再配线形成步骤S5中，使用借由遮罩曝光部400的曝光来形成再配线W4(图10中(e))的图案。此处，再配线W4的图案以配置于设计位置(图13中(b))的半导体芯片CP1～CP3为基准来设计。因此，例如若如图14所示，半导体芯片CP1～CP3的实际位置相对于设计位置而偏移，则可于半导体芯片CP1～CP3的引出电极T与再配线W4之间产生断绝等连接不良。
因此，本实施方式的器件制造方法中，形成由直线状的配线的组所构成的转接配线W2(图10中(c))，上述直线状的配线的组在位于实际位置的半导体芯片CP1～CP3的引出电极T的位置、与位于设计位置的半导体芯片CP1～CP3的引出电极T的位置之间延伸。藉此，即便于半导体芯片CP1～CP3的实际位置相对于设计位置而偏移的情形时，半导体芯片CP1～CP3与再配线W4亦经由转接配线W2而良好地连接。
此处，转接配线W2的图案根据半导体芯片CP的相对于设计位置的位置偏移的形态而多种多样。因此，于转接配线图案决定步骤S3中，对于半导体芯片CP1～CP3的每一个，基于误差测量步骤S2中所取得的位置偏移数据DI来决定转接配线W2的图案。
具体而言，转接配线W2的图案例如以如下方式来决定。
首先，图案决定部200的决定部220经由接收部230，自测量部100的测量控制部170收取半导体芯片CP1～CP3的各自的位置偏移数据DI。
其次，决定部220对于半导体芯片CP1～CP3的每一个，基于所收取的位置偏移数据DI、及存储于存储部210中的表格TB，来决定转接配线W2的图案。
于表格TB中，多种位置偏移数据DI、与多种图案数据PI相对应而存储。多种图案数据PI分别包含与所对应的位置偏移数据DI相适合的转接配线W2的图案。即，于表格TB中，半导体芯片CP可具有的各种种类的位置偏移、与应形成于具有该位置偏移的半导体芯片CP上的转接配线W2的图案相对应而存储。
具体而言，例如于图15所示的表格TB1中，对于作为-100[nm]与+100[nm]之间的10nm刻度的既定值的偏移量ΔX及偏移量ΔY、与作为+100[μrad]的偏移量Δθ的各种组合，存储对应的图案数据PI。
同样，于图15所示的表格TB2中，对于作为-100[nm]与+100[nm]之间的10nm刻度的既定值的偏移量ΔX及偏移量ΔY、与作为-90[μrad]的偏移量Δθ的各种组合，存储所对应的图案数据PI。于图15所示的表格TB3中，对于作为-100[nm]与+100[nm]之间的10nm刻度的既定值的偏移量ΔX及偏移量ΔY、与作为-100[μrad]的偏移量Δθ的各种组合，存储对应的图案数据PI。
于表格TB中，除表格TB1～TB3以外，亦包含关于偏移量ΔX、偏移量ΔY、偏移量Δθ的各种组合而存储所对应的图案数据PI的多个表格。
多种图案数据PI分别包括8个图案PT，其于位于实际位置的半导体芯片CP的8个引出电极T、与位于设计位置的半导体芯片CP的8个引出电极T之间延伸(图16)。
图16所示的图案数据PI是与偏移量ΔX为-50[nm]、偏移量ΔY为-50[nm]、偏移量Δθ为0[μrad]的位置偏移数据DI对应的图案数据PI。该图案数据PI中所包含的8个图案PT分别包括：大致正方形的第1端部PT1、大致正方形的第2端部PT2、以及于第1端部PT1与第2端部PT2之间延伸的直线部PT3。
第1端部PT1的中心CT1相对于第2端部PT2的中心CT2，于X方向上仅分离50[nm]，且于Y方向上仅分离50[nm]。即，图案PT分别于在位于实际位置的半导体芯片CP的引出电极T的位置形成有第1端部PT1的情形时，以在位于设计位置的半导体芯片CP的电极T的位置坐落有第2端部PT2的方式来设计。
于多个图案数据PI之间，所包含的图案PT的直线部PT3的长度(配线长度)以及延伸存在方向的至少一者不同。在与偏移量Δθ为0[μrad]的位置偏移数据DI对应的图案数据PI中，如图16所示，8个图案PT的直线部PT3的长度以及延伸存在方向相同。与此相对，在与偏移量Δθ不为0[μrad]的位置偏移数据DI对应的图案数据PI中，8个图案PT的直线部PT3的长度以及延伸存在方向不相同。
于偏移量ΔX、偏移量ΔY、偏移量Δθ均为零、或小至可无视的程度的情形时，选择仅包括第1端部PT1且不包括第2端部PT2及直线部PT3的大致正方形的图案的组合。
决定部220对于半导体芯片CP1～CP3的每一个，读取自测量部100收取的位置偏移数据DI中所包含的偏移量ΔX、偏移量ΔY、偏移量Δθ，自表格TB中选择与该组合对应的图案数据PI。而且，将借由所选择的图案数据PI来示出的图案决定为用于该半导体芯片的转接配线W2的图案。
决定部220将所决定的图案作为曝光图案而发送至图案曝光部300。
[转接配线形成步骤S4]
于转接配线形成步骤S4中，将具有于转接配线图案决定步骤S3中所决定的图案的转接配线W2形成于各区划SC的半导体芯片CP1～CP3上。具体而言，转接配线W2例如以如下顺序来形成。
(1)于固定层12(图17中(a))上形成第1绝缘层131，于第1绝缘层131上形成第1感光层141(图17中(b))。此外，于固定层12覆盖半导体芯片CP的上部的情形时，固定层12发挥第1绝缘层131的功能，因此亦可不形成第1绝缘层131，而是于固定层12上形成第1感光层。
(2)使用图案曝光部300，将图案生成装置320中生成的通孔V1(图10中(b))的图案投影至第1感光层141上。利用图案曝光部300的扫描曝光使扫描方向与半导体芯片CP1～CP3的电极排列方向一致而进行。而且，将通孔V1的图案被曝光的位置的第1感光层141以及第1绝缘层131去除(图17中(c))，将残留的第1感光层141亦去除后，于残留于第1绝缘层131上的凹部中埋入导体(一例为铜)(图17中(d))。藉此，于第1绝缘层131的内部形成通孔V1。
通孔V1形成于位于实际位置的半导体芯片CP1～CP3的引出电极T的位置。通孔V1的位置可基于误差测量步骤S2的测量结果而决定。
(3)于第1绝缘层131上形成第2绝缘层132，于第2绝缘层132上形成第2感光层142(图17中(e))。
(4)使用图案曝光部300，将于图案生成装置320中生成的转接配线W2(图10中(c))的图案(即，转接图案决定步骤S3中所决定的图案)投影至第2感光层142上。利用图案曝光部300的扫描曝光使扫描方向与半导体芯片CP1～CP3的电极排列方向(芯片W的Y方向)一致而进行。而且，将转接配线W2的图案被曝光的位置的第2感光层142及第2绝缘层132去除(图17中(f))，将残留的第2感光层142亦去除后，于残留于第2绝缘层132上的凹部中埋入导体(图17中(g))。藉此，于第2绝缘层132的内部形成转接配线(转接配线层)W2。此外，于在形成有通孔V1的第1绝缘层131上形成第2绝缘层132的前，可进行第1绝缘层131的平坦化处理(例如CMP(Chemical Mechanical Polishing，化学机械研磨)，亦可进行形成有转接配线W2的第2绝缘层132的平坦化处理。又，亦可进行形成通孔V1的前的第1绝缘层131的平坦化处理。
[再配线形成步骤S5]
于再配线形成步骤S5中，将具有预先决定的图案的再配线W4、及电极T10形成于各区划SC的转接配线W2上。具体而言，再配线W4例如以如下顺序来形成。
(1)于第2绝缘层132上形成第3绝缘层133，于第3绝缘层133上形成第3感光层143。而且，使用遮罩曝光部400，将预先形成于标线(光罩)上的通孔V3(图10中(d))的图案投影至第3感光层143上，将通孔V3的图案被曝光的位置的第3感光层143及第3绝缘层133去除(图18中(a))。将残留的第3感光层143亦去除后，于残留于第3绝缘层133上的凹部中埋入导体(图18中(b))。藉此，于第3绝缘层133的内部形成通孔V3。通孔V3形成于位于设计位置的半导体芯片CP1～CP3的引出电极的位置。此处，亦可于第3绝缘层133的形成后进行平坦化处理。
(2)于第3绝缘层133上形成第4绝缘层134，于第4绝缘层134上形成第4感光层144(图18中(c))。此外，亦可于第4绝缘层134的形成后进行平坦化处理。
(3)使用遮罩曝光部400，将预先形成于标线(光罩)上的再配线W4(图10中(e))的图案(遮罩图案)投影至第4感光层144上。然后，将再配线W4的图案被曝光的位置的第4感光层144以及第4绝缘层134去除(图18中(d))，将残留的第4感光层144亦去除后，于残留于第4绝缘层134上的凹部中埋入导体(图18中(e))。藉此，于第4绝缘层134的内部形成再配线(再配线层)W4。
(4)于第4绝缘层134上形成第5绝缘层135，于第5绝缘层135上形成第5感光层145(图18中(f))。
(5)使用遮罩曝光部400，将形成于标线上的电极T10(图10中(f))的图案投影至第5感光层145上。然后，将电极T10的图案被曝光的位置的第5感光层145以及第5绝缘层135去除(图18中(g))，将残留的第5感光层145亦去除后，于残留于第5绝缘层135上的凹部中埋入导体(图18中(h))。藉此，于第5绝缘层135的内部形成电极T10。
[切割步骤S6]
于切割步骤S6中，将芯片W分断为每个区划SC。藉此，形成多个(本实施方式中为86个)半导体器件10。以区划SC为单位来切断的芯片W的各部成为半导体器件10的基板11。
以下归纳本实施方式的曝光系统ES、以及使用其的器件制造方法的效果。
本实施方式的曝光系统ES包括：图案决定部200，决定转接配线W2的图案；以及图案曝光部300，形成具有图案决定部200所决定的图案的转接配线W2。又，本实施方式的器件制造方法包括：转接配线图案决定步骤S3，使用图案决定部200来决定转接配线W2的图案；以及转接配线形成步骤S3，使用图案曝光部300来形成具有所决定的图案的转接配线W2。
因此，即便于配置于芯片W上的半导体芯片CP1～CP3的位置相对于设计位置而偏移的情形时，亦可借由转接配线W2，将以与位于设计位置的半导体芯片CP1～CP3连接的方式来设计的再配线W4、与位于自设计位置偏移的位置的半导体芯片CP1～CP3进行转接(电性连接)，来良好地连接。
如上所述，作为将位于相对于设计位置而偏移的位置的半导体芯片与再配线连接的方法，如专利文献1般，考虑基于半导体芯片的位置偏移来再设计再配线自身的图案。然而，若根据可为各种形态的半导体芯片的位置偏移，每次再设计再配线自身的图案，则需要大量的处理时间。
与此相对，本实施方式不变更再配线自身的图案，形成将位于相对于设计位置而偏移的位置的半导体芯片的引出电极与再配线进行转接的转接配线。因此，无需再设计再配线的图案，可以高产量来制造器件。
又，于本实施方式的曝光系统ES、以及使用其的器件制造方法中，由于不变更再配线自身的图案，故而可使用预先形成有再配线的图案的标线(光罩)，利用遮罩曝光机400来进行再配线的形成。因此，与使用图案曝光机来形成再设计的再配线的专利文献1的方法相比，可以高产量来制造器件。
进而，于本实施方式的曝光系统ES、以及使用其的器件制造方法中，对于转接配线W2的图案的决定，使用存储有多种位置偏移数据DI与多种图案数据PI的对应的表格TB。因此，取得半导体芯片CP的位置偏移数据DI后，无需复杂的处理，可参照表格TB来迅速地决定转接配线W2的图案。
于本实施方式的曝光系统ES、以及使用其的器件制造方法中，半导体芯片CP1～CP3的各自的引出电极T于电路CR的外侧，仅设置于在电极排列方向上延伸的第1、第2电极形成区域TA1、TA2中。又，半导体芯片CP1～CP3于芯片W上的区划SC中，以电极排列方向相互一致的方式来配置。进而，半导体芯片CP2及半导体芯片CP3以如下方式来配置：半导体芯片CP2的第1电极形成区域TA1与半导体芯片CP3的第1电极形成区域TA1排列于一直线上，且半导体芯片CP2的第2电极形成区域TA2与半导体芯片CP3的第2电极形成区域TA2排列于一直线上。
因此，于转接配线形成步骤S4中，当形成转接配线W2或通孔V1、V3时，无需将区划SC的X方向的全域进行曝光，仅将半导体芯片CP1～CP3的第1、第2电极形成区域TA1、TA2所存在的一部分区域进行曝光即可。
若考虑到转接配线形成步骤S4中的曝光由图案曝光部300来进行的方面，上述方面尤其有利。即，图案曝光部300的投影区域IA的X方向(非扫描方向)的宽度小，通常为0.1～0.2mm左右。因此，于半导体芯片的电极存在于区划SC的X方向的全域中的情形时，于步进扫描方式的曝光中，必须进行非常多的扫描曝光及步进动作。
与此相对，本实施方式的曝光系统ES、以及使用其的器件制造方法中，如图19所示，只要对与半导体芯片CP2、CP3的第1电极形成区域TA1重叠的第1曝光区域EA1，与半导体芯片CP2、CP3的第2电极形成区域TA2重叠的第2曝光区域EA2，与半导体芯片CP1的第1电极形成区域TA1重叠的第3曝光区域EA3，以及与半导体芯片CP1的第2电极形成区域TA2重叠的第4曝光区域EA4，进行曝光即可。因此，例如，如图19的轨道Rt2所表示，自起始地点STA2开始进行扫描曝光，可借由4次扫描曝光及3次步进动作来完成对1个区划SC的曝光。
如上所述，本实施方式的曝光系统ES、以及使用其的器件制造方法中，于区划SC的X方向中，半导体芯片CP1～CP3的引出电极T局部存在于一部分区域中。因此，可效率良好地进行转接配线形成步骤S4中的利用图案曝光部300的曝光，可提高器件制造的产量。
〈变形例〉
上述实施方式中，亦可使用以下的变形形态。
上述实施方式中，半导体芯片CP1～CP3具有相互相同的构成，但并不限定于此。半导体芯片CP1～CP3亦可为相互不同的构成。又，半导体芯片CP1～CP3中的引出电极T的数量及配置亦为任意。于第1电极形成区域TA1及/或第2电极形成区域TA2中，排列于电极排列方向上的引出电极T的行亦可于正交方向上排列而设置多行。又，半导体芯片CP所具有的对准标记AM的数量及配置可以获得所需的位置偏移数据DI的方式来任意设定。
配置于区划SC中的半导体芯片的数量、以及配置于区划SC中的半导体芯片的配置、排列为任意。但，于配置多个半导体芯片的情形，且各半导体芯片包括排列于既定方向上的引出电极的情形时，借由以该既定方向一致的方式来配置多个半导体芯片，可减少利用图案曝光部300的扫描曝光的次数。又，借由以多个半导体芯片的电极形成区域排列于一直线上的方式来排列多个半导体芯片，可进而减少利用图案曝光部300的扫描曝光的次数。
上述实施方式中，使用测量部100来进行误差测量步骤S2，但并不限定于此。例如，亦可使用图案曝光装置300的对准系统350来进行误差测量步骤S2。于该情形时，亦可自曝光系统ES中省略测量部100。
上述实施方式的图案决定部200中，存储部210存储表格TB，决定部220自表格TB中选择1个图案数据PI来决定转接配线W2的图案。
然而，并不限定于此，存储部210亦可存储粗调整表格及微调整表格来代替表格TB，决定部220亦可将选自粗调整表格中的1个图案数据与选自微调整表格中的1个图案数据加以组合来决定转接配线W2的图案。
于该情形时，例如，粗调整表格存储多种位置偏移数据DI与多种粗调整图案数据的对应，微调整表格存储多种位置偏移数据DI与多种微调整图案数据的对应。
粗调整图案数据各自所包含的8个粗调整图案PTR(第1转接配线的图案)(图20中(a))包括：大致正方形的第1端部PTR1、大致正方形的第2端部PTR2、以及于第1端部PTR1与第2端部PTR2之间延伸的直线部PTR3。
微调整图案数据各自所包含的8个微调整图案PTF(第2转接配线的图案)(图20中(b))包括：大致正方形的第1端部PTF1、大致正方形的第2端部PTF2、以及于第1端部PTF1与第2端部PTF2之间延伸的直线部PTF3。
粗调整图案PTR的直线部PTR3亦可较微调整图案PTF的直线部PTF3更长。粗调整图案PTR的直线部PTR3亦可较微调整图案PTF的直线部PTF3而言，长度的调整幅度更广。作为一例，多种粗调整图案PTR的直线部PTR3的长度限制于10μm～12μm左右的幅度，多种微调整图案PTF的直线部PTF3的长度限制于10μm～10.2μm左右的幅度。
于所决定的转接配线W2的图案中，粗调整图案PTR的第1端部PTR1形成于半导体芯片CP的引出电极T的位置，粗调整图案PTR的第2端部PTR2配置于自输出配线W4稍微分离的位置(第1位置)。而且，微调整图案PTF的第1端部PTF1形成于粗调整图案PTR的第2端部PTR2的位置，微调整图案PTF的第2端部PTF2形成于与再配线W4连接的位置(第2位置)。基于转接配线W2的粗调整图案PTR而形成的部分与基于微调整图案PTF而形成的部分可于同一绝缘层内形成为一层配线层，亦可于形成于分别不同的绝缘层内。
如上所述，借由将表格TB分为粗调整表格及微调整表格，可减少存储部210中所应存储的数据量。例如于使用表格TB的情形时，必须与100种的位置偏移数据DI对应而存储100种的图案数据PI。于该情形时，若使用微调整表格及粗调整表格，则于粗调整表格中存储10种的粗调整图案数据，且于微调整表格中存储10种的微调整图案数据，可借由将其搭配来提供100种图案数据。即，仅存储共计20种的图案数据即可。
上述实施方式中，于用以决定再配线W4的图案及转接配线W2的图案的图案数据PI于半导体芯片CP上不存在位置偏移的情形、或者位置偏移小至可无视的程度的情形时，作为转接配线W2的图案，以选择于X方向及Y方向上均无延伸的点状图案的方式来设计。
然而，并不限定于此，亦可以于半导体芯片CP上无位置偏移的情形时，选择在与半导体芯片CP的电极排列方向交叉的方向上延伸的直线状图案的方式，来设计再配线W4的图案及图案数据PI。
藉此，例如，如图21所示，于半导体芯片CP的实际位置(图21的实线)自半导体芯片CP的设计位置(图21的虚线)向电极排列方向大幅度偏移的情形时，亦不会产生图案PT彼此的短路，可形成转接配线W2。
于上述实施方式的表格TB中，与1种图案数据PI对应的位置偏移数据DI的数量为任意。转接配线W2未必需要以半导体芯片CP的端部T位于图案PT的第1端部PT1的中心部的方式来形成，只要以半导体芯片CP的端部T与第1端部PT1电性连接的方式来形成即可。因此，可利用1种图案数据PI来覆盖类似的多种的位置偏移状态。
上述实施方式的表格TB以如下方式来构成：关于偏移量ΔX、偏移量ΔY，每10[nm]对应不同的图案数据PI，且关于偏移量Δθ，每10[μrad]对应不同的图案数据PI。亦可构成为于大于其的周期中所对应的图案数据PI变化，亦可构成为于小于其的周期中所对应的图案数据PI变化。
上述实施方式中，图案决定部200使用存储部210所存储的表格TB来决定转接配线W2的图案，但并不限定于此。图案决定部200亦可不使用表格TB来决定转接配线W2的图案。具体而言，例如亦可基于位置偏移数据DI，借由既定的计算处理来导出转接配线W2的图案。
半导体芯片CP1～CP3除包括沿着电极排列方向而排列的引出电极T以外，亦可于电极排列方向上的电路CR的两侧进而包括排列于正交方向的引出电极T。
于对于如上所述的半导体芯片CP1～CP3，利用图案曝光部300来对转接配线W2的图案进行曝光的情形时，首先以芯片W的Y方向与图案曝光部300的Y3方向一致的方式，将芯片W设置于平台341上。然后，如图22所示，自起始地点STA3起进行沿着路径Rt3的步进扫描方式的曝光，将第1曝光区域EA1、第2曝光区域EA2、第3曝光区域EA3、第4曝光区域EA4进行曝光。藉此，进行用以形成与排列于导体芯片CP1～CP3的电极排列方向上的引出电极T连接的转接配线W2。
其次，首先使芯片W围绕在Z方向上延伸的轴而旋转90°，以芯片W的X方向与图案曝光部300的Y3方向一致的方式将芯片W设置于平台341上。然后，如图22所示，自起始地点STA4起进行沿着路径Rt4的步进扫描方式的曝光，将第5曝光区域EA5、第6曝光区域EA6、第7曝光区域EA7、第8曝光区域EA8进行曝光。藉此，进行用以形成与排列于半导体芯片CP1～CP3的正交方向上的引出电极T连接的转接配线W2的曝光。
于借由沿着电极排列方向(芯片W的Y方向)的扫描曝光来对排列于正交方向上的电极T进行曝光的情形时，由于正交方向(芯片W的X方向)上的电极T的存在区域广，故而导致扫描曝光的次数增加。然而，借由使芯片W旋转来改变扫描方向，可效率良好地进行曝光。
上述实施方式中，图案决定部200自图案曝光装置300、遮罩曝光部400分离而设置，但并不限定于此。图案决定部200亦可作为图案曝光装置300或者遮罩曝光部400的一部分来设置。又，亦可将包括图案决定部200的图案曝光装置300或者包括图案决定部200的遮罩曝光部400构成为独立于曝光系统ES的曝光装置。
上述实施方式中，将再配线W4的图案全部以遮罩曝光装置400来曝光，但并不限定于此。亦可于标线(光罩)上，仅形成再配线W4(输出配线W41及/或芯片间配线W42)的图案的至少一部分，仅将再配线W4的图案的至少一部分以遮罩曝光装置400来曝光。残留的图案亦可以图案曝光装置300来曝光。
上述实施方式中，于转接配线形成步骤S4中，使用图案曝光部300将转接配线W2的图案进行曝光，但并不限定于此。于转接配线形成步骤S4中，亦可使用遮罩曝光部400将转接配线W2的图案进行曝光。
上述实施方式中，于再配线形成步骤S5中，使用遮罩曝光部400将再配线W4的图案进行曝光，但并不限定于此。于再配线形成步骤S5中，亦可使用图案曝光部300将再配线W4的图案进行曝光。
转接配线W2亦可未必为将半导体芯片CP的引出电极T与再配线W4连接的配线。转接配线W2可为将引出电极T与相对于芯片W的既定位置连结的配线，转接配线W2的图案可为如上所述的配线的图案。于该情形时，图案PT的第2端部PT2、或微调整图案PTF的第2端部PTF2形成于该既定位置。
上述实施方式中，于芯片W的多个区划SC的每一个中安装有多个半导体芯片CP1～CP3，但亦可于多个区划SC的每一个中安装1个半导体芯片。于该情形时，只要以安装于一个区划SC中的半导体芯片的电极排列方向、与安装于位于该一个区划的Y方向侧的另一区划中的半导体芯片的电极排列方向相同，与Y方向一致的方式，将半导体芯片配置于区划SC中。
上述实施方式中，使用硅制的芯片W，但并不限定于此。亦可使用由玻璃、树脂等所形成的任意基板来代替硅制的芯片W。又，上述实施方式中，使用圆形基板，但例如亦可使用角形基板。
只要维持本发明的特征，则本发明并不限定于上述实施方式，本发明的技术性思想的范围内所考虑的其他形态亦包含于本发明的范围内。
(附记)
据本发明所属技术领域中具有通常知识者所理解，上述多个实施方式或者其变形例为以下形态的具体例。
(第1项)
一种器件制造方法，其制造如下器件，上述器件包括：包含引出电极的多个半导体芯片、一端与上述引出电极电性连接的转接配线、以及与上述转接配线的另一端电性连接的输出配线；上述器件制造方法包括：
对设置于基板上的上述多个半导体芯片的位置进行测量，求出上述多个半导体芯片的自设计位置起的位置偏移；以及
基于上述位置偏移来决定上述转接配线的图案。
(第2项)
如第1项所记载的器件制造方法，其进而包括：
于上述多个半导体芯片上形成感光层；以及
借由经由图案形成装置的能量束，而于上述感光层上曝光上述所决定的转接配线的图案。
(第3项)
如第2项所记载的器件制造方法，其进而包括：
使用上述经曝光的上述感光层来形成上述转接配线；
于上述转接配线上形成与上述感光层不同的感光层；以及
借由经由包括上述输出配线的至少一部分遮罩图案的遮罩的曝光用光，于不同的上述感光层上曝光上述输出配线的图案。
(第4项)
如第2项或第3项所记载的器件制造方法，其进而包括：
一边使上述基板自上述多个半导体芯片所排列的单轴方向的一侧向另一侧移动，一边将上述转接配线的图案于上述感光层上曝光于在上述单轴方向上延伸的曝光区域中。
(第5项)
如第4项所记载的器件制造方法，其中，
当将上述曝光区域设为第1曝光区域时，进而包括：
于对上述第1曝光区域的曝光后，使设置有上述多个半导体芯片的上述基板在与上述单轴方向交叉的方向上移动；以及
一边使上述基板自上述单轴方向的上述另一侧向上述一侧移动，一边将上述转接配线的图案于上述感光层上曝光于第2曝光区域中，上述第2曝光区域于上述交叉方向上自上述第1曝光区域分离。
(第6项)
如第1项～第5项中任一项所记载的器件制造方法，其中，
上述引出电极设置于在上述半导体芯片上沿着上述单轴方向而延伸的电极形成区域。
(第7项)
如第1项～第6项中任一项所记载的器件制造方法，其包括：
准备上述基板；以及
于上述基板上的多个区划中安装上述多个半导体芯片。
(第8项)
如第7项所记载的器件制造方法，其中，
将上述基板分断为上述多个区划。
(第9项)
如第1项～第8项中任一项所记载的器件制造方法，其中，
上述转接配线的另一端相对于上述基板而位于既定位置。
(第10项)
如第1项～第9项中任一项所记载的器件制造方法，其中，
上述转接配线的图案的决定包括基于上述位置偏移，自预先存储的多个配线图案中选择至少1个配线图案。
(第11项)
如第10项所记载的器件制造方法，其中，
上述多个配线图案分别为直线状的图案，上述多个配线图案的配线长度及延伸存在方向中的至少一者相互不同。
(第12项)
如第10项或第11项所记载的器件制造方法，其中，
上述预先存储的多个配线图案包括：
多个第1配线图案、以及
多个第2配线图案，即各自的配线长度较上述多个第1配线图案的各自的配线长度短的第2配线图案；并且
自上述预先存储的多个配线图案中选择至少1个配线图案，包括选择上述多个第1配线图案的1个及上述多个第2配线图案的1个。
(第13项)
如第1项～第12项中任一项所记载的器件制造方法，其中，
上述多个半导体芯片分别包括：设置于中央部的电路、以及与上述电路电性连接且于第1方向上设置于上述电路的外侧的多个上述引出电极；并且
于上述多个半导体芯片的各自中，上述多个引出电极排列在与上述第1方向交叉的第2方向。
(第14项)
如第13项所记载的器件制造方法，其中，
当上述多个半导体芯片位于上述设计位置时，上述多个半导体芯片的各自的上述多个引出电极的排列方向相互一致。
(第15项)
如第14项所记载的器件制造方法，其中，
上述转接配线的图案的决定包括基于上述位置偏移而自预先存储的多个配线图案中选择至少1个配线图案，并且
于不存在上述位置偏移的情形时，选择在与上述第2方向交叉的方向上延伸的图案来作为上述至少1个配线图案。
(第16项)
如第2项或第3项所记载的器件制造方法，其中，
上述多个半导体芯片分别包括设置于上述多个半导体芯片的中央部的电路；
上述引出电极包括：多个第1引出电极，其与上述电路电性连接，且于第1方向上沿着与上述第1方向交叉的第2方向而设置于上述电路的外侧；以及多个第2引出电极，与上述电路电性连接，且于上述第2方向上沿着上述第1方向而设置于上述电路的外侧；
当上述多个半导体芯片位于上述设计位置时，上述多个半导体芯片的各自的上述第2引出电极所排列的方向相互一致；并且
上述器件制造方法包括：借由经由图案形成装置的能量束，于上述感光层上曝光上述所决定的转接配线的图案；
沿着上述多个半导体芯片的第1方向来扫描曝光上述能量束；以及
沿着上述多个半导体芯片的第2方向来扫描曝光上述能量束。
(第17项)
一种曝光系统，包括：
测量部，对设置于基板上的多个半导体芯片的位置进行测量；
图案决定部，基于上述所测量的位置来求出上述多个半导体芯片的自设计位置起的位置偏移，且基于该位置偏移来决定将上述多个半导体芯片与输出配线进行转接的转接配线的图案；以及
图案曝光部，借由经由图案形成装置的能量束，于上述多个半导体芯片上曝光上述所决定的转接配线的图案。
(第18项)
如第17项所记载的曝光系统，其进而包括遮罩曝光部，借由经由包括上述输出配线的至少一部分遮罩图案的遮罩的曝光用光，于使用经曝光的上述转接配线的图案而形成的上述转接配线上曝光上述输出配线的图案。
(第19项)
如第17项或第18项所记载的曝光系统，其中，
上述图案决定部包括：
存储部，存储多种的上述位置偏移与多个配线图案的对应关系；以及
决定部，基于上述位置偏移及上述对应关系来决定上述转接配线的图案。
(第20项)
如第17项或第18项所记载的曝光系统，其中，
上述图案决定部包括：
存储部，存储多种的上述位置偏移与多个第1配线图案的第1对应关系、以及多种的上述位置偏移与多个第2配线图案的第2对应关系；以及
决定部，基于上述位置偏移、第1对应关系及第2对应关系来决定上述转接配线的图案；
上述多个第2配线图案的各自的配线长度较上述多个第1配线图案的各自的配线长度短；并且
上述决定部根据基于上述位置偏移及第1对应关系而选择的多个第1配线图案的1个、以及基于上述位置偏移及第2对应关系而选择的多个第2配线图案的1个，来决定上述转接配线的图案。
(第21项)
如第17项～第20项中任一项所记载的曝光系统，其中，
上述图案曝光部包括上述图案决定部。
(第22项)
一种曝光装置，其将设置于基板上的多个半导体芯片进行曝光，其包括：
图案决定部，基于上述多个半导体芯片的自设计位置起的位置偏移，来决定将上述多个半导体芯片及输出配线进行转接的转接配线的图案；以及
曝光部，借由经由使用来自上述图案决定部的输出而设定的图案形成装置的能量束，于上述多个半导体芯片上曝光上述所决定的转接配线的图案。
(第23项)
如第22项所记载的曝光装置，其中，
上述图案决定部包括：
存储部，存储多种的上述位置偏移与多个配线图案的对应关系；以及
决定部，基于上述位置偏移及上述对应关系，来决定上述转接配线的图案。
(第24项)
如第22项或第23项所记载的曝光装置，其中，
上述图案决定部包括：
存储部，存储多种的上述位置偏移与多个第1配线图案的第1对应关系、以及多种的上述位置偏移与多个第2配线图案的第2对应关系；以及
决定部，基于上述位置偏移、第1对应关系及第2对应关系，来决定上述转接配线的图案；
上述多个第2配线图案的各自的配线长度较上述多个第1配线图案的各自的配线长度短；并且
上述决定部根据基于上述位置偏移及第1对应关系而选择的多个第1配线图案的1个、以及基于上述位置偏移及第2对应关系而选择的多个第2配线图案的1个，来决定上述转接配线的图案。
(第25项)
一种器件，其包括基板、以及设置于上述基板上的多个半导体芯片；
上述多个半导体芯片分别包括：设置于中央部的电路、以及与上述电路电性连接且于上述电路的外侧排列于一方向的多个电极；并且
上述多个半导体芯片以上述多个半导体芯片的各自的上述多个电极所排列的上述一方向相互一致或者基本一致的方式，固定于上述芯片上。
(第26项)
如第25项所记载的器件，其中，
上述多个电极仅设置于上述电路的外侧。
(第27项)
如第25项或第26项所记载的器件，其中，
上述多个半导体芯片中的至少2个设置于上述基板上的第1区划中，上述多个半导体芯片中的与上述至少2个不同的至少2个上述半导体芯片设置于上述基板上的与上述第1区划不同的第2区划中。
(第28项)
如第27项所记载的器件，其中，
于上述第1及第2区划的各自中，上述至少2个半导体芯片排列于上述一方向。
(第29项)
如第25项～第28项中任一项的器件，其进而包括将上述多个半导体芯片固定于上述基板上的固定层；并且
上述固定层的上表面与上述多个半导体芯片的上表面齐平。
(第30项)
如第27项～第29项中任一项所记载的器件，其进而包括设置于上述多个半导体芯片的上方的输出配线层；并且
上述输出配线层于上述每个区划中包括将上述至少2个半导体芯片连接的输出配线。
(第31项)
如第30项所记载的器件，其进而包括设置于上述多个半导体芯片的上方且上述输出配线层的下方的转接配线层；并且
上述转接配线层于上述多个区域的每一个中，包括将上述至少2个半导体芯片与上述输出配线图案进行电性转接的转接配线。
附图标号
10:半导体器件
100:测量部
200:图案决定部
300:图案曝光部
320:图案生成装置
400:遮罩曝光部
CP1、CP2、CP3:半导体芯片
T:引出电极
TA1:第1电极形成区域
TA2:第2电极形成区域
W2:转接配线(转接配线层)
W4:再配线(再配线层)
W41:输出配线(输出配线层)
W42:芯片间配线(芯片间配线层)

Claims (26)

1.一种曝光装置，其特征在于，其将形成于引出电极的上层的感光层进行曝光，上述引出电极设置于排列在基板上的多个半导体芯片上；上述曝光装置包括：
基板平台，载置沿着单轴方向而排列有上述多个半导体芯片的上述基板；
曝光部，朝向在上述半导体芯片上设置于沿着上述单轴方向而延伸的电极形成区域中的上述引出电极照射曝光用光；
图案决定部，决定上述曝光部于上述感光层上曝光的曝光图案；以及
控制部，至少控制上述基板平台及上述曝光部；
上述图案决定部使用来自测量部的输出而将使上述引出电极与相对于上述基板的既定位置连结的转接配线的图案决定为上述曝光图案，上述测量部对设置于上述基板上的多个半导体芯片的位置进行测量而求出上述多个半导体芯片的位置偏移；并且
上述控制部一边借由上述基板平台而使上述基板自上述单轴方向的一侧向另一侧移动，一边借由上述曝光部而将上述转接配线的图案于上述感光层上曝光于在上述单轴方向上延伸的曝光区域中。
2.如权利要求1所述的曝光装置，其特征在于，
上述多个半导体芯片中的至少2个半导体芯片中的上述电极形成区域，与在上述单轴方向上延伸的上述曝光区域重叠。
3.如权利要求1或2所述的曝光装置，其特征在于，
当将上述曝光区域设为第1曝光区域时，
上述控制部于对上述第1曝光区域的曝光后，使用上述基板平台而使设置有上述多个半导体芯片的上述基板在与上述单轴方向交叉的方向上移动；
一边借由上述基板平台而使上述基板自上述单轴方向的上述另一侧向上述一侧移动，一边借由上述曝光部而使上述转接配线的图案于上述感光层上曝光于第2曝光区域中，上述第2曝光区域于上述交叉方向上自上述第1曝光区域分离。
4.如权利要求3所述的曝光装置，其特征在于，
上述第1及第2曝光区域与上述多个半导体芯片的各自的中央部不重叠。
5.如权利要求1至4中任一项所述的曝光装置，其特征在于，
上述电极形成区域在与上述单轴方向交叉的方向上自上述半导体芯片的中央分离而局部存在。
6.如权利要求1至5中任一项所述的曝光装置，其特征在于，
上述图案决定部包括：
存储部，存储多种的上述位置偏移与多种的转接配线的图案的对应关系；以及
决定部，基于来自上述测量部的输出及上述对应关系，来决定上述转接配线的图案。
7.如权利要求6所述的曝光装置，其特征在于，
上述存储部存储上述多种的转接配线的图案，且
上述决定部自上述多种的转接配线的图案中选择至少一个转接配线的图案。
8.如权利要求6或7所述的曝光装置，其特征在于，
上述转接配线的图案包括：自上述引出电极延伸至第1位置的第1转接配线的图案、以及自上述第1位置延伸至第2位置的第2转接配线的图案。
9.如权利要求8所述的曝光装置，其特征在于，
上述存储部存储多种的上述第1及第2转接配线的图案，
上述决定部以上述第2位置成为上述既定位置的方式，自上述多种的上述第1及第2转接配线的图案中选择至少一个第1转接配线的图案及至少一个第2转接配线的图案。
10.如权利要求1至9中任一项所述的曝光装置，其特征在于，
上述曝光部包括形成与上述曝光图案的一部分对应的光图案的光图案形成构件；并且
由上述光图案形成构件所形成的光图案，于上述基板上随着向上述单轴方向的移动而变化。
11.如权利要求1至10中任一项所述的曝光装置，其特征在于，
上述转接配线的图案是于一方向上延伸存在的图案。
12.如权利要求1至11中任一项所述的曝光装置，其特征在于，
上述测量部对设置于上述基板上的基板对准标记以及设置于上述多个半导体芯片的每一个上的芯片对准标记进行测量。
13.如权利要求1至12中任一项所述的曝光装置，其特征在于，其包括上述测量部。
14.如权利要求1至13中任一项所述的曝光装置，其特征在于，其包括接收部，接收来自设置于外部的上述测量部的输出，且向上述图案决定部传输。
15.如权利要求13所述的曝光装置，其特征在于，
当将设置于外部的上述测量部设为第1测量部时，
上述第1测量部对设置于上述基板上的基板对准标记以及设置于上述多个半导体芯片的每一个上的芯片对准标记进行测量；并且
上述曝光装置包括对设置于上述基板上的上述基板对准标记进行测量的第2测量部。
16.如权利要求1至15中任一项所述的曝光装置，其特征在于，
当将上述曝光区域设为第1曝光区域时，
上述控制部于对上述第1曝光区域的曝光后，一边使用上述基板平台而使设置有上述多个半导体芯片的上述基板在与上述单轴方向交叉的方向上移动，一边利用上述曝光部而将上述转接配线的图案于上述感光层上，曝光于与上述第1曝光区域交叉的第2曝光区域。
17.如权利要求16所述的曝光装置，其特征在于，
上述第1及第2曝光区域与上述多个半导体芯片的各自的中央部不重叠。
18.如权利要求1至17中任一项所述的曝光装置，其特征在于，
上述曝光部包括可变图案生成构件，其将与由上述图案决定部所决定的上述曝光图案相应的光图案形成于上述感光层上。
19.一种曝光方法，其特征在于，其将形成于引出电极的上层的感光层进行曝光，上述引出电极设置于排列在基板上的多个半导体芯片上；
上述曝光方法使用如权利要求1至18中任一项的曝光装置，将上述感光层进行曝光。
20.一种曝光方法，其特征在于，其将形成于引出电极的上层的感光层进行曝光，上述引出电极设置于在基板上沿着单轴方向而排列的多个半导体芯片上；上述曝光方法包括：
对设置于上述基板上的多个半导体芯片的位置进行测量而求出上述多个半导体芯片的位置偏移；
朝向在上述多个半导体芯片上设置于沿着上述单轴方向而延伸的电极形成区域中的上述引出电极照射曝光用光；
使用上述所求出的上述多个半导体芯片的位置偏移，将使上述引出电极与相对于上述基板的既定位置连结的转接配线的图案决定为上述曝光图案；以及
一边使上述基板自上述单轴方向的一侧向另一侧移动，一边将上述转接配线的图案于上述感光层上曝光于在上述单轴方向上延伸的曝光区域中。
21.如权利要求19或20所述的曝光方法，其特征在于，
当将上述曝光区域设为第1曝光区域时，进而包括：
于对上述第1曝光区域的曝光后，使设置有上述多个半导体芯片的上述基板在与上述单轴方向交叉的方向上移动；以及
一边使上述基板自上述单轴方向的上述另一侧向上述一侧移动，一边将上述转接配线的图案于上述感光层上曝光于第2曝光区域中，上述第2曝光区域于上述交叉方向上自上述第1曝光区域分离。
22.如权利要求21所述的曝光方法，其特征在于，
上述第1及第2曝光区域与上述多个半导体芯片的各自的中央部不重叠。
23.如权利要求19至22中任一项所述的曝光方法，其特征在于，
上述测量包括对设置于上述基板上的基板对准标记以及设置于上述多个半导体芯片的每一个上的芯片对准标记进行测量。
24.一种器件制造方法，其特征在于，其制造如下器件，上述器件包括：包含引出电极的多个半导体芯片、一端与上述引出电极电性连接的转接配线、以及与上述转接配线的另一端电性连接的输出配线；上述器件制造方法包括：
于上述多个半导体芯片上形成感光层；
使用如权利要求19至23中任一项的曝光方法，将上述转接配线的图案曝光于上述感光层上；
将上述经曝光的上述感光体层进行显影而形成感光层的图案；以及
使用所形成的上述感光层的图案来形成上述转接配线。
25.如权利要求24所述的器件制造方法，其特征在于，其包括：
于形成有上述转接配线的转接配线层上形成第2感光层；以及
借由经由具有上述输出配线的至少一部分遮罩图案的光罩的曝光用光，将上述输出配线的图案的至少一部分曝光于上述第2感光层上。
26.一种器件，其特征在于，其包括基板、以及设置于上述基板上的多个半导体芯片，其包括：
上述转接配线层，使用如权利要求25的器件制造方法而形成于上述多个半导体芯片上；以及
上述输出配线图案，形成于上述转接配线层上。
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