CN102681370A

CN102681370A - 光刻套刻方法和提高ldmos器件击穿稳定性的方法

Info

Publication number: CN102681370A
Application number: CN2012101434371A
Authority: CN
Inventors: 刘正超; 孙贤波
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2012-05-09
Filing date: 2012-05-09
Publication date: 2012-09-19
Anticipated expiration: 2032-05-09
Also published as: CN102681370B

Abstract

本发明提供了一种光刻套刻方法、光刻方法和提高LDMOS器件击穿稳定性的方法。根据本发明的光刻套刻方法包括：形成第一层图案并留下对准标记；形成第二层图案，并根据所述对准标记确定第二层图案相对于第一层图案的套刻精度；形成第三层图案的光刻掩膜；根据所述对准标记确定第三层图案相对于第一层图案的套刻精度；利用第二层图案相对于第一层图案的套刻精度减去第三层图案相对于第一层图案的套刻精度得到的结果来调整第三层图案的光刻掩膜的图案参数，以使得第二层图案和第三层图案对准。

Description

光刻套刻方法和提高LDMOS器件击穿稳定性的方法

技术领域

本发明涉及半导体制造领域。更具体地说，本发明涉及一种光刻套刻方法、采用该光刻套刻方法的光刻方法、以及利用该光刻套刻方法来提高LDMOS器件击穿稳定性的方法。

背景技术

横向双扩散金属氧化物半导体（LDMOS）器件是本领域公知的一种半导体器件。LDMOS器件为相当近似于传统场效应晶体管（FET）器件的一种场效应晶体管器件。与传统场效应晶体管器件一样，LDMOS器件包括在半导体衬底中形成一对被沟道区域所分隔开来的源/漏极区域，并且依次于沟道区域上方形成栅电极。

然而，LDMOS器件与传统FET器件不同的部分是，传统的FET器件中的一对源/漏极区域制成与栅电极相对称，而LDMOS器件中的漏极区域比源极区域更远离栅电极形成，并且漏极区域同时形成于用以分隔开沟道区域与漏极区域的掺杂阱(具有与漏极区域相同极性)中。LDMOS器件基本上是一种非对称性的功率金属氧化物半导体场效应晶体管(MOSFET)，其具有共平面的漏极和源极区域，利用双扩散工艺制成。目前，LDMOS由于更容易与CMOS工艺兼容而被广泛采用。

光刻工艺是横向双扩散金属氧化物半导体器件制造过程中采用到的一种常见工艺。随机半导体制造技术的发展以及集成电路设计及制造的发展，光刻成像技术随之发展，半导体器件的特征尺寸也不断的缩小。

光刻时需要注意层间对准，即套刻对准，以保证当前图形与硅片上已经存在的图形之间的对准，因此，为了实现良好的产品性能以高产率，希望实现较好的套刻精度。其中，具体地说，套刻精度指的是硅片表面上存在的图案与当前掩膜版上图形的对准精度（叠对精度）。

套刻精度是现代高精度步进扫描投影光刻机的重要性能指标之一，也是新型光刻技术需要考虑的一个重要部分。套准精度将会严重影响产品的良率和性能。提高光刻机的套准精度，也是决定最小单元尺寸的关键。由此，随着半导体制造技术的进一步发展，对套刻精度也有了更高的要求。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种提高套刻精度从而能用来提高横向双扩散金属氧化物半导体器件的性能的光刻套刻方法、采用该光刻套刻方法的光刻方法、以及利用该光刻套刻方法来提高LDMOS器件击穿稳定性的方法。

根据本发明的第一方面，提供了一种光刻套刻方法，其包括：形成第一层图案并留下对准标记；形成第二层图案，并根据所述对准标记确定第二层图案相对于第一层图案的套刻精度；形成第三层图案的光刻掩膜；根据所述对准标记确定第三层图案相对于第一层图案的套刻精度；利用第二层图案相对于第一层图案的套刻精度减去第三层图案相对于第一层图案的套刻精度得到的结果来调整第三层图案的光刻掩膜的图案参数，以使得第二层图案和第三层图案对准。

根据本发明的第二方面，提供了一种采用根据本发明的第一方面的光刻套刻方法的光刻方法。

根据本发明的第三方面，提供了一种利用提高LDMOS器件击穿稳定性的方法，其包括：在衬底中形成N型漂移区，并且根据晶圆上的对准标记确定N型漂移区与对准标记所处的层的图案之间的对准误差；在晶圆上涂覆多晶硅层，并且多晶硅栅极的光刻掩膜；根据对准标记来确定多晶硅栅极的光刻掩膜与对准标记所处的层的图案之间的对准误差；计算N型漂移区与对准标记所处的层的图案之间的对准误差减去多晶硅栅极的光刻掩膜与对准标记所处的层的图案之间的对准误差的差值；然后，根据计算出来的差值来调整多晶硅栅极的光刻掩膜，以消除多晶硅栅极的光刻相对于N型漂移区的套刻误差。

根据本发明，有效地提供了一种提高套刻精度的光刻套刻方法、采用该光刻套刻方法的光刻方法、以及利用该光刻套刻方法来提高LDMOS器件击穿稳定性的方法。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了横向双扩散金属氧化物半导体器件的截面结构。

图2示意性地示出了横向双扩散金属氧化物半导体器件的另一种截面结构。

图3示意性地示出了根据现有技术的光刻套刻方法。

图4示意性地示出了根据本发明实施例的光刻套刻方法的示意图。

图5示意性地示出了根据本发明实施例的光刻套刻方法的流程图。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

首先，参考图1和图2来简要描述横向双扩散金属氧化物半导体器件的制造方法。

图1示意性地示出了横向双扩散金属氧化物半导体器件的截面结构，其中示出了一个横向双扩散金属氧化物半导体器件；图2示意性地示出了横向双扩散金属氧化物半导体器件的另一种截面结构，其中示出了相邻的两个横向双扩散金属氧化物半导体器件。

在横向双扩散金属氧化物半导体器件制造方法中，以n型横向双扩散金属氧化物半导体器件为例，如图1和图2所示，首先在衬底1中形成P阱2，随后在P阱2（例如高压P阱）中形成P型重掺杂区3和N型漂移区4（例如作为漏极区域），随后例如通过离子注入在P型重掺杂区3中形成源极区域5，并且例如通过离子注入在N型漂移区4中形成漏极接触区6，此后例如利用掩膜SIN沉积栅极氧化物并形成多晶硅栅极7。

此外，优选地，如图1所示，还在P型重掺杂区3中形成位于源极区域5的与横向双扩散金属氧化物半导体器件的沟道相对的一侧的隔离器9。该隔离器9与源极区域5的掺杂类型相反。

进一步优选地，还漏极接触区6周围形成第一浅沟槽隔离区（参见图1中的参考标号81和82）。并且，例如第一浅沟槽隔离区81和82中填充了绝缘材料。

进一步优选地，，还在隔离器9的与源极区域5相对的一侧形成第二浅沟槽隔离区83，并且，例如第二浅沟槽隔离区83中填充了绝缘材料。

对于上述横向双扩散金属氧化物半导体器件制造过程，如果N型漂移区4对零层（Zero）的套刻精度为+/-150nm，有源区对零层（Zero）的套刻精度为+/-70nm，则N型漂移区4对有源区的套刻精度可高达+/-165nm（误差传递）。

然而，如图1和图2所示，每当N型漂移区4和多晶硅栅极7之间的套刻精度e改变+/-0.2um时,横向双扩散金属氧化物半导体器件的源漏击穿电压（BVDS）将变化+/-4V，因此，如果N型漂移区4和多晶硅栅极7之间的套刻精度e不稳定，将极大地影响横向双扩散金属氧化物半导体器件的性能，尤其是横向双扩散金属氧化物半导体器件的源漏击穿电压。

对于上述制造过程，会经过多次光刻，因此需要在各个光刻进行光刻套刻。

在现有技术的制造方法中，如图3所示，光刻的步骤如下：先形成第一层图案L1（最底层图案）并留下对准标记，然后形成第二层图案L2（在做完第二层之后并不留下对准标记），这样第一层图案L1和第二层图案L2之间存在一个套刻精度（及，存在一个套刻误差），由此可以确定第一层图案L1和第二层图案L2之间存在一个套刻精度（步骤S1）。此后形成第三层图案L 3，由于第二层图案L2做完之后没有在晶圆上留下任何对准记号，所以做第三层图案L3的时候还是得去对第一层图案L1的对准标记（步骤S2）。所以，最后得到的第二层图案L2和第三层图案L3均是参照第一层图案L1来确定套刻精度的。

但是，设计人员实际上关心的是第二层图案L2和第三层图案L3之间的套刻精度，因此需要想办法来减小这个误差。所以，在本发明实施例中，在做第三层图案L3的时候通过补偿第一层图案L1和第二层图案L2之间的误差来减小第二层图案L2和第三层图案L3之间的误差。

具体地说，图5示意性地示出了根据本发明实施例的光刻套刻方法的流程图。

根据本发明实施例的光刻套刻方法包括：

在步骤S11中形成第一层图案L1（最底层图案）并留下对准标记；

在步骤S12中形成第二层图案L2，并根据所述对准标记确定第二层图案L2相对于第一层图案L1的套刻精度，例如在此假设第二层图案L2相对于第一层图案L1的套刻精度为A；

具体地说，参见图4，步骤S11与步骤S12的组合所形成的光刻效果如图4的S1所示。

在步骤S21中形成第三层图案L3的光刻掩膜；

在步骤S22中根据所述对准标记确定第三层图案L3的光刻掩膜的掩膜相对于第一层图案L1的套刻精度，例如在此假设第三层图案L3相对于第一层图案L1的套刻精度为B；

具体地说，参见图4，步骤S21与步骤S22的组合所形成的光刻效果如图4的S2所示。

接下来，如图4和图5所示，在步骤S3的补偿步骤中，利用第二层图案L2相对于第一层图案L1的套刻精度A减去第三层图案L3相对于第一层图案L1的套刻精度B得到的结果A-B来调整第三层图案L3的图案参数（光刻参数），以使得第二层图案和第三层图案对准。

更具体地说，由于计算出了第二层图案L2相对于第一层图案L1的套刻精度A，而且计算出了第三层图案L3相对于第一层图案L1的套刻精度B，由此，第二层图案L2和第三层图案L3相对于第一层图案L1的套刻时的对准误差都是已知的，这样通过以第一层图案L1为参照物，调整第二层图案L2和第三层图案L3之一（由于第三层图案L3后形成，所以在本发明实施例中调整两者中的第三层图案L3）的图案参数，即可使得第二层图案L2和第三层图案L3两者对准。

现在回到横向双扩散金属氧化物半导体器件的制造方法，以N型漂移区4与多晶硅栅极7的套刻为例，可执行下述步骤：

在衬底中形成N型漂移区4，并且根据晶圆上的对准标记确定N型漂移区4与对准标记所处的层的图案之间的对准误差；

随后，在晶圆上涂覆多晶硅层，并且形成横向双扩散金属氧化物半导体器件的多晶硅栅极7的光刻掩膜；

根据对准标记来确定多晶硅栅极的光刻掩膜与对准标记所处的层的图案之间的对准误差；

此后，计算N型漂移区4与对准标记所处的层的图案之间的对准误差减去多晶硅栅极的光刻掩膜与对准标记所处的层的图案之间的对准误差；

然后，根据计算出来的差值来调整多晶硅栅极的光刻掩膜，以消除多晶硅栅极7的光刻相对于N型漂移区4的套刻误差。

如前所述，每当N型漂移区4和多晶硅栅极7之间的套刻精度e改变+/-0.2um时,横向双扩散金属氧化物半导体器件的源漏击穿电压（BVDS）将变化+/-4V，因此，如果N型漂移区4和多晶硅栅极7之间的套刻精度e不稳定，将极大地影响横向双扩散金属氧化物半导体器件的性能，尤其是横向双扩散金属氧化物半导体器件的源漏击穿电压。但是，通过采用上述方法，根据本发明实施例制造的横向双扩散金属氧化物半导体器件的N型漂移区4和多晶硅栅极7之间能够非常有效地对准，从而有效地改善了横向双扩散金属氧化物半导体器件的性能，尤其是横向双扩散金属氧化物半导体器件的源漏击穿电压。

对于任何熟悉本领域的技术人员而言，可以理解的是，虽然N型漂移区4与多晶硅栅极7的套刻为例描述了图4和图5所示的根据本发明实施例的光刻套刻方法的具体应用，但是本发明并不限于应用至N型漂移区4，例如还可以应用至横向双扩散金属氧化物半导体器件的有源区，或者可以进一步地应用至其它半导体器件的制造过程。

根据本发明的另一优选实施例，本发明还提供了一种采用上述实施例所述的光刻套刻方法的光刻方法。

可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种光刻套刻方法，其特征在于包括：

形成第一层图案并留下对准标记；

形成第二层图案，并根据所述对准标记确定第二层图案相对于第一层图案的套刻精度；

形成第三层图案的光刻掩膜；

根据所述对准标记确定第三层图案相对于第一层图案的套刻精度；

利用第二层图案相对于第一层图案的套刻精度减去第三层图案相对于第一层图案的套刻精度得到的结果来调整第三层图案的光刻掩膜的图案参数，以使得第二层图案和第三层图案对准。

2.根据权利要求1所述的光刻套刻方法，其特征在于，所述光刻套刻方法被用于LDMOS器件的制造。

3.一种采用根据权利要求1或2所述的第一方面的光刻套刻方法的光刻方法。

4.一种提高LDMOS器件击穿稳定性的方法，其特征在于包括：

在衬底中形成N型漂移区，并且根据晶圆上的对准标记确定N型漂移区与对准标记所处的层的图案之间的对准误差；

在晶圆上涂覆多晶硅层，并且多晶硅栅极的光刻掩膜；

计算N型漂移区与对准标记所处的层的图案之间的对准误差减去多晶硅栅极的光刻掩膜与对准标记所处的层的图案之间的对准误差的差值；

然后，根据计算出来的差值来调整多晶硅栅极的光刻掩膜，以消除多晶硅栅极的光刻相对于N型漂移区的套刻误差。