JP2012204833A - オーバーレイ制御方法、半導体製造方法および半導体製造装置 - Google Patents
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Abstract
【課題】 次世代リソグラフィの半導体デバイス製造への導入を可能とするオーバーレイ制御方法を提供すること。
【解決手段】 実施形態のオーバーレイ制御は、基板上の第1の層の第1のパターンと、前記基板上の第2の層の第2のパターンとの間の合わせずれを、前記第2の層にて測定することを含む。ここで、前記第1の層は前記第2の層としてよりも低い層である。実施形態のオーバーレイ制御は、さらに、前記第2の層から前記第1の層にフィードバック情報を提供することを含む。ここで、前記フィードバック情報は、前記測定した合わせずれと前記第2の層に関連した許容範囲とを含み、前記許容範囲は、前記第2の層にて補正可能な合わせずれの程度を示す。
【選択図】 図6
【解決手段】 実施形態のオーバーレイ制御は、基板上の第1の層の第1のパターンと、前記基板上の第2の層の第2のパターンとの間の合わせずれを、前記第2の層にて測定することを含む。ここで、前記第1の層は前記第2の層としてよりも低い層である。実施形態のオーバーレイ制御は、さらに、前記第2の層から前記第1の層にフィードバック情報を提供することを含む。ここで、前記フィードバック情報は、前記測定した合わせずれと前記第2の層に関連した許容範囲とを含み、前記許容範囲は、前記第2の層にて補正可能な合わせずれの程度を示す。
【選択図】 図6
Description
実施形態は、一般に、補正可能範囲内にオーバーレイエラーを維持するためのオーバーレイ制御方法に関する。
シリコン大規模集積回路は、数あるデバイス技術の中でも、将来の高度情報化社会を支えるために、多く使用されている。集積回路は、さまざまな技術に従って生産することができるトランジスタ等の半導体デバイスで構成される。半導体デバイスの集積度およびスピードを絶え間なく高めるために、半導体の連続的スケーリング(たとえば、半導体デバイスのサイズおよびフィーチャを縮小すること)の傾向が現れてきている。半導体および/または半導体フィーチャサイズを縮小することは、結果として、スピード、特性、密度、単位コストなどの改善を集積回路にもたらす。しかしながら、半導体デバイスおよび半導体フィーチャはより小さくなってきており、精細に定義されたフィーチャを従来の製造技術で生産することはその能力に限界がある。
例として、プロセスの偏差またはエラーのコストは、フィーチャサイズの縮小およびウエハサイズの増加に伴って増加する。未検出または未補正のエラーは、材料浪費の点から見てコストが高くつく。たとえば、半導体デバイスは、材料の異なる複数の重ね合う層を作成する多重プロセス工程によって、(たとえばシリコンで作られる)ウエハ上に製造される。複数の重ね合う層は、協調かつ互いに影響し合うように設計された半導体フィーチャを含むことができる。プロセス偏差によって複数の重ね合う層に位置合わせずれが生じると、動作しない半導体デバイスが製造されることになる。
ウエハ上にデバイスパターンをイメージするリソグラフィプロセスとともに、オーバーレイ(重ね合わせ)制御は、プロセス偏差を検出して補正するために利用される。オーバーレイは、ウエハ上の現在のリソグラフィパターン(lithographic pattern)の上面上に新しいリソグラフィパターンがウエハ上の任意の点においていかに良くイメージされているかの測定に関する。オーバーレイ制御は、従って、下層のイメージと上層のイメージとが相対的に互いに中心を一致させて、下層のイメージの上面上に上層のイメージを位置合わせするプロセスである。
オーバーレイの許容範囲は、フィーチャサイズが縮むと、減少するものである。同様に、次世代リソグラフィ技術および装置は、より縮小した半導体フィーチャおよびデバイスを製造するために開発されつつある。しかしながら、次世代リソグラフィは、概して、既存のリソグラフィ装置が持っているような高度なオーバーレイ補正能力を持っていない。したがって、しっかりしたオーバーレイ制御を維持したまま、次世代リソグラフィの半導体デバイス製造への導入を可能とする技術を提供することが望まれる。
次世代リソグラフィの半導体デバイス製造への導入を可能とするオーバーレイ制御方法、半導体製造方法およびそれを用いた装置を提供すること。
実施形態のオーバーレイ制御は、基板上の第1の層の第1のパターンと、前記基板上の第2の層の第2のパターンとの間の合わせずれを、前記第2の層にて測定することを含む。ここで、前記第1の層は前記第2の層としてよりも低い層である。実施形態のオーバーレイ制御は、さらに、前記第2の層から前記第1の層にフィードバック情報を提供することを含む。ここで、前記フィードバック情報は、前記測定した合わせずれと前記第2の層に関連した許容範囲とを含み、前記許容範囲は、前記第2の層にて補正可能な合わせずれの程度を示す。
実施形態の半導体製造方法は、半導体ウエハの第1の層上に第1のパターンを第1のリソグラフィ装置により転写すること、前記第1の層の前記第1のパターンと前記半導体ウエハの第2の層の第2のパターンとの間の合わせずれエラーを合わせずれ検査機能を有する検査装置、または同検査装置と同等の機能を有する前記第1のリソグラフィ装置により測定することを含む。ここで、前記第2の層は前記第1の層と比較して前記半導体ウエハのより下の層である。実施形態の半導体製造方法は、さらに、前記合わせずれエラーが前記第1のリソグラフィ装置によって補正可能であるか否かを決定すること、および、前記合わせずれエラーが前記第1のリソグラフィ装置によって補正可能でない場合、第2のリソグラフィ装置にフィードバック情報を提供することを含む。ここで、前記第2のリソグラフィ装置は前記半導体ウエハの前記第2の層上に前記第2のパターンを転写した装置である。
実施形態の半導体製造装置は、一組のプロセス条件に従って半導体ウエハの層にパターンを転写する手段、前記層に転写された前記パターンと、前記半導体ウエハの先の層に転写された先のパターンとの間の位置合わせを測定する手段を含む。実施形態の半導体製造装置は、さらに、前記パターンと前記先のパターンとの間の前記位置合わせ、および、前記パターンと前記先のパターンをパターニングするステップ以外であってかつ半導体製造プロセスのプロセスステップに関連した、別の半導体製造装置から取得した先のウエハロットからのフィードバック情報とに基づいて、前記一組のプロセス条件を調整する手段を含む。
対象イノベーションは、半導体製造プロセスのリソグラフィプロセス間のオーバーレイエラーを半導体デバイスのトレランス(tolerance)内に抑制するための機構を提供する。従来のオーバーレイ制御機構は、露光ツールが、(たとえば、高温アニール等の極端な条件を経るときに生じる)プロセス誘起ウェーハ変形を補正できる場合、または、合わせ先の層(previous layers)が高次のフィールド内補正を適用していた場合に、その歪みシグネチャー(distorted signature)に順応するために、合わせ先と同様の高次補正を行うことができる場合にのみ、所望の合わせ精度を得ることができる。しかしながら、露光ツールが上記の性能を持ち合わせていない場合には、所望の合わせ精度を得ることができない。
対象イノベーションの一つまたは複数の実施形態によれば、次の層で補正することのできる合わせずれ補正の許容範囲を逸脱しない程度に、先の層に補正を行うことを可能とする、改善されたオーバーレイ制御機構が提供される。たとえば、次の層は、先の層が許容範囲を超えること無く補正を行えるような合わせずれ誤差の許容範囲を先の層に知らせることができる。したがって、二つの露光の事象をまたがって広がり、従来システムとは異なり一つの露光の事象内に閉じていない、フィードバックループが確立される。
さらなる実施形態では、先の層の露光の事象において補正が行われるときに、次の層での補正は必要であったとしても次の層の容認範囲内にあり、前記先の層は、前記先の層とその直前にあったもの(たとえば、前記先の層と呼ばれた前記層のさらに先の層)との間の合わせずれ量を所定の範囲内に維持するための範囲内の補正を、適用する。しかしながら、先の層によって適用される補正が、次の層の所定の補正許容範囲を超える補正を適用するときは、先の層の直前にあったものもまた、先の層によって適用された補正が合わせずれ量を所定の許容範囲内に維持するように、補正を行う。
以下の説明および添付図面は明細書のある例証な態様を示す。しかしながら、これらの態様は、明細書の原理を用いることが可能な方法のほんの数例を示しているに過ぎない。明細書の他の利点および新規な特徴は、以下の開示された情報の詳細な説明と図面を合わせて明らかになるだろう。
特許請求の範囲の主題について図面を参照して今から述べるが、そこでは同様な参照番号は、全体を通して同様な要素について言及するために使用される。以下の説明においては、説明の目的のために、非常に多くの特定の詳細が、特許請求の範囲の主題についての完全な理解を提供するために述べられる。上記特定の詳細がなくても、特許請求の範囲の主題は実施できることは明らかであろう。他の場合においては、周知の構造およびデバイスは、特許請求の範囲の主題の記載を容易にするために、ブロック図の形式で示されている。
図1を参照すると、半導体製造システム100が示されている。図1に示されるように、システム100はリソグラフィツール110とリソグラフィツール120を含む。一例によれば、リソグラフィツール110および120などのリソグラフィツールは、ウエハ製造に用いられ、設計されたイメージまたはパターンをウエハ上に置くように構成された機械とすることができる。
図1に描かれているように、リソグラフィツール110は製造されるウエハまたは半導体デバイスの層iに関連づけることができ、そして、リソグラフィツール120は、たとえば、層iに関してもっと後またはより上の層i+1に関連づけることができる。このため、リソグラフィツール110は、リソグラフィツール110によってイメージされる層の設計またはレイアウトを明示するパターンiを得ることができる。同様に、リソグラフィツール120は、層i+1の設計またはレイアウトを明示するパターンi+1を受け取る。
例として、リソグラフィツール110は、レジストで覆われた基板を光で露光し、その光露光はパターンiに従ったパターンをつける。レジストの材料に依存して、露光はポジまたはネガを作成する。ポジ型レジストを用いると、露光は、光に露出されたレジスト層の部分が現像液に溶けるような化学変化をレジストに生じさせる。ネガ型レジストを用いると、露光によって誘起された化学変化は、光に露出されたレジスト層の部分を現像液に対して不溶性にする。露光および現像の後、パターンiに従ったレイアウトが基板上に配置される。エッチング工程またはイオン注入工程などのその後の処理は、レイアウトに従って行いおよび制御することができる。たとえば、レジスト層で覆われていない下層上の材料はエッチングすることができ、こうして、パターンiを下層上の材料にパターニングする。
背景技術で述べたように、半導体デバイスはウエハ上に構築された多層として製造される。半導体デバイスの正しい動作のためには、さまざまな層の適切なアライメントは重要である。したがって、層i+1のパターンi+1をイメージするためのリソグラフィツール120に対して、リソグラフィツール120は、パターンiに基づいてリソグラフィツール110によって形成された層iにアライメントする。
アライメントを容易にするために、リソグラフィツール110はリソグラフィツール120にオーバーレイマーク112を提供する。同様に、後のプロセッシング・ステップをオーバーレイでアシストするために、リソグラフィツール120は層i+1と関連づけられたオーバーレイマーク122を提供することができる。リソグラフィツール120が、リソグラフィツール110によってイメージされるようなパターンiとリソグラフィツール120によってイメージされるようなパターンi+1との間のオーバーレイを測定できるように、層iに対するオーバーレイマーク112は、ウエハ上にプリントされたターゲットパターンとすることができる。少なくとも部分的にはオーバーレイマーク112に基づいて、リソグラフィツール120はオーバーレイエラー(合わせずれ量とも呼ばれる。)を特定することができる。オーバーレイを測定するため、および/または、オーバーレイエラーを特定するために、リソグラフィツール120は、ウエハ上にパターンi+1をプリントすることができ、そして、プリントされた層がリソグラフィツール110によってイメージされた層iのパターンiにアライメントされているか、または、許容される位置合わせ誤差の範囲内にあるかを確かめることができる。特に、リソグラフィツール120は、ミスアライメント、たとえばアライメントエラーや合わせずれ量と呼ばれるものが、所定の許容範囲(tolerance)内または事前設定された許容範囲(tolerance)内にあるかを決定することができる。そうであれば、リソグラフィツール120は終えることができ、そして、後のプロセッシング・ステップ(不図示)を開始することができる。しかしながら、アライメントエラーまたは合わせずれ量が許容範囲を超えるときには、リソグラフィツール120は補正を試みることができる。たとえば、層i+1は除去することができ、リソグラフィツール120は、前の試みで行われたオーバーレイ測定を考慮しながら、層i+1のイメージを再び実行することができる。リソグラフィツール120は、前の試みでのオーバーレイ測定に基づいて、エラーを補正するための露光プロセスを構成することができる。別の例では、もしエラーがリソグラフィツール120により補正可能な許容範囲(tolerance)を超えたら、製造中のウエハを破棄することができ、そして、次のロットに対してツールを再構成するために、オーバーレイ測定を行うことができる。
従来は、上述したように、上層、たとえば層i+1に関連づけられたリソグラフィツール120は、下層、たとえば層iにアライメントする。そのうえ、従来のリソグラフィツール120は、検出されたオーバーレイエラーをなくすリソグラフィプロセスを調整または変更するためのオーバーレイ補正能力を含む。対象イノベーションの一態様によれば、リソグラフィツール120はリソグラフィツール110にフィードバック130を提供することができ、これは次のロットまたはリソグラフィツール110および120により製造される次のウエハに対して利用することができる。フィードバック130に基づいて、リソグラフィツール110は、リソグラフィツール120によって検出されたようなオーバーレイエラーを事前補正(pre-correct)することができる。事実上、リソグラフィツール120は、むしろ従来のオーバーレイ制御を用いた場合とは逆に、層iたとえば下層を、層i+1たとえば上層に対してアライメントする。
フィードバック130はさまざまな情報を含むことができる。たとえば、フィードバック130は、リソグラフィツール120により測定されるような合わせずれ量を含むオーバーレイ測定結果を含むことができる。さらに、フィードバック130は、リソグラフィツール120の補正能力に関する情報を含むことができる。この情報に基づいて、リソグラフィツール110は、層iと層i+1との間の任意の結果として得られる合わせずれ量がリソグラフィツール120の補正能力内になる層iを生成するパターンiがイメージされるように、露光パラメータを構成することができる。
図2を参照すると、製造されたウエハの層iに対応するリソグラフィツール210および前記ウエハの層i+1に対応するリソグラフィツール220を含む半導体システム200が示されている。上述したリソグラフィツール110および120と同様に、リソグラフィツール210および220は、それぞれ、パターンiおよびパターンi+1を得ることができ、これは層iおよび層i+1を生産するためにウエハ上にプリントされるレイアウトを規定する(specify)。
図2に描かれるように、リソグラフィツール210は、パターンiを得て、そして、リソグラフィツール210によって実行される露光プロセスを確立および制御する露光条件および/または設定パラメータを生成する露光条件モジュール212を含むことができる。一例において、露光条件モジュール212は、パターンiに従って光でウエハを露光する(たとえば、ウエハ上にパターンiをプリントする)ように構成された露光モジュール214への露光条件または設定パラメータを提供することができる。露光モジュール214は、層i−1に関連づけられたオーバーレイマーク208、またはそれと同等の性能を有するマークを先の層から取得することができる。露光モジュール214はパターンiの露光を層i−1にアライメントするためにオーバーレイマーク208、またはそれと同等の性能を有する前述のマークを利用できる。露光後、測定機能性(metrology functionalities)を提供するように構成された測定モジョール216は、露光モジュール214によってプリントされたような層i−1と層iとの間のオーバーレイを決定する。もしオーバーレイエラーが許容範囲(たとえば、得られる半導体デバイスにおける欠陥のリスクを増やすエラーの量)を超えたならば、露光条件モジュール212は、測定モジュール216によって報告されたようなオーバーレイエラーを減らすように、露光条件または設定パラメータを変更することができる。もしオーバーレイエラーが許容範囲を超えないならば、リソグラフィツール210は、層iに関連づけられたリソグラフィプロセスを終えることができ、そして、次の層たとえば層i+1に対応するオーバーレイマーク218に進む。図2に示されるように、オーバーレイマーク218は、ウエハ上にプリントされたパターンiを、リソグラフィツール210によって層iを実際に構成する材料に転写するリソグラフィプロセスに続く、任意のプロセス(たとえば、イオン注入、エッチングなど)からのプロセス効果204の影響を受ける可能性がある。
次の層i+1はリソグラフィツール220と関連づけられることができ、これはリソグラフィツール210と同様に、露光条件モジョール222、露光モジュール224、および、測定モジュール226を含むことができる。リソグラフィツール220のこれらのサブコンポーネントは、パターンi+1およびオーバーレイマーク218に関連して、リソグラフィツール210に関して上述したように、同じ内部フィードバックループで実施することができる。さらに、リソグラフィツール220は、オーバーレイマーク228を上層にフォワードすることができ、ここにおいて、オーバーレイマーク228は、層i+1に関連づけられたプロセスからのプロセス効果206の影響を受ける可能性がある。
一実施形態によれば、層iと層i+1との間のオーバーレイを決定することに加えて、測定モジュール226は、算出されたオーバーレイ内に示されるような合わせずれ量が、リソグラフィツール220によって補正可能かどうかを決定することができる。このようなエラーが補正可能であれば、リソグラフィツール220は上述したように適切に調整することができる。しかしながら、エラーが補正可能でなければ、リソグラフィツール220はリソグラフィツール210にフィードバック230を提供することができ、これはリソグラフィツール210によって次のウエハロットに用いることができる。フィードバック230は、層iと層i+1との間の合わせずれ量および/またはリソグラフィツール220の補正能力を含むことができる。その次のウエハロットでは、リソグラフィツール210の露光条件モジョール212は、層iのイメージパターンがリソグラフィツール220の補正可能範囲内のオーバーレイとなるように、フィードバック230に従って、露光条件または設定パラメータを変更することができる。
さらなる実施形態では、露光条件または設定パラメータのリソグラフィツール210による、層iのイメージパターンがリソグラフィツール220によって補正可能となるような補正値の適用は、許容範囲を超える層iと層i−1との間の合わせずれ量を導入してしまうことがある。このような事態を避けるために、リソグラフィツール220は、リソグラフィツール210、および、図2に示された層i−1に関連づけられたリソグラフィツール202に、フィードバック230を提供することができる。ここでは、たとえば、リソグラフィツール210はまた、測定モジュール216によって測定されるような層iと層i−1との間のオーバーレイに対して、合わせずれ量が所望の値以下におさまるような、補正値の許容範囲(registration error tolerance)を保有する。これにより、リソグラフィツール210は、層iと層i−1との間の合わせずれ量を常に許容範囲内に留めることを保証する。万一リソグラフィツール210によって行われる補正が許容範囲を超えるときは、リソグラフィツール202の露光条件モジョール204は、リソグラフィツール210による補正が許容範囲内にあり続けることを保証するために、フィードバック230(およびリソグラフィツール210からのフィードバック(不図示))に従って露光条件または設定パラメータを変更する。
別の実施形態では、測定モジュール216および226は、それぞれ、層とその前の層との間のオーバーレイのモデルを10パラメータモデルに従って作ることができる。10パラメータモデルは、一組のフィール内パラメータ(intrafield prameters)およびフィールド間パラメータ(interfield parameters)を含む。フィールド間パラメータはウエハの全ての露光フィードに関係し、そして、フィールド内パラメータは特定の露光フィードに関係する。言い換えれば、フィード間パラメータはウエハ関連パラメータであり、そして、フィールド内パラメータはフォールド関係パラメータである。フィールド間パラメータは、x方向のウエハ膨張、y方向のウエハ膨張、x方向のウエハ変形(wafer translation)、y方向のウエハ変形、ウエハ回転およびウエハ非直交性(wafer non-orthogonality)を含むことができる。フィールド内パラメータは、フィールド倍率(field magnification)、非対称フィールド倍率、フィールド回転および非対称フィールド回転を含むことができる。各層は、層と先の層上のパターンとの間に決定されたオーバーレイに従って、10パラメータの特定の値に対応することができる。これらの値の補正は、オーバーレイエラーを補正するためのリソグラフィツールによって行うことができる。
図3および図4を参照すると、例示のオーバーレイモデルが示される。これらの例示のオーバーレイモデルに従い、ウエハは図示された複数の層を具備する。たとえば、ウエハは、第1のゲート層が積まれたアクティブエリア層を含むことができる。第1のゲート層上は第2のゲート層であり、続いて、第1のコンタクト/第2のコンタクト、次に、第1のメタル層、そして、最後に、一つまたは複数のプライマリ・メタルおよび配線(ヴィア)層が続く。
図3は、ウエハの複数の層のそれぞれにおける10パラメータモデルのフィールド倍率(R_Mag)パラメータの値を示す。フィールド倍率は、その前の層の対応するパターンと比べてのウエハの露光フィールドの膨張または収縮に関連する。図3に示されるように、一つの層からその次の層まで、露光フィールドは、アクティブエリアから第1のメタル層までの膨張の期間を通過し、続いて、第1のメタル層からプライマリ・メタル層およびヴィア層(Mx/Vx)までの期間の伸縮を通過する。膨張の期間において、膨張の大きさは、一つの層からその次の層まで増加し、第1のコンタクト層/第2のコンタクト層で最大となる。第1のコンタクト層/第2のコンタクト層の後、膨張はまだ生じるが、膨張における相対的増加はより小さい量となる。図3に示されるように、第1および第2のコンタクト層はフィールド倍率において大きな補正を要する。
第1および第2のコンタクト層で行われる補正の程度を減らすために、その前の層は補償の量を減らすことができる。たとえば、図4に示されるように、第1および第2のゲート層で行われるフィールド倍率補正の量は、第1および第2のコンタクト層で補正の量を減らすために、減らすことができる。一例によれば、第1および第2のコンタクト層に対応する製造装置は、図3に示されるように、必要とされる大きな補正を行うことができないものとすることができる。したがって、製造装置は、第1および第2のコンタクト層にて必要とされる補正の量、ならびに、第1のゲート層および/または第2のゲート層に対応する装置の補正能力の程度を特定する先の層(たとえば、第1のゲート層、第2のゲート層)に関連づけられた他の製造装置に、フィードバック情報を提供することができる。第1のゲート層および/または第2のゲート層に対応する装置は、第1および第2のコンタクト層にて必要とされる補正の量を減らすために、フィードバック情報に基づいて、前もって補償する(たとえばフィールド倍率を減らす)ことができる。
図3および図4は、10パラメータモデルの一つのパラメータに関しての対象イノベーションの実施形態によるオーバーレイ補正スキームの一般的な概念を描いている。しかしながら、その描かれた一般的な概念は、10パラメータモデルの他のパラメータや、オーバーレイモデルの他のパラメータにも拡張できることは理解されるべきである。
図5は、従来のオーバーレイ制御プロセスのフロー500を示している。図5に示されるように、半導体製造プロセスの一部内において、ウエハは、リソグラフィプロセス502を介してプロセス504(たとえば、エッチングプロセス、イオン注入プロセス、リフティングプロセス)に進み、そして、最後はリソグラフィプロセス506に進む。リソグラフィプロセス502またはプロセス504の実行中に、リソグラフィプロセス506によってプリントされる層とリソグラフィプロセス504によってその前にイメージされた層との間におけるオーバーレイに影響するエラーが導入することがある。従来のオーバーレイ制御スキームでは、図5に示されるように、リソグラフィプロセス506は、リソグラフィプロセス502および/またはプロセス504に順応する。言い換えれば、従来のオーバーレイ制御スキームにおいては、リソグラフィプロセス506は、リソグラフィプロセス502によって不正確にイメージされたパターンまたはプロセス504によって誤って変わったパターンに対して、リソグラフィプロセス506によってプリントされるパターンのアライメントが補正されるように、露光条件、ウエハ配置等に対して適切な補正を行う。
図6を参照すると、一つまたは複数の実施形態に従ったオーバーレイ制御プロセスの流れ600が示されている。図5と同様に、図6は、ウエハがリソグラフィプロセス602を介してプロセス604(たとえば、エッチングプロセス、イオン注入プロセス、リフティングプロセス)に進み、そして、最後はリソグラフィプロセス606に進む、半導体製造プロセスの一部を示す。上述したように、リソグラフィプロセス602またはプロセス604の実行中に、リソグラフィプロセス606によってプリントされる層とリソグラフィプロセス602によってその前にイメージされた層との間におけるオーバーレイに影響するエラーが導入されることがある。従来のオーバーレイ制御スキームにおいては、後の層(later layers)はそれよりも下の層に形成されたパターンに順応する。実施形態によれば、下の層はそれよりも上の層にプリントされるパターンに順応する。たとえば、リソグラフィプロセス602および/またはプロセス604は、リソグラフィプロセス606に順応する。言い換えれば、リソグラフィプロセス602は、リソグラフィプロセス606によってプリントされるパターンに関連する、リソグラフィプロセス604によって誘発されるオーバーレイエラーを予め補正する。別の例においては、プロセス604は、先のパターンをイメージするリソグラフィプロセス602によって導入される、オーバーレイエラーを補正することができ、リソグラフィプロセス606はオーバーレイ補正の負担から解放される。
図7は、従来のオーバーレイ制御プロセスを用いた半導体製造プロセスの一例の結果を示す。700には、層iに対応するパターンがプリントされたリソグラフィプロセス1の実行後のウエハの一部分またはフィールドが描かれている。リソグラフィプロセス1の実行中に、図7に示されるような異常形状のパターンが形成される結果となるエラーが起こる。リソグラフィプロセス1の後、ウエハは、層iまたは別の層に関連するエッチングプロセス、リフトオフプロセス、イオン注入プロセス等の、702に示されたプロセス1に移る。図7に示された例においては、プロセス1は、リソグラフィプロセス1によってプリントされたパターンを変えない。704には、層jに対応するリソグラフィプロセス2の実行後のウエハ上の結果が示される。704にて示されるように、リソグラフィプロセス1によって形成されたパターンのフィーチャ(features)は破線で示され、一方、リソグラフィプロセス2によってプリントされたパターンのフィーチャ(features)は太い実線で示されている。704にて示されるように、リソグラフィプロセス2に対応するパターンは、リソグラフィプロセス1に対応するパターンに対して位置ずれが生じている。したがって、層jと層iとの間のオーバーレイは、従来のオーバーレイ制御プロセス下でのリソグラフィプロセス2による高度なオーバーレイ補正を要求する、広範囲にわたる位置合わせ精度やオーバーレイエラーを示す。
図8を参照すると、一つまたは複数の実施形態によるオーバーレイ制御プロセスを用いた半導体製造プロセッシングの一例の結果が示されている。図8は、上記の図7と同様の半導体製造プロセスを示している。しかしながら、対象イノベーションの実施形態によれば、後の層たとえばリソグラフィプロセス2の層jは、先の層たとえば層i、ならびに、対応するプロセスたとえばリソグラフィプロセス1およびプロセス1に、フィードバックを提供する。フィードバックに基づき、層iと層jとの間のオーバーレイエラーの補正は、リソグラフィプロセス2による露光の前に、行うことができる。たとえば、図8に示されるように、プロセス1のパラメータは、リソグラフィプロセス1によって層iに対応するパターン内に導入されるエラーを補正するために、調整することができる。800には、リソグラフィプロセス1によってプリントされた誤ったパターンが示されている。802には、プロセス1の実行期間中における調整が終わった後の、ウエハ上に得られたパターンが示されている。804にて、リソグラフィプロセス2後のウエハ上の結果は先のパターン(層i)上に新しいパターン(層j)をプリントする。図8に示されるように、層iと層jとの間のオーバーレイは、リソグラフィプロセス2によって容易に補正することができる、小さなオーバーレイエラーを示す。
図9は、従来のオーバーレイ制御プロセスを用いた半導体製造プロセスの一例の結果を示す。900には、層iに対応するパターンがプリントされたリソグラフィプロセス1の実行後のウエハの一部分またはフィールドが描かれている。リソグラフィプロセス1の後、ウエハはプロセス1に移り、プロセス1は層iまたは別の層に関連するエッチングプロセス、リフトオフプロセス、イオン注入プロセス等とすることができる。図9に示された例においては、プロセス1は、リソグラフィプロセス1によってプリントされたパターンに従って働く。図9に示されるように、プロセス1の実行の結果としてプロセス誘起された位置合わせずれが導入される。したがって、900には、ウエハの一部分は層iに対して異常形状のパターンが形成される結果が示される。904には、層jに対応するリソグラフィプロセス2の実行後のウエハ上の結果が示される。904に示されるように、リソグラフィプロセス1によって形成され、そして、プロセス1によって変えられたパターンのフィーチャは破線で示され、一方、リソグラフィプロセス2によってプリントされたパターンのフィーチャは太い実線で示されている。904に示されるように、リソグラフィプロセス2に対応するパターンは、リソグラフィプロセス1に対応するパターンに対して位置ずれが生じており、そして、プロセス1によって誤って変えられている。したがって、層jと層iとの間のオーバーレイは、従来のオーバーレイ制御プロセス下でのリソグラフィプロセス2による高度なオーバーレイ補正を要求する、広範囲にわたる位置合わせ精度やオーバーレイエラーを示す。
図10を参照すると、一つまたは複数の実施形態によるオーバーレイを用いた半導体製造プロセスの一例の結果が示されている。図10は、上記の図9と同様の半導体製造プロセスを示している。しかしながら、対象イノベーションの実施形態によれば、後の層たとえばリソグラフィプロセス2の層jは、先の層たとえば層i、ならびに、対応するプロセスたとえばリソグラフィプロセス1およびプロセス1に、フィードバックを提供する。フィードバックに基づき、層iと層jとの間のオーバーレイエラーの補正は、リソグラフィプロセス2による露光の前に、行うことができる。たとえば、図10に示されるように、リソグラフィプロセス1は、プロセス1によって発生したプロセス誘因の位置合わせずれを予め補正することができる。したがって、1000には、リソグラフィプロセス1によってプリントされた変更パターンが示される。変更パターンは、一部分において、リソグラフィプロセス2からのフィードバックから由来する露光条件に基づく。一態様において、変更パターンは、1002に示されるように、プロセス1の実行後の結果として生じるパターンが、リソグラフィプロセス1による初めに意図された正しいパターンにより似るように、プロセス1のエラーを補償する(図9参照)。1004にて、リソグラフィプロセス2後のウエハ上の結果は先のパターン(層i)上に新しいパターン(層j)をプリントする。図10に示されるように、層iと層jとの間のオーバーレイは、リソグラフィプロセス2によって容易に補正することができる、小さなオーバーレイエラーを示す。
図11は、半導体製造プロセス例の一部に関しての従来のオーバーレイ制御プロセスの流れを示す。上記の半導体製造プロセス例によれば、ウエハは一連のプロセスステップを通じて発展し、各プロセスステップは、半導体デバイスを形成するために積み重なった層をパターンまたは作成するように構成されている。たとえば、図11に示されるように、ウエハは、ウエハの第1の層に対応する第1のパターンをプリントするリソグラフィプロセス1100を経ることができる。その後、プロセス1102がウエハ上にて実行する。プロセス1102は、第1の層上で行われるエッチングプロセス、リフトオフプロセス、イオン注入プロセス等とすることができる。プロセス1102の後、ウエハの第2の層に対応する第2のパターンをイメージするリソグラフィプロセス1104が実行する。リソグラフィプロセス1104の一部として、第1の層と第2の層との間のオーバーレイが決定および/またはモデル化される。オーバーレイは、どのように第2のパターンが第1のパターンに位置合わせまたは位置合わせ補正されるのかを示す。位置合わせまたは位置合わせ補正における不一致は、オーバーレイエラーまたは位置合わせ補正エラーと呼ぶことができる。図11中の破線で示されるように、従来のオーバーレイ制御においては、より上の層に対応するより後のプロセスであるリソグラフィプロセス1104は、リソグラフィプロセス1100によってプリントされたような第1のパターンに位置が合うように第2のパターンを調整する。上記と同様に、ウエハは、第2の層上で働くプロセス1106、第3の層を補正するプロセス1108、および、第4の層上に第4のパターンをプリントするリソグラフィプロセス1110を受ける。従来のスキーム下においては、層が積層されるにつれ、後の層間のオーバーレイたとえば第3の層と第2の層との間のオーバーレイがより大きな補正を必要とするように、オーバーレイエラーの度合いは増す。したがって、層がその前の層またはより前の層に順応する従来のオーバーレイ制御下でのリソグラフィプロセスXは、高度のオーバーレイ補正能力が実行される。
図12は、対象イノベーションの一つまたは複数の実施形態に従ったオーバーレイ制御プロセスの流れを示す。実施形態の半導体製造プロセスによれば、たとえば、図12に示されるように、ウエハは、ウエハの第1の層に対応する第1のパターンをプリントするリソグラフィプロセス1200を経ることができる。その後、プロセス1202がウエハ上にて実行する。プロセス1202は、第1の層上で行われるエッチングプロセス、リフトオフプロセス、イオン注入プロセス等とすることができる。プロセス1202の後、ウエハの第2の層に対応する第2のパターンをイメージするリソグラフィプロセス1204が実行する。リソグラフィプロセス1204の一部として、第1の層と第2の層との間のオーバーレイが決定および/またはモデル化される。オーバーレイは、どのように第2のパターンが第1のパターンに位置合わせまたは位置合わせ補正されるのかを示す。位置合わせまたは位置合わせ補正における不一致は、オーバーレイエラーまたは位置合わせ補正エラーと呼ぶことができる。図12中の実線で示されるように、実施形態によれば、より上の層に対応するより後のプロセスであるリソグラフィプロセス1204は、第2の層と第1の層との間の測定されたオーバーレイはもちろん、オーバーレイ補正能力に関するフィードバックも提供することができる。その後のウエハロットにおいては、リソグラフィプロセス1200は、リソグラフィプロセス1204により検出されたオーバーレイエラーを予め補正するために、リソグラフィプロセスを調整するためにフィードバックを利用することができる(図12の破線で示されるように)。上記と同様に、ウエハは、第2の層上で働くプロセス1206、第3の層上に第3のパターンをプリントするリソグラフィプロセスX、第3の層を補正するプロセス1208、および、第4の層上に第4のパターンをプリントするリソグラフィプロセス1210を受ける。
リソグラフィプロセス1200と同様に、リソグラフィプロセスXによってプリントされた第3の層などのより後またはより上の層から、リソグラフィプロセス1204はフィードバックを取得できる。リソグラフィプロセス1204は、リソグラフィプロセスXによってプリントされた第3の層によりよく位置合わせするために、第2のパターンを形成するリソグラフィプロセスを調整するためにフィードバックを利用することができる。前の複数の層はそれぞれ後の複数のパターンに合わせてパターンを予め補正するので、リソグラフィプロセスXは高度のオーバーレイ補正能力を有する必要はない。そうなので、代わりの装置、典型的にはオーバーレイ補正能力が低い装置を用いることができる。たとえば、極端紫外線(EUV)リソグラフィ装置およびナノインプリント(NI)リソグラフィ装置などの次世代リソグラフィ装置は、微細化が進んでいる半導体デバイススケールに関連しているナノメータースケールのパターンを製造することができる。このような次世代リソグラフィ装置は一般にオーバーレイ補正能力が低下しているが、本発明の実施態様に従うことで、所望の合わせ精度を保ちつつ微細パターンを形成する半導体製造工程に適用することができる。
図13は、対象イノベーションの実施形態に従ったオーバーレイ制御を用いて半導体デバイスを製造するための一例の方法1300のフローチャートである。1302では、リソグラフィプロセスは、新しい層に対応する新しいパターンを形成するための露光を実行する。1304では、より低い層に対応する先のパターンに関連するオーバーレイ情報が取得される。1306では、オーバーレイ情報に基づいて、オーバーレイエラーの補正が可能であるか否か決定がなされる。1306で補正が可能であると決定されたら、方法1300は、少なくとも取得されたオーバーレイ情報に基づいて露光条件が補正される1308に進む。1310では、補正された露光条件に従って露光が実行される。実施形態によれば、再実行は、既に形成された新しいパターンを除去すること、レジストを再塗布すること、および、再塗布されたレジストを再露光することを含むことができる。
1306で許容範囲を超えた補正であると決定されたら、方法1300は、フィード情報が先の層に送られる1312に進む。フィード情報は、リソグラフィプロセスの補正能力はもちろん、1304で取得されたオーバーレイ情報も含むことができる。1314では、先の層の条件を補正することができ、そして、次のウエハロットに用いることができる。実施形態において、先の層の条件は、フィーバック情報に基づいて補正され、そして、新しい条件は、新しいパターンと先のパターンとの間のオーバーレイがリソグラフィプロセスの補正可能範囲に収まるように、オーバーレイエラーを予め補正する。
図14は、対象イノベーションの実施形態に従ったオーバーレイ制御を用いて半導体デバイスを製造するための一例の方法1400のフローチャートである。1402では、フィードバック情報がより後の層から取得される。1404では、現在の層の条件がフィードバック情報に基づいて補正される。1406では、補正された条件に基づいてプロセスが実行される。
以上述べたことは開示されたイノベーションの例を含む。開示されたイノベーショを説明する目的のために、要素または方法の全ての考えられる組合せについて説明することは、もちろん、不可能なことであるが、当業者であれば、開示されたイノベーションの多くのさらなる組合せおよび置換を分かることができる。したがって、開示されたイノベーションは、添付の請求項の精神および範囲に入る全ての変更、補正および変形を意図している。
所定の特性に対しての任意の数字または数値範囲に関して、一つの範囲内の数字またはパラメータと、同じ特性に対しての異なる範囲内の他の数字またはパラメータとを組み合わせて、ある数値範囲を生成しても構わない。
実施形態以外さもなければ示唆された以外の、明細書および特許請求の範囲内において用いられる、材料の量、反応条件などに言及した全ての数字、数値および/または表現は、全ての場合において、用語“約”によって変更可能であると解するべきである。
説明の簡単のために、方法はひと続きの行為として示されて説明されているが、開示された態様は行為の数や順番によって限定されない。なぜなら、いくつかの行為は、明細書に述べられたのとは異なる順、および/または、他の行為と実質的に同時に起こり得るからである。たとえば、方法は、代わりには、状態図などのように一連の相互に関連づけられた状態または事象として表現することができる。さらに、明細書に述べられた方法を実施するために全ての示された行為が必ずしも必要であるわけではない。
以上述べた実施形態の上位概念、中位概念および下位概念の一部または全ては、例えば以下のような付記1−20で表現できる。
付記[1]
基板上の第1の層の第1のパターンと、前記基板上の第2の層の第2のパターンとの間の合わせずれを、前記第2の層にて測定することであって、前記第1の層が前記第2の層としてよりも低い層であること、および
前記第2の層から前記第1の層にフィードバック情報を提供することであって、前記フィードバック情報が、前記測定した合わせずれと前記第2の層に関連した許容範囲とを含むこと、前記許容範囲が、前記第2の層にて補正可能な合わせずれの程度を示すこと
を具備してなるオーバーレイ制御方法。
基板上の第1の層の第1のパターンと、前記基板上の第2の層の第2のパターンとの間の合わせずれを、前記第2の層にて測定することであって、前記第1の層が前記第2の層としてよりも低い層であること、および
前記第2の層から前記第1の層にフィードバック情報を提供することであって、前記フィードバック情報が、前記測定した合わせずれと前記第2の層に関連した許容範囲とを含むこと、前記許容範囲が、前記第2の層にて補正可能な合わせずれの程度を示すこと
を具備してなるオーバーレイ制御方法。
付記[2]
前記測定した合わせずれに基づいて、前記第1のパターンと前記第2のパターンとの間のエラーが前記第2の層にて補正可能か否かを決定すること、および
前記エラーが補正可能である場合、前記エラーを補正するために、前記第2の層に関連したプロセス条件を調整すること
をさらに具備してなる付記1に記載のオーバーレイ制御方法。
前記測定した合わせずれに基づいて、前記第1のパターンと前記第2のパターンとの間のエラーが前記第2の層にて補正可能か否かを決定すること、および
前記エラーが補正可能である場合、前記エラーを補正するために、前記第2の層に関連したプロセス条件を調整すること
をさらに具備してなる付記1に記載のオーバーレイ制御方法。
付記[3]
前記調整したプロセス条件に従って、前記基板上の前記第2の層の前記第2のパターンをプリントするように構成されたプロセスを実行することをさらに具備してなる付記2に記載のオーバーレイ制御方法。
前記調整したプロセス条件に従って、前記基板上の前記第2の層の前記第2のパターンをプリントするように構成されたプロセスを実行することをさらに具備してなる付記2に記載のオーバーレイ制御方法。
付記[4]
前記エラーが前記第2の層にて補正可能か否かを決定することは、
前記エラーを補正するプロセス条件の値を算出すること、および
前記値が指定範囲内にあるか否かを決定すること
を具備してなる付記2に記載のオーバーレイ制御方法。
前記エラーが前記第2の層にて補正可能か否かを決定することは、
前記エラーを補正するプロセス条件の値を算出すること、および
前記値が指定範囲内にあるか否かを決定すること
を具備してなる付記2に記載のオーバーレイ制御方法。
付記[5]
前記第2のパターンを、リソグラフィ装置によって、前記基板の前記第2の層に転写することをさらに具備してなる付記1に記載のオーバーレイ制御。
前記第2のパターンを、リソグラフィ装置によって、前記基板の前記第2の層に転写することをさらに具備してなる付記1に記載のオーバーレイ制御。
付記[6]
前記リソグラフィ装置は、極端紫外線リソグラフィ装置およびナノインプリント装置の少なくとも一方である付記5に記載のオーバーレイ制御。
前記リソグラフィ装置は、極端紫外線リソグラフィ装置およびナノインプリント装置の少なくとも一方である付記5に記載のオーバーレイ制御。
付記[7]
前記第1の層にて前記フィードバック情報を取得すること、
前記第1の層に関連したプロセスのプロセス条件を補正すること、および
前記補正したプロセス条件に従って前記プロセスを実行することをさらに具備してなる付記1に記載のオーバーレイ制御。
前記第1の層にて前記フィードバック情報を取得すること、
前記第1の層に関連したプロセスのプロセス条件を補正すること、および
前記補正したプロセス条件に従って前記プロセスを実行することをさらに具備してなる付記1に記載のオーバーレイ制御。
付記[8]
前記補正したプロセス条件に従って前記プロセスを実行することが、前記第1の層と、前記第1の層および前記第2の層と比較してより低い層の第3の層との間で測定された、合わせずれ量の許容範囲を超えるか否かを判断すること、および
前記第3の層にフィードバック情報を提供することであって、前記第3の層が、前記第3の層に関連したプロセス条件を補正し、かつ、前記第1の層と前記第3の層との間の測定された前記合わせずれ量を前記許容範囲内に維持するために、前記補正したプロセスに従ってプロセスを実行すること
をさらに具備してなる付記7に記載のオーバーレイ制御。
前記補正したプロセス条件に従って前記プロセスを実行することが、前記第1の層と、前記第1の層および前記第2の層と比較してより低い層の第3の層との間で測定された、合わせずれ量の許容範囲を超えるか否かを判断すること、および
前記第3の層にフィードバック情報を提供することであって、前記第3の層が、前記第3の層に関連したプロセス条件を補正し、かつ、前記第1の層と前記第3の層との間の測定された前記合わせずれ量を前記許容範囲内に維持するために、前記補正したプロセスに従ってプロセスを実行すること
をさらに具備してなる付記7に記載のオーバーレイ制御。
付記[9]
前記プロセスは、リソグラフィプロセスである付記7に記載のオーバーレイ制御。
前記プロセスは、リソグラフィプロセスである付記7に記載のオーバーレイ制御。
付記[10]
前記プロセス条件は、第2のプロセスによって導入されたプロセス誘因の合わせずれを予め補正し、前記第2のプロセスは、前記第1の層に関連した前記リソグラフィプロセスの後に実行するが、前記第2の層に関連したプロセスの前に行われる付記9に記載のオーバーレイ制御。
前記プロセス条件は、第2のプロセスによって導入されたプロセス誘因の合わせずれを予め補正し、前記第2のプロセスは、前記第1の層に関連した前記リソグラフィプロセスの後に実行するが、前記第2の層に関連したプロセスの前に行われる付記9に記載のオーバーレイ制御。
付記[11]
前記プロセスは、エッチングプロセス、堆積プロセス、イオン注入プロセスおよび高温アニールプロセスの少なくとも一つである付記7に記載のオーバーレイ制御。
前記プロセスは、エッチングプロセス、堆積プロセス、イオン注入プロセスおよび高温アニールプロセスの少なくとも一つである付記7に記載のオーバーレイ制御。
付記[12]
前記プロセス条件は、前記第1のパターンが前記基板の前記第1の層に転写されるときに起こるエラーを補正する付記11に記載のオーバーレイ制御。
前記プロセス条件は、前記第1のパターンが前記基板の前記第1の層に転写されるときに起こるエラーを補正する付記11に記載のオーバーレイ制御。
付記[13]
半導体ウエハの第1の層上に第1のパターンを第1のリソグラフィ装置により転写すること、
前記第1の層の前記第1のパターンと前記半導体ウエハの第2の層の第2のパターンとの間の合わせずれエラーを前記第1のリソグラフィ装置により測定することであって、前記第2の層が前記第1の層と比較して前記半導体ウエハのより下の層であること、
前記合わせずれエラーが前記第1のリソグラフィ装置によって補正可能であるか否かを決定すること、および
前記合わせずれエラーが前記第1のリソグラフィ装置によって補正可能でない場合、第2のリソグラフィ装置にフィードバック情報を提供することであって、前記第2のリソグラフィ装置は前記半導体ウエハの前記第2の層上に前記第2のパターンを転写したこと
を具備してなる半導体製造方法。
半導体ウエハの第1の層上に第1のパターンを第1のリソグラフィ装置により転写すること、
前記第1の層の前記第1のパターンと前記半導体ウエハの第2の層の第2のパターンとの間の合わせずれエラーを前記第1のリソグラフィ装置により測定することであって、前記第2の層が前記第1の層と比較して前記半導体ウエハのより下の層であること、
前記合わせずれエラーが前記第1のリソグラフィ装置によって補正可能であるか否かを決定すること、および
前記合わせずれエラーが前記第1のリソグラフィ装置によって補正可能でない場合、第2のリソグラフィ装置にフィードバック情報を提供することであって、前記第2のリソグラフィ装置は前記半導体ウエハの前記第2の層上に前記第2のパターンを転写したこと
を具備してなる半導体製造方法。
付記[14]
前記合わせずれエラーが補正可能であるか否かを決定することは、
前記合わせずれエラーを補正する前記第1のリソグラフィ装置によって実行されたリソグラフィプロセスのプロセス条件を決定すること、および
前記プロセス条件が前記第1のリソグラフィ装置に関連した指定範囲内にあるか否かを特定することであって、前記指定範囲は前記第1のリソグラフィ装置が機能することができる程度の範囲を示すこと
を具備してなる付記13に記載の半導体製造方法。
前記合わせずれエラーが補正可能であるか否かを決定することは、
前記合わせずれエラーを補正する前記第1のリソグラフィ装置によって実行されたリソグラフィプロセスのプロセス条件を決定すること、および
前記プロセス条件が前記第1のリソグラフィ装置に関連した指定範囲内にあるか否かを特定することであって、前記指定範囲は前記第1のリソグラフィ装置が機能することができる程度の範囲を示すこと
を具備してなる付記13に記載の半導体製造方法。
付記[15]
前記エラーが補正可能である場合、
前記合わせエラーを補正する前記第1のリソグラフィ装置によって実行されるリソグラフィプロセスのプロセス条件を決定すること、
前記プロセス条件に従って前記リソグラフィプロセスを前記第1のリソグラフィ装置によって実行すること
をさらに具備してなる付記13に記載の半導体製造方法。
前記エラーが補正可能である場合、
前記合わせエラーを補正する前記第1のリソグラフィ装置によって実行されるリソグラフィプロセスのプロセス条件を決定すること、
前記プロセス条件に従って前記リソグラフィプロセスを前記第1のリソグラフィ装置によって実行すること
をさらに具備してなる付記13に記載の半導体製造方法。
付記[16]
前記フィードバック情報は、前記合わせエラーに関する情報と、前記第1のリソグラフィ装置によって補正可能なエラーの程度を示す前記第1のリソグラフィ装置のトレランス(tolerance)に関する情報とを含む付記13に記載の半導体製造方法。
前記フィードバック情報は、前記合わせエラーに関する情報と、前記第1のリソグラフィ装置によって補正可能なエラーの程度を示す前記第1のリソグラフィ装置のトレランス(tolerance)に関する情報とを含む付記13に記載の半導体製造方法。
付記[17]
前記第1のリソグラフィ装置は、極端紫外線リソグラフィ装置およびナノインプリント装置の少なくとも一方を含む。
前記第1のリソグラフィ装置は、極端紫外線リソグラフィ装置およびナノインプリント装置の少なくとも一方を含む。
付記[18]
前記半導体ウエハの前記第2の層に前記第2のパターンを転写するように構成された前記第2のリソグラフィ装置によって実行されるリソグラフィプロセスのプロセス条件を決定することであって、前記プロセス条件が前記合わせずれを予め補正すること、および
前記プロセス条件に従って前記リソグラフィプロセスを前記第2のリソグラフィプ装置によって実行すること
をさらに具備してなる付記13に記載の半導体製造方法。
前記半導体ウエハの前記第2の層に前記第2のパターンを転写するように構成された前記第2のリソグラフィ装置によって実行されるリソグラフィプロセスのプロセス条件を決定することであって、前記プロセス条件が前記合わせずれを予め補正すること、および
前記プロセス条件に従って前記リソグラフィプロセスを前記第2のリソグラフィプ装置によって実行すること
をさらに具備してなる付記13に記載の半導体製造方法。
付記[19]
前記リソグラフィプロセスを実行することは半導体ウエハロット上で前記リソグラフィプロセスを実行することを具備する付記18に記載の半導体製造方法。
前記リソグラフィプロセスを実行することは半導体ウエハロット上で前記リソグラフィプロセスを実行することを具備する付記18に記載の半導体製造方法。
付記[20]
半導体製造装置であって、
一組のプロセス条件に従って半導体ウエハの層にパターンを転写する手段、
前記層に転写された前記パターンと、前記半導体ウエハの先の層に転写された先のパターンとの間の位置合わせを測定する手段、および
前記パターンと前記先のパターンとの間の前記位置合わせ、および、半導体製造プロセスの後プロセスステップに関連した別の半導体製造装置から取得した先のウエハロットからのフィードバック情報とに基づいて、前記一組のプロセス条件を調整する手段
を具備してなる半導体製造装置。
半導体製造装置であって、
一組のプロセス条件に従って半導体ウエハの層にパターンを転写する手段、
前記層に転写された前記パターンと、前記半導体ウエハの先の層に転写された先のパターンとの間の位置合わせを測定する手段、および
前記パターンと前記先のパターンとの間の前記位置合わせ、および、半導体製造プロセスの後プロセスステップに関連した別の半導体製造装置から取得した先のウエハロットからのフィードバック情報とに基づいて、前記一組のプロセス条件を調整する手段
を具備してなる半導体製造装置。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Claims (5)
- 基板上の第1の層の第1のパターンと、前記基板上の第2の層の第2のパターンとの間の合わせずれを、前記第2の層にて測定することであって、前記第1の層が前記第2の層としてよりも低い層であること、および
前記第2の層から前記第1の層にフィードバック情報を提供することであって、前記フィードバック情報が、前記測定した合わせずれと前記第2の層に関連した許容範囲とを含むこと、前記許容範囲が、前記第2の層にて補正可能な合わせずれの程度を示すこと
を具備してなるオーバーレイ制御方法。 - 前記測定した合わせずれに基づいて、前記第1のパターンと前記第2のパターンとの間のエラーが前記第2の層にて補正可能か否かを決定すること、および
前記エラーが補正可能である場合、前記エラーを補正するために、前記第2の層に関連したプロセス条件を調整すること
をさらに具備してなる請求項1に記載のオーバーレイ制御方法。 - 半導体ウエハの第1の層上に第1のパターンを第1のリソグラフィ装置により転写すること、
前記第1の層の前記第1のパターンと前記半導体ウエハの第2の層の第2のパターンとの間の合わせずれエラーを前記第1のリソグラフィ装置により測定することであって、前記第2の層が前記第1の層と比較して前記半導体ウエハのより下の層であること、
前記合わせずれエラーが前記第1のリソグラフィ装置によって補正可能であるか否かを決定すること、および
前記合わせずれエラーが前記第1のリソグラフィ装置によって補正可能でない場合、第2のリソグラフィ装置にフィードバック情報を提供することであって、前記第2のリソグラフィ装置は前記半導体ウエハの前記第2の層上に前記第2のパターンを転写したこと
を具備してなる半導体製造方法。 - 前記合わせずれエラーが補正可能であるか否かを決定することは、
前記合わせずれエラーを補正する前記第1のリソグラフィ装置によって実行されたリソグラフィプロセスのプロセス条件を決定すること、および
前記プロセス条件が前記第1のリソグラフィ装置に関連した指定範囲内にあるか否かを特定することであって、前記指定範囲は前記第1のリソグラフィ装置が機能することができる程度の範囲を示すこと
を具備してなる請求項3に記載の半導体製造方法。 - 半導体製造装置であって、
一組のプロセス条件に従って半導体ウエハの層にパターンを転写する手段、
前記層に転写された前記パターンと、前記半導体ウエハの先の層に転写された先のパターンとの間の位置合わせを測定する手段、および
前記パターンと前記先のパターンとの間の前記位置合わせ、および、半導体製造プロセスの後プロセスステップに関連した別の半導体製造装置から取得した先のウエハロットからのフィードバック情報とに基づいて、前記一組のプロセス条件を調整する手段
を具備してなる半導体製造装置。
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