JPH04587B2 - - Google Patents

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JPH04587B2
JPH04587B2 JP11666086A JP11666086A JPH04587B2 JP H04587 B2 JPH04587 B2 JP H04587B2 JP 11666086 A JP11666086 A JP 11666086A JP 11666086 A JP11666086 A JP 11666086A JP H04587 B2 JPH04587 B2 JP H04587B2
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JP
Japan
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pattern
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JP11666086A
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JPS62273725A (ja
Inventor
Hidemi Ishiuchi
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP61116660A priority Critical patent/JPS62273725A/ja
Publication of JPS62273725A publication Critical patent/JPS62273725A/ja
Publication of JPH04587B2 publication Critical patent/JPH04587B2/ja
Granted legal-status Critical Current

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  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、半導体装置の製造に際してフオトリ
ソグラフイのためのマスク合わせの精度を評価す
るために半導体ウエハ上に形成されるマスク合わ
せ精度評価用バーニアパターンに関する。
(従来の技術) 従来の半導体ウエハにおいて、形成しようとす
る素子の回路パターンとは別にフオトリソグラフ
イのためのマスク合わせの精度を製造工程の途中
で評価するために用いられるマスク合わせ精度評
価用バーニアパターンが形成される。このバーニ
アパターンとして各種のものが知られているが、
そのうちの1つとして2回のフオトリソグラフイ
によつてそれぞれ形成される回路パターン用導電
膜と同時に形成される主尺パターン、バーニアパ
ターンからなるバーニアパターンの平面パターン
を第4図に示す。即ち、上記2回のフオトリソグ
ラフイのうち1回目のフオトリソグラフイのとき
にそれぞれ一定幅Wを有する複数個の主尺用方形
パターン(たとえば導電膜パターン)41…が横
方向に一定ピツチP1で配列されて形成され、二
回目のフオトリソグラフイのときにそれぞれ上記
Wとは異なる一定幅Wを有する複数個の副尺用方
形パターン(たとえばフオトレジストパターン)
42…が横方向に上記ピツチP1とは異なる一定
ピツチP2で配列されて形成されている。この場
合、主尺パターンの形成領域と副尺パターンの形
成領域とは、上面から見て前記パターン配列方向
に直交する方向で領域端部相互が重なり合うよう
に形成されている。この場合、主尺用方形パター
ン41…の繰り返し周期P1と副尺用方形パター
ン42…の繰り返し周期P2との差が0.1μmに設定
されている。そして、マスク合わせずれが生じて
いない状態においては、主尺パターンの中心位置
の方形パターン41(以下、410と記す)と副
尺パターンの中心位置の方形パターン42(以
下、420と記す)との各中心線が完全に一致す
るように形成されている。したがつて、この状態
において、上記中心位置の両側の各方形パターン
は上記中心位置の方形パターンの中心線に対して
線対称になつており、中心位置より離れるにつれ
て主尺パターンと副尺パターンとで各対応する2
個の方形パターンの各中心線相互のずれ量が
0.1μm単位で順次大きくなつている。この2個で
1組となつている各組の方形パターンのずれ量を
第4図中に記入している。
上記バーニアパターンによれば、顕微鏡を用い
た目視検査により主尺パターンと副尺パターンと
の位置ずれの有無とか0.1μm単位での位置ずれの
程度を検出することでマスク合わせ精度を0.1μm
単位で読み取ることが可能である。たとえば主尺
パターンが副尺パターンに対して第4図中の右方
向に0.1μmずれていたとすれば、前記中心位置の
方形パターン410,420より1つ右側の組の方
形パターンの各中心線が完全に一致するようにな
る。この場合、前記したようなマスク合わせずれ
が生じていない状態における線対称性が崩れるの
で、上記位置ずれが生じていることが容易に判明
する。
ところで、半導体装置に製造工程で取り扱うパ
ターン寸法が小さくなつてくると、マスク合わせ
ずれの検出精度を向上させる必要が生じてくる。
たとえば、従来の1目盛(方形パターン1組)が
0.1μmの読取り精度を2倍にしようとして、1目
盛が0.05μmのバーニアパターンを実現するため
には、主尺パターンと副尺パターンとの形成周期
を0.05μmずらすようにバーニアパターンを形成
する方法が考えられる。しかし、この方法には次
に述べるような問題点がある。即ち、マスクパタ
ーンを形成するために電子ビームのスポツトを走
査してマスク材上に所要のパターンを描画する電
子ビーム描画法を用いる場合、前記したようにパ
ターン形成周期を0.05μm単位でずらすためには、
パターン形成時のビーム寸法(直径)を従来の
0.1μmから0.05μmに縮少しなければならない。と
ころが、一般にビーム直径を1/2にすると、パタ
ーン描画時間は4倍になり、パターン形成の所要
時間が長くなり、マスクの製造コストの上昇をき
たすことになる。また、ビーム寸法を縮少するこ
とは描画装置の実現に際して技術的な困難が伴な
い、たとえばビーム直径のばらつきが大きくなる
ことがある。
(発明が解決しようとする問題点) 本発明は上記したようにバーニアパターンの読
取り精度を2倍にしようとしてパターン描画ビー
ムスポツトの直径を縮少させることに伴なう問題
点を回避すべくなされたもので、上記ビームスポ
ツトの直径を縮少しないでもマスク合わせずれの
読取り精度を2倍に向上し得るマスク合わせ精度
評価用バーニアパターンを提供することを目的と
する。
[発明の構成] (問題点を解決するための手段) 本発明のマスク合わせ精度評価用バーニアパタ
ーンは、複数個の主尺用方形パターンが横方向に
配列されてなる主尺パターンと、複数個の副尺用
方形パターンが横方向に配列されてなる副尺パタ
ーンとを有し、主尺パターンおよび副尺パターン
の少なくとも一方のパターンはパターン幅が異な
る二種類の方形パターンがパターン配列方向に交
互に繰り返す部分を有し、主尺パターンおよび副
尺パターンの各対応する方形パターンの幅差がA
のものと幅差がA+Δのものとがパターン配列方
向に交互に繰り返す部分を有し、上記各対応する
方形パターンの中心線相互のずれ量がパターン配
列方向に前記Δの1/2づつ順次異なるように形成
されていることを特徴とする。
(作 用) 上記バーニアパターンによれば、従来のマスク
パターン製造技術で用いられているパターン描画
用ビームスポツトの直径を縮少することなくマス
クパターンの描画が可能であり、しかも前記パタ
ーン幅差A、A+Δの差Δの1/2まで読取り可能
になり、従来例に比べて2倍の読取り精度が得ら
れる。
(実施例) 以下、図面を参照して本発明の一実施例を詳細
に説明する。
第1図は半導体ウエハ上におけるX方向、Y方
向のそれぞれに設けられたマスク合わせ精度評価
用バーニアパターンの平面パターンを示してい
る。即ち、主尺パターンおよび副尺パターンはそ
れぞれ異なるフオトリソグラフイにより形成され
たものであり、主尺パターンは複数個の主尺用方
形パターン(たとえば導電膜パターン)11…が
横方向に配列されて形成されており、副尺パター
ンは複数個の副尺用方形パターン(たとえばフオ
トレジストパターン)12…が横方向に配列され
て形成されている。この場合、主尺用方形パター
ン11…は、配列方向の中心位置から右側ではそ
れぞれの左端を基準とし、配列方向の中心位置か
ら左側ではそれぞれの右端を基準として見るとそ
れぞれ一定ピツチP1で配列されているが、それ
ぞれのパターン幅はWおよびこれより0.1μm狭い
W′とが交互に繰り返している。また、副尺用方
形パターンはそれぞれ一定幅Wを有し、配列方向
の中心位置から両側でピツチP1およびこれより
0.1μm大きいピツチP2とが交互に繰り返してい
る。そして、主尺パターンの形成領域と副尺パタ
ーンの形成領域とは、上面から見てパターン配列
方向に直交する方向で領域端部相互が重なり合う
ように形成されている。さらに、マスク合わせず
れが生じていない状態においては、主尺パターン
の中心位置の方形パターン11(以下、110
記す)と副尺パターンの中心位置の方形パターン
12(以下、120と記す)との各中心線が完全
に一致するように形成されている。したがつて、
この状態において、上記中心位置の両側の各方形
パターンは上記中心位置の方形パターンの中心線
に対して線対称になつており、中心位置より離れ
るにつれて主尺パターンと副尺パターンとで各対
応する2個の方形パターンの各中心線相互のずれ
量が0.05μm単位で順次大きくなつている。この
2個で1組となつている各組の方形パターンの中
心線相互のずれ量を第1図中に記入している。換
言すれば、上記バーニアパターンにあつては、主
尺パターンにおけるパターン幅W′の主尺用方形
パターンと、これに対応する副尺用方形パターン
(パターン幅W)とのパターン幅の差をAで表わ
すと、主尺パターンにおけるパターン幅Wの主尺
用方形パターンとこれに対応する副尺用方形パタ
ーン(パターン幅W)とのパターン幅の差はA+
Δ(Δ=0.1μm)となつており、各組の方形パタ
ーンの中心線相互のずれ量はΔ/2(=0.05μm)
単位で順次異なつている。
上記バーニアパターンによれば、顕微鏡を用い
た目視検査により主尺パターンと副尺パターンと
の位置ずれの有無とか0.05μm単位での位置ずれ
の程度を検出することで、マスク合わせ精度を
0.05μm単位で読み取ることが可能になり、読取
り精度は従来例の2倍になる。たとえば主尺パタ
ーンが副尺パターンに対して第1図中の右方向に
0.05μmずれていたとすれば、中心位置の方形パ
ターン110,120の1つ右側の組で各中心線が
完全に一致するようになる。この場合、前記した
ようなマスク合わせずれが生じていない状態にお
ける線対称性が崩れるので、上記位置ずれが生じ
ていることが容易に判明する。
しかも、上記バーニアパターンを電子ビーム描
画装置によりマスク材上に描く場合、従来例と同
じ寸法のビームスポツトを使用することが可能で
あり、ビームスポツトの直径を縮少させなくとも
前述したように2倍の読取り精度を実現できる。
換言すれば、予めバーニアパターンの読取り精度
が与えられた場合、従来例のパターンを描くのに
必要とするビームスポツトに比べて直径が2倍の
ビームスポツトでパターンを描くことが可能にな
るので、従来例に比べてパターン描画速度が4倍
になり、描画効率が向上する。
また、上記実施例のバーニアパターンは、従来
例で示したバーニアパターンと一見したところ良
く似ているので、従来例のバーニアパターンの目
視検査になれているオペレータにとつて新たな特
別の訓練を必要としないで上記実施例のバーニア
パターンの目視検査を容易に実行可能である。
また、上記実施例では、主尺用方形パターン1
1…は配列方向の1個置きにパターン幅が異なつ
ているが、このパターン幅の違い(本例では
0.1μm)に対して上記方形パターン11…のパタ
ーン幅(WまたはW′)を十分に大きく(たとえ
ばW=2.0μm、W′=1.9μm)とれば、上記パター
ン幅の違いはオペレータの目視検査に際して殆ん
ど気にならないので実用上の問題は殆んど生じな
い。
第2図は本発明の第2実施例のバーニアパター
ンを示しており、前記第1図に示した第1実施例
のバーニアパターンを、応い方のパターン幅Wを
有する主尺用方形パターン11W…およびそれと
対をなす副尺用方形パターン12…とからなる第
1のバーニアパターン21と、狭い方のパターン
幅W′を有する主尺用方形パターン11W′…およ
びそれと対をなす副尺用方形パターン12…とか
ら第2のバーニアパターン22とに分割してパタ
ーン配列方向とは直交する方向にずらして互いに
分離するような配置で、かつ2組のバーニアパタ
ーン21,22における主尺用方形パターン11
W…,11W′…が副尺用方形パターン12…,
12…の外側に位置するように形成したものであ
る。この場合には、第1のバーニアパターン21
を0.1μm単位の粗目盛用として使用し、第2のバ
ーニアパターン22を0.05μm単位での精密目盛
用として使用することが可能である。
第3図は本発明の第3実施例に係るバーニアパ
ターンを示しており、前記第1図に示した第1実
施例のバーニアパターンと比べて、その主尺パタ
ーンにおけるパターン形成部分と、その下地部分
とを反転させて一定領域内に反転主尺パターン
(斜線表示部)を形成し、副尺パターンは第1図
と同様に形成したものであり、さらに上記反転主
尺パターンにおける各方形パターンの幅W,
W′にそれぞれたとえば二段の段差部31を形成
したものである。このようなバーニアパターンに
よつても前記第1実施例と同様に読み取り可能で
あり、さらに上記段差部31を目視上利用するこ
とによつて一層精細に読み取りが可能になる。
なお、上記各実施例では、主尺パターン、副尺
パターンのうちパターン幅が大きい方の主尺パタ
ーンにパターン幅の変化を持たせたが、逆に副尺
パターンにパターン幅の変化を持たせるようにし
てもよく、さらには主尺パターンおよび副尺パタ
ーンの両方にパターン幅の変化を持たせるように
してもよい。
[発明の効果] 上述したように本発明のマスク合わせ精度評価
用バーニアパターンによれば、従来のパターン描
画用ビームスポツトの直径を縮少しなくてもマス
ク上へのパターン描画が可能であり、しかも読取
り精度を2倍に向上させることが可能であり、高
精度のマスク合わせが要求される半導体装置の製
造に際して半導体ウエハ上に形成することによつ
て極めて効果的である。
【図面の簡単な説明】
第1図は本発明の一実施例に係る半導体ウエハ
上のバーニアパターン形成部の平面パターンを示
す図、第2図および第3図はそれぞれ他の実施例
におけるバーニアパターン形成部の平面パターン
を示す図、第4図は従来のバーニアパターン形成
部の平面パターンを示す図である。 11…,11W…,11W′…主尺用方形パタ
ーン、12…副尺用方形パターン。

Claims (1)

  1. 【特許請求の範囲】 1 半導体ウエハ上に2つの異なるフオトリソグ
    ラフイによつて各対応して形成された主尺パター
    ン、副尺パターンを有するマスク合わせ精度評価
    用バーニアパターンにおいて、 横方向に配列された複数個の主尺用方形パター
    ンからなる主尺パターンと、横方向に配列され、
    前記複数個の主尺用方形パターンに各対応して形
    成された複数個の副尺用方形パターンからなる副
    尺パターンとを具備し、 前記複数個の主尺用方形パターンおよび前記複
    数個の副尺用方形パターンの少なくとも一方は、
    パターン幅が異なる2種類の方形パターンから構
    成され、前記2種類の方形パターンは、横方向に
    交互に繰り返して配列され、 前記主尺用方形パターンと前記副尺用方形パタ
    ーンの幅差は、Aのものと、A+Δのものとが存
    在し、かつ、前記幅差がAのものとA+Δのもの
    とが横方向に交互に繰り返して配列されているこ
    とを特徴とするマスク合わせ精度評価用バーニア
    パターン。 2 前記主尺用方形パターンおよび前記副尺用方
    形パターンは、それぞれ一列に配列されているこ
    とを特徴とする特許請求の範囲第1項記載のマス
    ク合わせ精度評価用バーニアパターン。 3 前記幅差がAである主尺用方形パターンおよ
    び副尺用方形パターンは、それぞれ一列に配列さ
    れ、かつ、前記幅差がA+Δである主尺用方形パ
    ターンおよび副尺用方形パターンは、それぞれ他
    の一列に配列されていることを特徴とする特許請
    求の範囲第1項記載のマスク合わせ精度評価用バ
    ーニアパターン。 4 前記一列に配列された主尺用方形パターンお
    よび副尺用方形パターンは、精密目盛用バーニア
    パターンを構成し、前記他の一列に配列された主
    尺用方形パターンおよび副尺用方形パターンは、
    粗目盛用バーニアパターンを構成していることを
    特徴とする特許請求の範囲第4項記載のマスク合
    わせ精度評価用バーニアパターン。 5 前記配列の中心位置にある主尺用方形パター
    ンおよび前記副尺用方形パターンの中心線が一致
    しているとき、マスクの合わせずれが生じていな
    いことを特徴とする特許請求の範囲第1項記載の
    マスク合わせ精度評価用バーニアパターン。 6 前記配列の中心位置にある主尺用方形パター
    ンと前記副尺用方形パターンの幅差は、A+Δで
    あることを特徴とする特許請求の範囲第1項記載
    のマスク合わせ精度評価用バーニアパターン。 7 前記配列の中心位置から横方向にn個目の主
    尺用方形パターンおよび前記副尺用方形パターン
    の中心線が一致しているとき、マスクの合わせず
    れ量は、(Δ/2)×nであることを特徴とする特
    許請求の範囲第1項記載のマスク合わせ精度評価
    用バーニアパターン。
JP61116660A 1986-05-21 1986-05-21 マスク合わせ精度評価用バ−ニアパタ−ン Granted JPS62273725A (ja)

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KR20000045476A (ko) * 1998-12-30 2000-07-15 김영환 반도체소자의 테스트 패턴
JP6037876B2 (ja) * 2013-02-12 2016-12-07 東芝情報システム株式会社 半導体装置、積層ズレ測定装置及び積層ズレ測定方法

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