JPS60249347A - セミカスタムｉｃの製造方法 - Google Patents
セミカスタムｉｃの製造方法Info
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- JPS60249347A JPS60249347A JP10543384A JP10543384A JPS60249347A JP S60249347 A JPS60249347 A JP S60249347A JP 10543384 A JP10543384 A JP 10543384A JP 10543384 A JP10543384 A JP 10543384A JP S60249347 A JPS60249347 A JP S60249347A
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- 238000000034 method Methods 0.000 claims abstract description 21
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体製造プロセス、特にゲートアレイの如き
セミカスタムＩＣの製造プロセス、において、コンタク
トホール又はスルーホールを形成する方法に関するもの
である。
セミカスタムＩＣの製造プロセス、において、コンタク
トホール又はスルーホールを形成する方法に関するもの
である。
（従来技術）
ゲートアレイでは、メーカ側において基本的なゲートま
での形成を完了したチップを用意しておき、ユーザ側の
要求に応じてその上に配線を施すことにより目的の機能
を果す回路を実現する。その場合、配線のためのコンタ
クトホールを形成しなければならない。
での形成を完了したチップを用意しておき、ユーザ側の
要求に応じてその上に配線を施すことにより目的の機能
を果す回路を実現する。その場合、配線のためのコンタ
クトホールを形成しなければならない。
いま、例えば第２図に示されるようなコンタクトホール
５，５．・・・を形成する場合を考えてみる。
５，５．・・・を形成する場合を考えてみる。
１はシリコン基板、２，２．・・・はソース又はドレイ
ンとなるＮ＋又はＰ＋拡散層領域、３，３．・・・はゲ
ート等となるポリシリコン層、４は層間絶縁膜で、５，
５．・・・は層間絶縁膜４に開けられたコンタクトホー
ルである。６，６はフィールド酸化膜である。
ンとなるＮ＋又はＰ＋拡散層領域、３，３．・・・はゲ
ート等となるポリシリコン層、４は層間絶縁膜で、５，
５．・・・は層間絶縁膜４に開けられたコンタクトホー
ルである。６，６はフィールド酸化膜である。
このようなコンタクトホール５，５．・・・を形成する
従来の方法によれば、基板全面に眉間絶縁膜４が被覆さ
れた状態までをマスタチップとしてメーカ側で製造して
おく。次に、ユーザ側の要求に応じたカスタムマスクを
使用してコンタクトホール用のレジストパターンを形成
することになるが、こ力場台、第３図に示されるように
、まずコンタクトホールを形成する領域に開ロバターン
７．７゜・・・を有する第１のレジスト８を形成し、更
にその上に第１のレジスト８の開ロバターン７．７．・
・・より例えば１〜３μｍ大きい開ロバターンを有する
第２のレジスト９を形成し、両レジスト８及び９をマス
クとして層間絶縁膜４のエツチングが行なわれる。この
ように２層のレジスト８及び９が使用されるのは、１層
だけのレジスト８による場合には、マスクのごみや傷に
よりレジスト８にピンホールなどが発生することがある
ので、それを２層目のレジスト９で補なうためである。
従来の方法によれば、基板全面に眉間絶縁膜４が被覆さ
れた状態までをマスタチップとしてメーカ側で製造して
おく。次に、ユーザ側の要求に応じたカスタムマスクを
使用してコンタクトホール用のレジストパターンを形成
することになるが、こ力場台、第３図に示されるように
、まずコンタクトホールを形成する領域に開ロバターン
７．７゜・・・を有する第１のレジスト８を形成し、更
にその上に第１のレジスト８の開ロバターン７．７．・
・・より例えば１〜３μｍ大きい開ロバターンを有する
第２のレジスト９を形成し、両レジスト８及び９をマス
クとして層間絶縁膜４のエツチングが行なわれる。この
ように２層のレジスト８及び９が使用されるのは、１層
だけのレジスト８による場合には、マスクのごみや傷に
よりレジスト８にピンホールなどが発生することがある
ので、それを２層目のレジスト９で補なうためである。
このように、従来のセミカスタムＩＣでは、カスタム工
程においてコンタクトホール形成用に第１層目のレジス
ト８及び第２層目のレジスト９を必要としていたため２
枚のマスクがカスタムマスクとして使用される。
程においてコンタクトホール形成用に第１層目のレジス
ト８及び第２層目のレジスト９を必要としていたため２
枚のマスクがカスタムマスクとして使用される。
そして、セミカスタムＩＣも高密度化されるに伴ないコ
ンタクトホール径も小さくなってくる。
ンタクトホール径も小さくなってくる。
その場合、現有の１：１プロジェクションアライナ−で
は穴が形成できなくなり、ステッパー、Ｘ線露光機又は
電子線露光装置などが使用されることになるが、それら
の装置で使用されるマスク（レティクル）は１：１プロ
ジェクションアライナ−で使用されるマスクより高価で
、かつ製作に時間がかかる。これは、短納期と低価格を
使命とするセミカスタムＩＣ，にとっては重大な欠点と
なる。
は穴が形成できなくなり、ステッパー、Ｘ線露光機又は
電子線露光装置などが使用されることになるが、それら
の装置で使用されるマスク（レティクル）は１：１プロ
ジェクションアライナ−で使用されるマスクより高価で
、かつ製作に時間がかかる。これは、短納期と低価格を
使命とするセミカスタムＩＣ，にとっては重大な欠点と
なる。
（目的）
本発明はパターンが微細化されても短納期、低価格のセ
ミカスタムＩＣを実現できる製造方法を提供することを
目的とするものである。
ミカスタムＩＣを実現できる製造方法を提供することを
目的とするものである。
（構成）
本発明は、二重レジストプロセスにおいて、第１層目の
レジスト層にコンタクトホールを設ける工程までをマス
タ工程で行なうセミカスタムＩＣの製造方法である。
レジスト層にコンタクトホールを設ける工程までをマス
タ工程で行なうセミカスタムＩＣの製造方法である。
すなわち、本発明ではマスタ工程においては第１層目の
レジスト層のコンタクトホールが形成される可能性のあ
る全領域にコンタクトホールを形成し、カスタム工程に
おいては第２層目のレジスト層の実際にコンタクトホー
ルが形成さ、れる領域のみに前記第１層目のレジスト層
のコンタクトホールより大きい六を形成する。
レジスト層のコンタクトホールが形成される可能性のあ
る全領域にコンタクトホールを形成し、カスタム工程に
おいては第２層目のレジスト層の実際にコンタクトホー
ルが形成さ、れる領域のみに前記第１層目のレジスト層
のコンタクトホールより大きい六を形成する。
以下、一実施例により本発明の詳細な説明する。
本実施例においても、−例として第２図に示されたコン
タクトホール５，５．・・・を形成する場合について第
１図（Ａ）及び同図（Ｂ）に説明する。
タクトホール５，５．・・・を形成する場合について第
１図（Ａ）及び同図（Ｂ）に説明する。
なお、第１図（Ａ）、（Ｂ）ないし第３図において同一
あるいは同等な部分には同じ記号を付しである。
あるいは同等な部分には同じ記号を付しである。
第１図（Ａ）は、コンタクトホール用の第１層目のレジ
ストパターンが形成された状態を示す。
ストパターンが形成された状態を示す。
すなわち、基板１上に拡散層２，２．・・・、ポリシリ
コン層３，３．・・・、層間絶縁膜４を形成した後、第
１層目のレジスト１ｏを塗布し、コンタクトボールが形
成される可能性のある全領域に穴パターンを有する第１
コンタクトマスク（マスタマスク）を位置決めし、露光
、ＩＪｉＩ像、レジストベークを施して第１層目のレジ
ストパターンを形成したものである。１１，１１．・・
・はこのようにして形成された第１層目のレジストパタ
ーンの穴である。ここまでがマスタ工程である。
コン層３，３．・・・、層間絶縁膜４を形成した後、第
１層目のレジスト１ｏを塗布し、コンタクトボールが形
成される可能性のある全領域に穴パターンを有する第１
コンタクトマスク（マスタマスク）を位置決めし、露光
、ＩＪｉＩ像、レジストベークを施して第１層目のレジ
ストパターンを形成したものである。１１，１１．・・
・はこのようにして形成された第１層目のレジストパタ
ーンの穴である。ここまでがマスタ工程である。
以後、ユーザからの要求をまって行なうカスタム工程に
移行する。カスタム工程では、まず、第１層目のレジス
ト１０上の全表面に第２層目のレジスト１２を塗布した
後、今度は実際にコンタクトホールが形成される領域の
みにパターンを有する第２コンタクトマスク（カスタム
マスク）を位置決めする。この第２コンタクトマスクの
穴パターンは第１コンタクトマスクの穴パターンより太
き目に設計されている。この第２コンタクトマスクを用
いて第２層目のレジスト１２に露光、現像、レジストベ
ークを施し、穴パターン１３，１３゜・・・を有するレ
ジストパターンを形成する。その結果、第１図（Ｂ）に
示されるように、第１層目のレジストパターンの穴パタ
ーン１１．’１１．・・・と第２層目のレジストパター
ンの穴パターン１３゜１３、・・・の両パターンが重な
った領域のみにコンタクトホール用の穴パターンが存在
し、第１層目のレジストパターンでは穴パターン１１が
存在するが第２層目のレジストパターンでは穴パターン
１３の存在しない領域１４ではコンタクトホール用の穴
パターンが存在しなくなる。
移行する。カスタム工程では、まず、第１層目のレジス
ト１０上の全表面に第２層目のレジスト１２を塗布した
後、今度は実際にコンタクトホールが形成される領域の
みにパターンを有する第２コンタクトマスク（カスタム
マスク）を位置決めする。この第２コンタクトマスクの
穴パターンは第１コンタクトマスクの穴パターンより太
き目に設計されている。この第２コンタクトマスクを用
いて第２層目のレジスト１２に露光、現像、レジストベ
ークを施し、穴パターン１３，１３゜・・・を有するレ
ジストパターンを形成する。その結果、第１図（Ｂ）に
示されるように、第１層目のレジストパターンの穴パタ
ーン１１．’１１．・・・と第２層目のレジストパター
ンの穴パターン１３゜１３、・・・の両パターンが重な
った領域のみにコンタクトホール用の穴パターンが存在
し、第１層目のレジストパターンでは穴パターン１１が
存在するが第２層目のレジストパターンでは穴パターン
１３の存在しない領域１４ではコンタクトホール用の穴
パターンが存在しなくなる。
そして、第１層目のレジスト１０及び第２層目のレジス
ト１２をマスクとして層間絶縁膜４をエツチングし、両
レジスト１０．１２を除去すると所定の領域にコンタク
トホールが形成される。その後、配線のためのメタル工
程を行ない、パッシベーション工程を行なってＩＣが完
成する。
ト１２をマスクとして層間絶縁膜４をエツチングし、両
レジスト１０．１２を除去すると所定の領域にコンタク
トホールが形成される。その後、配線のためのメタル工
程を行ない、パッシベーション工程を行なってＩＣが完
成する。
（効果）
以上のように、本発明によれば従来のプロセスに比べて
カスタムマスクが１枚減少する。しかも、カスタムマス
クにはステッパ等のマスクが含まれなくなるため、マス
クの作成が容易になってセミカスタムＩＣ製造の納期が
短縮され、製造コストも低減される。
カスタムマスクが１枚減少する。しかも、カスタムマス
クにはステッパ等のマスクが含まれなくなるため、マス
クの作成が容易になってセミカスタムＩＣ製造の納期が
短縮され、製造コストも低減される。
第１図（Ａ）は本発明において、マスク工程で第１層目
のレジストパターンが形成された状態を示す断面図、同
図（Ｂ）はカスタム工程で第２層目のレジストパターン
が形成された状態を示す断面図、第２図はコンタクトホ
ールが形成された状態を示す断面図、第３図は従来のプ
ロセスで形成されたレジストパターンを示す断面図であ
る。 １０・・・・・・第１層目のレジスト、１１・・・・・
・第１層目のレジストパターンで形成された穴、１２・
・・・・・第２層目のレジスト、１３・・・・・・第２
層目のレジストパターンで形成された穴。 特許出願人 株式会社リコー 第１図（Ａ） 第１図（Ｂ） 第２図 ＠３図
のレジストパターンが形成された状態を示す断面図、同
図（Ｂ）はカスタム工程で第２層目のレジストパターン
が形成された状態を示す断面図、第２図はコンタクトホ
ールが形成された状態を示す断面図、第３図は従来のプ
ロセスで形成されたレジストパターンを示す断面図であ
る。 １０・・・・・・第１層目のレジスト、１１・・・・・
・第１層目のレジストパターンで形成された穴、１２・
・・・・・第２層目のレジスト、１３・・・・・・第２
層目のレジストパターンで形成された穴。 特許出願人 株式会社リコー 第１図（Ａ） 第１図（Ｂ） 第２図 ＠３図
Claims (1)
- （１）二重レジストプロセスにおいて、第１層目のレジ
スト層にコンタクトホールを設ける工程までをマスタ工
程で行なうことを特徴とするセミカスタムＩＣの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10543384A JPS60249347A (ja) | 1984-05-24 | 1984-05-24 | セミカスタムｉｃの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10543384A JPS60249347A (ja) | 1984-05-24 | 1984-05-24 | セミカスタムｉｃの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60249347A true JPS60249347A (ja) | 1985-12-10 |
Family
ID=14407455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10543384A Pending JPS60249347A (ja) | 1984-05-24 | 1984-05-24 | セミカスタムｉｃの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60249347A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283972A (ja) * | 1988-09-20 | 1990-03-26 | Nec Corp | ゲートアレイｌｓｉの製造方法 |
| US5989783A (en) * | 1997-03-24 | 1999-11-23 | Clear Logic, Inc. | Method of customizing integrated circuits by depositing two resist layers to selectively pattern layer interconnect material |
-
1984
- 1984-05-24 JP JP10543384A patent/JPS60249347A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283972A (ja) * | 1988-09-20 | 1990-03-26 | Nec Corp | ゲートアレイｌｓｉの製造方法 |
| US5989783A (en) * | 1997-03-24 | 1999-11-23 | Clear Logic, Inc. | Method of customizing integrated circuits by depositing two resist layers to selectively pattern layer interconnect material |
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