JPH1069059A - レチクルマスクの作成方法 - Google Patents
レチクルマスクの作成方法Info
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- JPH1069059A JPH1069059A JP14545897A JP14545897A JPH1069059A JP H1069059 A JPH1069059 A JP H1069059A JP 14545897 A JP14545897 A JP 14545897A JP 14545897 A JP14545897 A JP 14545897A JP H1069059 A JPH1069059 A JP H1069059A
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
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- G03F1/50—Mask blanks not covered by G03F1/20 - G03F1/34; Preparation thereof
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- Power Engineering (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 アライメントミスによる不良発生の心配がな
いレチクルマスクの作成方法を提供する。 【解決手段】 四辺形の回路パターン領域及びスクライ
ブライン領域を配置したレチクルパターンをもつ原形レ
チクルマスクを縮小元として縮小パターンレチクルマス
クを作成するレチクルマスクの作成方法において、四辺
形の回路パターン領域１４の２辺にスクライブライン領
域１６ａ，ｂを設けると共に少なくとも残りの１辺にダ
ミースクライブライン領域１６ｃ，ｄを設けたレチクル
パターン２７をもつ原形レチクルマスクを縮小元にし、
前記２辺のスクライブライン領域１６ａ，ｂのいずれか
と前記ダミースクライブライン領域１６ｃ，ｄとを合わ
せるようにして縮小パターンレチクルマスクの複数の回
路パターン領域を作成することを特徴とする。
いレチクルマスクの作成方法を提供する。 【解決手段】 四辺形の回路パターン領域及びスクライ
ブライン領域を配置したレチクルパターンをもつ原形レ
チクルマスクを縮小元として縮小パターンレチクルマス
クを作成するレチクルマスクの作成方法において、四辺
形の回路パターン領域１４の２辺にスクライブライン領
域１６ａ，ｂを設けると共に少なくとも残りの１辺にダ
ミースクライブライン領域１６ｃ，ｄを設けたレチクル
パターン２７をもつ原形レチクルマスクを縮小元にし、
前記２辺のスクライブライン領域１６ａ，ｂのいずれか
と前記ダミースクライブライン領域１６ｃ，ｄとを合わ
せるようにして縮小パターンレチクルマスクの複数の回
路パターン領域を作成することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
製造工程に使用されるステップアンドリピート縮小投影
露光装置(step-and-repeat reduotion projection syst
em) のためのレチクルマスクを作成する方法に関するも
のであり、特に、ＣＡＤのようなコンピュータ支援エン
ジニアリングシステム(computer-aided engineering sy
stem) を使用したレチクルマスクの作成方法に関する。
製造工程に使用されるステップアンドリピート縮小投影
露光装置(step-and-repeat reduotion projection syst
em) のためのレチクルマスクを作成する方法に関するも
のであり、特に、ＣＡＤのようなコンピュータ支援エン
ジニアリングシステム(computer-aided engineering sy
stem) を使用したレチクルマスクの作成方法に関する。
【０００２】
【従来の技術】通常、５インチや８インチの半導体ウエ
ーハには数百ないし数千個のデバイスが製作される。こ
の集積回路製造の中のリソグラフィ工程で、ウエーハに
回路像を転写するためにマスクが使用されている。マス
クは、これに描かれた回路パターンをウエーハに焼き付
けて現像するために使用されるものでガラス板からな
り、レジストに合わせてポジ型とネガ型がある。そし
て、露光装置のタイプに応じてフルフィールドマスク(f
ull-field mask) とレチクルマスクに分けられる。
ーハには数百ないし数千個のデバイスが製作される。こ
の集積回路製造の中のリソグラフィ工程で、ウエーハに
回路像を転写するためにマスクが使用されている。マス
クは、これに描かれた回路パターンをウエーハに焼き付
けて現像するために使用されるものでガラス板からな
り、レジストに合わせてポジ型とネガ型がある。そし
て、露光装置のタイプに応じてフルフィールドマスク(f
ull-field mask) とレチクルマスクに分けられる。
【０００３】フルフィールドマスクは、１回の露光でウ
エーハ全面へ一度に転写可能なマスクである。即ちフル
フィールドマスクには、ウエーハに形成される全デバイ
ス数ほどの回路パターンが反復して形成されている。こ
れに対してレチクルマスクは、１〜数個の回路パターン
をもち、ステップアンドリピートでウエーハの一部分ず
つ順次に縮小投影露光していくものである。従って、フ
ルフィールドマスクに比べてアライメント誤差が小さく
てすむという利点がある。
エーハ全面へ一度に転写可能なマスクである。即ちフル
フィールドマスクには、ウエーハに形成される全デバイ
ス数ほどの回路パターンが反復して形成されている。こ
れに対してレチクルマスクは、１〜数個の回路パターン
をもち、ステップアンドリピートでウエーハの一部分ず
つ順次に縮小投影露光していくものである。従って、フ
ルフィールドマスクに比べてアライメント誤差が小さく
てすむという利点がある。
【０００４】図１は、ウエーハ上の回路実寸に対し５倍
（５×）に拡大された回路パターンをもつ拡大率の大き
い原形レチクルマスクの例を概略的に示している。この
５×レチクルマスクではレチクルフレーム２の中心部
に、四辺形のレチクルパターン７が位置する。レチクル
パターン７は回路パターン領域４と２辺のスクライブラ
イン領域６ａ，６ｂとをもち、スクライブライン領域６
ａ，６ｂは、図示のように回路パターン領域４の下側及
び右側に沿って配置されている。また、レチクルフレー
ム２のパターン領域７以外の所定位置には、アライメン
トのためのアラインメントマーク(alignment mark)８
ａ，８ｂ，８ｃやパターン解像度を測定するためのレジ
ストレーションマーク(registeration mark)などのマー
クが形成されている。
（５×）に拡大された回路パターンをもつ拡大率の大き
い原形レチクルマスクの例を概略的に示している。この
５×レチクルマスクではレチクルフレーム２の中心部
に、四辺形のレチクルパターン７が位置する。レチクル
パターン７は回路パターン領域４と２辺のスクライブラ
イン領域６ａ，６ｂとをもち、スクライブライン領域６
ａ，６ｂは、図示のように回路パターン領域４の下側及
び右側に沿って配置されている。また、レチクルフレー
ム２のパターン領域７以外の所定位置には、アライメン
トのためのアラインメントマーク(alignment mark)８
ａ，８ｂ，８ｃやパターン解像度を測定するためのレジ
ストレーションマーク(registeration mark)などのマー
クが形成されている。
【０００５】図２は、ウエーハ上の回路実寸に対し 2.5
倍（ 2.5×）に拡大された回路パターンをもつ拡大率の
小さい縮小パターンレチクルマスクの例を概略的に示し
ている。この 2.5×レチクルマスクは、６つの回路パタ
ーン領域４ａ〜４ｆを３×２のアレイにして備え、その
各回路パターン領域４ａ〜４ｆの間、図１同様に１回路
パターン領域の下側及び右側それぞれに計１２本のスク
ライブライン領域６ａ 1 〜６ｂ6 を形成してある。各回
路パターン領域４ａ〜４ｆ及びスクライブライン領域６
ａ1 〜６ｂ6 の模様や大きさは同一である。
倍（ 2.5×）に拡大された回路パターンをもつ拡大率の
小さい縮小パターンレチクルマスクの例を概略的に示し
ている。この 2.5×レチクルマスクは、６つの回路パタ
ーン領域４ａ〜４ｆを３×２のアレイにして備え、その
各回路パターン領域４ａ〜４ｆの間、図１同様に１回路
パターン領域の下側及び右側それぞれに計１２本のスク
ライブライン領域６ａ 1 〜６ｂ6 を形成してある。各回
路パターン領域４ａ〜４ｆ及びスクライブライン領域６
ａ1 〜６ｂ6 の模様や大きさは同一である。
【０００６】一般的に縮小投影式のリソグラフィ工程で
は、微細で精巧な部分の回路を焼き付ける場合に５×レ
チクルマスクを使用し、それ以外のときにはスループッ
トを上げるために 2.5×レチクルマスクを使用するよう
にしている。勿論、これら使用される５×と 2.5×のレ
チクルには互換性がある。
は、微細で精巧な部分の回路を焼き付ける場合に５×レ
チクルマスクを使用し、それ以外のときにはスループッ
トを上げるために 2.5×レチクルマスクを使用するよう
にしている。勿論、これら使用される５×と 2.5×のレ
チクルには互換性がある。
【０００７】このようなレチクルマスクをＣＡＤシステ
ムで作成する場合、通常はまず５×の原形レチクルマス
クのレチクルパターン７を作成してから 2.5×の縮小パ
ターンレチクルマスクを作成する。即ち、レチクルパタ
ーン７の行及び列方向をそれぞれ５０％縮小して 2.5×
レチクルマスクのレチクルフレーム２ａに反復６回複写
する。これによって、スクライブライン領域６ａ1 〜６
ｂ6 によって分離された３×２アレイ配列の６つの回路
パターン領域４ａ〜４ｆが形成される。
ムで作成する場合、通常はまず５×の原形レチクルマス
クのレチクルパターン７を作成してから 2.5×の縮小パ
ターンレチクルマスクを作成する。即ち、レチクルパタ
ーン７の行及び列方向をそれぞれ５０％縮小して 2.5×
レチクルマスクのレチクルフレーム２ａに反復６回複写
する。これによって、スクライブライン領域６ａ1 〜６
ｂ6 によって分離された３×２アレイ配列の６つの回路
パターン領域４ａ〜４ｆが形成される。
【０００８】
【発明が解決しようとする課題】上記のような従来のレ
チクル作成方法によると、回路パターン領域４ａ〜４ｆ
とスクライブライン領域６ａ1 〜６ｂ6 とにアライメン
トミスで重なってしまう部分が発生する可能性が高い。
このように回路部分にスクライブ部分が被さってしまっ
た欠陥レチクルマスクが使用されると、当然ながら不良
デバイスを大量に生み出すことになり、最近の８インチ
や１２インチのウエーハではその損失もかなり大きくな
ってしまう。
チクル作成方法によると、回路パターン領域４ａ〜４ｆ
とスクライブライン領域６ａ1 〜６ｂ6 とにアライメン
トミスで重なってしまう部分が発生する可能性が高い。
このように回路部分にスクライブ部分が被さってしまっ
た欠陥レチクルマスクが使用されると、当然ながら不良
デバイスを大量に生み出すことになり、最近の８インチ
や１２インチのウエーハではその損失もかなり大きくな
ってしまう。
【０００９】そこで本発明は、このようなミスを抑制で
きるようなレチクルマスクの作成方法を提供するもので
ある。
きるようなレチクルマスクの作成方法を提供するもので
ある。
【００１０】
【課題を解決するための手段】本発明では、上記のよう
な課題を解決するため、スクライブライン領域によって
３辺以上を囲まれた回路パターン領域をもつレチクルパ
ターンを利用する作成方法とする。
な課題を解決するため、スクライブライン領域によって
３辺以上を囲まれた回路パターン領域をもつレチクルパ
ターンを利用する作成方法とする。
【００１１】即ち、本発明によれば、四辺形の回路パタ
ーン領域及びスクライブライン領域を配置したレチクル
パターンをもつ原形レチクルマスクを縮小元として縮小
パターンレチクルマスクを作成するレチクルマスクの作
成方法において、四辺形の回路パターン領域の２辺にス
クライブライン領域を設けると共に少なくとも残りの１
辺にダミースクライブライン領域を設けたレチクルパタ
ーンをもつ原形レチクルマスクを縮小元にし、前記２辺
のスクライブライン領域のいずれかと前記ダミースクラ
イブライン領域とを合わせるようにして縮小パターンレ
チクルマスクの複数の回路パターン領域を作成すること
を特徴とする。
ーン領域及びスクライブライン領域を配置したレチクル
パターンをもつ原形レチクルマスクを縮小元として縮小
パターンレチクルマスクを作成するレチクルマスクの作
成方法において、四辺形の回路パターン領域の２辺にス
クライブライン領域を設けると共に少なくとも残りの１
辺にダミースクライブライン領域を設けたレチクルパタ
ーンをもつ原形レチクルマスクを縮小元にし、前記２辺
のスクライブライン領域のいずれかと前記ダミースクラ
イブライン領域とを合わせるようにして縮小パターンレ
チクルマスクの複数の回路パターン領域を作成すること
を特徴とする。
【００１２】この場合、縮小パターンレチクルマスクの
回路パターン領域を４以上作成するときには、原形レチ
クルマスクは、四辺形の回路パターン領域の２辺にスク
ライブライン領域を設けると共に残りの２辺にダミース
クライブライン領域を設けたレチクルパターンをもつも
のとするとよい。
回路パターン領域を４以上作成するときには、原形レチ
クルマスクは、四辺形の回路パターン領域の２辺にスク
ライブライン領域を設けると共に残りの２辺にダミース
クライブライン領域を設けたレチクルパターンをもつも
のとするとよい。
【００１３】
【発明の実施の形態】図３〜図５を参照して本発明の実
施形態につき説明する。以下の説明では具体的特定事項
が提示されるが、本発明がこれに限られるものでないこ
とは勿論である。
施形態につき説明する。以下の説明では具体的特定事項
が提示されるが、本発明がこれに限られるものでないこ
とは勿論である。
【００１４】図３には、拡大率の大きい原形レチクルマ
スクとして使用する５×レチクルマスクの概略が示され
ている。レチクルフレーム１２の中央部分に配置された
四辺形のレチクルパターン２７は、回路パターン領域１
４、２辺のスクライブライン領域１６ａ，１６ｂ、そし
て２辺のダミースクライブライン領域１６ｃ，１６ｄを
備えている。この例でスクライブライン領域１６ａ，１
６ｂは回路パターン領域１４の下側と右側の２辺、ダミ
ースクライブライン領域１６ｃ，１６ｄは回路パターン
領域１４の上側と左側の２辺に形成される。即ち、対向
する辺にダミー（便宜的にダミーと呼ぶ）が形成される
ことになる。
スクとして使用する５×レチクルマスクの概略が示され
ている。レチクルフレーム１２の中央部分に配置された
四辺形のレチクルパターン２７は、回路パターン領域１
４、２辺のスクライブライン領域１６ａ，１６ｂ、そし
て２辺のダミースクライブライン領域１６ｃ，１６ｄを
備えている。この例でスクライブライン領域１６ａ，１
６ｂは回路パターン領域１４の下側と右側の２辺、ダミ
ースクライブライン領域１６ｃ，１６ｄは回路パターン
領域１４の上側と左側の２辺に形成される。即ち、対向
する辺にダミー（便宜的にダミーと呼ぶ）が形成される
ことになる。
【００１５】レチクルフレーム１２のレチクルパターン
２７以外の部分には、マスクアライメントのためのアラ
インメントマーク１８ａ1 ，１８ａ2 ，１８ａ3 とパタ
ーン解像度測定用のレジストレーションマーク（図示せ
ず）などのマークが設けられる。なお、これらはスクラ
イブライン１６ａ〜１６ｄ上にあってもよい。
２７以外の部分には、マスクアライメントのためのアラ
インメントマーク１８ａ1 ，１８ａ2 ，１８ａ3 とパタ
ーン解像度測定用のレジストレーションマーク（図示せ
ず）などのマークが設けられる。なお、これらはスクラ
イブライン１６ａ〜１６ｄ上にあってもよい。
【００１６】図４に、この図３の原形レチクルマスクを
使用して作成される拡大率の小さい2.5×の縮小パター
ンレチクルマスクを概略的に示してある。この 2.5×レ
チクルマスクにおけるレチクルパターン３７には、６個
の回路パターン領域１４ａ〜１４ｆが、スクライブライ
ン領域１６ａ1 〜１６ｇ7 でそれぞれ４辺を囲って分離
するようにして、３×２のアレイ状に配置させてある。
各回路パターン領域１４ａ〜１４ｆは同じ模様及び大き
さで、例えば１つの回路パターン領域１４ａは４本のス
クライブライン領域１６ａ1 ，１６ａ2 ，１６ｇ1 ，１
６ｇ2 で４辺を囲まれている。
使用して作成される拡大率の小さい2.5×の縮小パター
ンレチクルマスクを概略的に示してある。この 2.5×レ
チクルマスクにおけるレチクルパターン３７には、６個
の回路パターン領域１４ａ〜１４ｆが、スクライブライ
ン領域１６ａ1 〜１６ｇ7 でそれぞれ４辺を囲って分離
するようにして、３×２のアレイ状に配置させてある。
各回路パターン領域１４ａ〜１４ｆは同じ模様及び大き
さで、例えば１つの回路パターン領域１４ａは４本のス
クライブライン領域１６ａ1 ，１６ａ2 ，１６ｇ1 ，１
６ｇ2 で４辺を囲まれている。
【００１７】このようなパターンの 2.5×レチクルマス
クをＣＡＤシステムで作成する際の作成方法について、
図５Ａ〜図５Ｄを参照して説明する。
クをＣＡＤシステムで作成する際の作成方法について、
図５Ａ〜図５Ｄを参照して説明する。
【００１８】まず、従来と同じく図３の５×レチクルマ
スクの方を先に作成するが、このときに、回路パターン
領域１４の４辺を全て囲むようにスクライブライン領域
１６ａ〜１６ｄを形成する。そして、この５×レチクル
マスクを縦横５０％ずつ縮小して、図４の 2.5×レチク
ルマスクにおける各回路パターン領域１４ａ〜１４ｆを
作成していく。
スクの方を先に作成するが、このときに、回路パターン
領域１４の４辺を全て囲むようにスクライブライン領域
１６ａ〜１６ｄを形成する。そして、この５×レチクル
マスクを縦横５０％ずつ縮小して、図４の 2.5×レチク
ルマスクにおける各回路パターン領域１４ａ〜１４ｆを
作成していく。
【００１９】最初に、図３の５×レチクルマスクを縦横
１／２縮小した図５Ａのレチクルパターン２７’は、図
４中の第１の回路パターン領域１４ａに相当するものと
なる。即ち、回路パターン領域１４’＝１４ａ、スクラ
イブライン領域１６ａ’＝１６ｇ2 、スクライブライン
領域１６ｂ’＝１６ｇ1 、スクライブライン領域１６
ｃ’＝１６ａ1 、スクライブライン領域１６ｄ’＝１６
ａ2 である。
１／２縮小した図５Ａのレチクルパターン２７’は、図
４中の第１の回路パターン領域１４ａに相当するものと
なる。即ち、回路パターン領域１４’＝１４ａ、スクラ
イブライン領域１６ａ’＝１６ｇ2 、スクライブライン
領域１６ｂ’＝１６ｇ1 、スクライブライン領域１６
ｃ’＝１６ａ1 、スクライブライン領域１６ｄ’＝１６
ａ2 である。
【００２０】続いて、同じく図３の５×レチクルマスク
を縦横１／２縮小した図５Ｂのレチクルパターン２７’
は、図４中の第１の回路パターン領域１４ａの右側に形
成される第２の回路パターン領域１４ｂに相当する。こ
のときに図５Ｂ中に示す斜線のダミースクライブ領域１
６ｄ′が、第１の回路パターン領域１４ａを形成した際
の図５Ａのスクライブライン領域１６ｂ’と合わさって
スクライブライン領域１６ｇ1 をなすようにしてある。
この場合、ダミースクライブ領域１６ｄ′とスクライブ
ライン領域１６ｂ’とは重ねるようにした設計でもよい
し、隣接させるようにした設計でもよい。
を縦横１／２縮小した図５Ｂのレチクルパターン２７’
は、図４中の第１の回路パターン領域１４ａの右側に形
成される第２の回路パターン領域１４ｂに相当する。こ
のときに図５Ｂ中に示す斜線のダミースクライブ領域１
６ｄ′が、第１の回路パターン領域１４ａを形成した際
の図５Ａのスクライブライン領域１６ｂ’と合わさって
スクライブライン領域１６ｇ1 をなすようにしてある。
この場合、ダミースクライブ領域１６ｄ′とスクライブ
ライン領域１６ｂ’とは重ねるようにした設計でもよい
し、隣接させるようにした設計でもよい。
【００２１】次いで、同じく図３の５×レチクルマスク
を縦横１／２縮小した図５Ｃのレチクルパターン２７’
は、図４中の第１の回路パターン領域１４ａの下側に形
成される第３の回路パターン領域１４ｃに相当する。こ
のときに図５Ｃ中に示す斜線のダミースクライブ領域１
６ｃ′が、第１の回路パターン領域１４ａを形成した際
の図５Ａのスクライブライン領域１６ａ’と共にスクラ
イブライン領域１６ｇ 2 をなすようにしてある。
を縦横１／２縮小した図５Ｃのレチクルパターン２７’
は、図４中の第１の回路パターン領域１４ａの下側に形
成される第３の回路パターン領域１４ｃに相当する。こ
のときに図５Ｃ中に示す斜線のダミースクライブ領域１
６ｃ′が、第１の回路パターン領域１４ａを形成した際
の図５Ａのスクライブライン領域１６ａ’と共にスクラ
イブライン領域１６ｇ 2 をなすようにしてある。
【００２２】更に、同じく図３の５×レチクルマスクを
縦横１／２縮小した図５Ｄのレチクルパターン２７’
は、図４中の第２の回路パターン領域１４ｂの下側に形
成される第４の回路パターン領域１４ｄに相当する。こ
のときに図５Ｄ中に示す斜線のダミースクライブ領域１
６ｃ′が、第２の回路パターン領域１４ｂを形成した際
の図５Ｂのスクライブライン領域１６ａ’と共にスクラ
イブライン領域１６ｇ3をなすようにしてあり、また、
図５Ｄ中に示す斜線のダミースクライブ領域１６ｄ′
が、第３の回路パターン領域１４ｃを形成した際の図５
Ｃのスクライブライン領域１６ｂ’と共にスクライブラ
イン領域１６ｇ4 をなすようにしてある。
縦横１／２縮小した図５Ｄのレチクルパターン２７’
は、図４中の第２の回路パターン領域１４ｂの下側に形
成される第４の回路パターン領域１４ｄに相当する。こ
のときに図５Ｄ中に示す斜線のダミースクライブ領域１
６ｃ′が、第２の回路パターン領域１４ｂを形成した際
の図５Ｂのスクライブライン領域１６ａ’と共にスクラ
イブライン領域１６ｇ3をなすようにしてあり、また、
図５Ｄ中に示す斜線のダミースクライブ領域１６ｄ′
が、第３の回路パターン領域１４ｃを形成した際の図５
Ｃのスクライブライン領域１６ｂ’と共にスクライブラ
イン領域１６ｇ4 をなすようにしてある。
【００２３】そして、図４中の第３の回路パターン領域
１４ｃの下側に形成される第５の回路パターン領域１４
ｅは、図５Ｃのレチクルパターン２７’から形成される
ことになる。このときに図５Ｃ中に示す斜線のダミース
クライブ領域１６ｃ′が、第３の回路パターン領域１４
ｃを形成した際の図５Ｃのスクライブライン領域１６
ａ’と共にスクライブライン領域１６ｇ5 をなすように
してある。
１４ｃの下側に形成される第５の回路パターン領域１４
ｅは、図５Ｃのレチクルパターン２７’から形成される
ことになる。このときに図５Ｃ中に示す斜線のダミース
クライブ領域１６ｃ′が、第３の回路パターン領域１４
ｃを形成した際の図５Ｃのスクライブライン領域１６
ａ’と共にスクライブライン領域１６ｇ5 をなすように
してある。
【００２４】最後に、図４中の第４の回路パターン領域
１４ｄの下側に形成される第６の回路パターン領域１４
ｆは、図５Ｄのレチクルパターン２７’から形成される
ことになる。このときに図５Ｄ中に示す斜線のダミース
クライブ領域１６ｃ′が、第４の回路パターン領域１４
ｄを形成した際の図５Ｄのスクライブライン領域１６
ａ’と共にスクライブライン領域１６ｇ6 をなすように
してあり、また、図５Ｄ中に示す斜線のダミースクライ
ブ領域１６ｄ′が、第５の回路パターン領域１４ｅを形
成した際の図５Ｃのスクライブライン領域１６ｂ’と共
にスクライブライン領域１６ｇ7 をなすようにしてあ
る。
１４ｄの下側に形成される第６の回路パターン領域１４
ｆは、図５Ｄのレチクルパターン２７’から形成される
ことになる。このときに図５Ｄ中に示す斜線のダミース
クライブ領域１６ｃ′が、第４の回路パターン領域１４
ｄを形成した際の図５Ｄのスクライブライン領域１６
ａ’と共にスクライブライン領域１６ｇ6 をなすように
してあり、また、図５Ｄ中に示す斜線のダミースクライ
ブ領域１６ｄ′が、第５の回路パターン領域１４ｅを形
成した際の図５Ｃのスクライブライン領域１６ｂ’と共
にスクライブライン領域１６ｇ7 をなすようにしてあ
る。
【００２５】
【発明の効果】本発明によれば、スクライブ領域で回路
パターン領域の４辺を全て囲うようにした原形レチクル
マスク（上記の例では５倍）を縮小元にして縮小パター
ンレチクルマスク（上記の例では 2.5倍）を作成するよ
うにしたことで、多少整列にズレが生じても前のパター
ンと重なるスクライブ領域が緩衝領域として作用し、回
路パターン領域は保護されることになる。従って、不良
発生率が格段に低くなり、半導体集積回路の生産性向上
に寄与する。
パターン領域の４辺を全て囲うようにした原形レチクル
マスク（上記の例では５倍）を縮小元にして縮小パター
ンレチクルマスク（上記の例では 2.5倍）を作成するよ
うにしたことで、多少整列にズレが生じても前のパター
ンと重なるスクライブ領域が緩衝領域として作用し、回
路パターン領域は保護されることになる。従って、不良
発生率が格段に低くなり、半導体集積回路の生産性向上
に寄与する。
【図１】従来の５×レチクルマスクの概略を示す平面
図。
図。
【図２】従来の 2.5×レチクルマスクの概略を示す平面
図。
図。
【図３】本発明に係る５×レチクルマスクの概略を示す
平面図。
平面図。
【図４】本発明に係る 2.5×レチクルマスクの概略を示
す平面図。
す平面図。
【図５】本発明のレチクルマスク作成方法についての説
明図。
明図。
１２，１２ａ レチクルフレーム １４，１４’１４ａ〜１４ｆ 回路パターン領域 １６ａ，１６ｂ，１６ａ’，１６ｂ’ スクライブライ
ン領域 １６ｃ，１６ｄ，１６ｃ’，１６ｄ’ ダミースクライ
ブライン領域 １８ａ1 ，１８ａ2 ，１８ａ3 アライメントマーク ２７，２７’，３７ レチクルパターン
ン領域 １６ｃ，１６ｄ，１６ｃ’，１６ｄ’ ダミースクライ
ブライン領域 １８ａ1 ，１８ａ2 ，１８ａ3 アライメントマーク ２７，２７’，３７ レチクルパターン
Claims (2)
- 【請求項１】 四辺形の回路パターン領域及びスクライ
ブライン領域を配置したレチクルパターンをもつ原形レ
チクルマスクを縮小元として縮小パターンレチクルマス
クを作成するレチクルマスクの作成方法において、 四辺形の回路パターン領域の２辺にスクライブライン領
域を設けると共に少なくとも残りの１辺にダミースクラ
イブライン領域を設けたレチクルパターンをもつ原形レ
チクルマスクを縮小元にし、前記２辺のスクライブライ
ン領域のいずれかと前記ダミースクライブライン領域と
を合わせるようにして縮小パターンレチクルマスクの複
数の回路パターン領域を作成するようにしたことを特徴
とするレチクルマスクの作成方法。 - 【請求項２】 原形レチクルマスクは、四辺形の回路パ
ターン領域の２辺にスクライブライン領域を設けると共
に残りの２辺にダミースクライブライン領域を設けたレ
チクルパターンをもつ請求項１記載のレチクルマスクの
作成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960019737A KR100225761B1 (ko) | 1996-06-04 | 1996-06-04 | 레티클 마스크 설계 방법 |
| KR1996P19737 | 1996-06-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1069059A true JPH1069059A (ja) | 1998-03-10 |
Family
ID=19460736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14545897A Pending JPH1069059A (ja) | 1996-06-04 | 1997-06-03 | レチクルマスクの作成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5789120A (ja) |
| JP (1) | JPH1069059A (ja) |
| KR (1) | KR100225761B1 (ja) |
| TW (1) | TW335460B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246281A (ja) * | 2001-02-13 | 2002-08-30 | Mitsubishi Electric Corp | 半導体装置の製造方法およびそれに用いられるレチクル並びにウェハ |
| JP2005084379A (ja) * | 2003-09-09 | 2005-03-31 | Renesas Technology Corp | フォトマスクおよび半導体装置の製造方法 |
| JP2008541156A (ja) * | 2005-05-05 | 2008-11-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | フォトマスクの製造及び検査のための構造体及び方法 |
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| US6972576B1 (en) | 2002-05-31 | 2005-12-06 | Advanced Micro Devices, Inc. | Electrical critical dimension measurement and defect detection for reticle fabrication |
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-
1996
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-
1997
- 1997-04-28 TW TW086105578A patent/TW335460B/zh not_active IP Right Cessation
- 1997-06-03 US US08/867,739 patent/US5789120A/en not_active Expired - Fee Related
- 1997-06-03 JP JP14545897A patent/JPH1069059A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US5789120A (en) | 1998-08-04 |
| TW335460B (en) | 1998-07-01 |
| KR100225761B1 (ko) | 1999-10-15 |
| KR980005286A (ko) | 1998-03-30 |
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