JPS5956742A - 半導体装置の - Google Patents
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- JPS5956742A JPS5956742A JP14954783A JP14954783A JPS5956742A JP S5956742 A JPS5956742 A JP S5956742A JP 14954783 A JP14954783 A JP 14954783A JP 14954783 A JP14954783 A JP 14954783A JP S5956742 A JPS5956742 A JP S5956742A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、半η７体ｉｉ’＆ Ａ１１ｌ ＩヒカＩＩ−
ｃに供す半導体装置の配イ宇方式に関するものである。
ｃに供す半導体装置の配イ宇方式に関するものである。
［発明の技術的ＩＶは］
ととる（二最近の半導体＋４＋ＪｔＭ路装ｆ１．におい
ては、その集積度がかなり向トし、１チップ当り数千素
子以上組み込める大規模集積回路装置ｉＲ（Ｌａｒｇｅ
Ｓｃａｌｅ ■ｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ
；以下１．、 Ｓ Ｉと略す。）を提供できるに至って
いる。
ては、その集積度がかなり向トし、１チップ当り数千素
子以上組み込める大規模集積回路装置ｉＲ（Ｌａｒｇｅ
Ｓｃａｌｅ ■ｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ
；以下１．、 Ｓ Ｉと略す。）を提供できるに至って
いる。
一般にそれらＬＳＩを設ｈ１するに当たっては、配りの
チェックを容易にするため、まだマスクツくターン設計
を電子ｉｔ ）Ｔ、 Ｉ？Ｕの自Ｊｉｂ設計（Ｃｏｍｐ
ｕｔｅｒＡｉｄｅｄ Ｄｅｓｉｇｎ ；以下（” Ａ
、１）と略ｔ。）Ｋよるためそしてまだ電算（良処理時
間を考慮するためビルディングブロック方式（以下１し
Ｂ方式と略す。）が採用される。
チェックを容易にするため、まだマスクツくターン設計
を電子ｉｔ ）Ｔ、 Ｉ？Ｕの自Ｊｉｂ設計（Ｃｏｍｐ
ｕｔｅｒＡｉｄｅｄ Ｄｅｓｉｇｎ ；以下（” Ａ
、１）と略ｔ。）Ｋよるためそしてまだ電算（良処理時
間を考慮するためビルディングブロック方式（以下１し
Ｂ方式と略す。）が採用される。
Ｂ、Ｂ方式とは、１チツプ内に数十ないし数百種類の論
理機能をもつブロック（ユニットセル）を横（又は縦）
方向に多数個連接配置した論理（良能ブロック段を縦（
又は横）方向に所定間隔を隔てて数段に配列し、各ブロ
ック段間で各ブロックの入出力端子を相互配線接ｆ左す
るものである。
理機能をもつブロック（ユニットセル）を横（又は縦）
方向に多数個連接配置した論理（良能ブロック段を縦（
又は横）方向に所定間隔を隔てて数段に配列し、各ブロ
ック段間で各ブロックの入出力端子を相互配線接ｆ左す
るものである。
それら周知Ｊ、ＳＩの態ドｋを４１図の半導体集積回路
装置平面図と、ｉＡ ２ Ｉ−ｎ ” 、ｆ：の要部論
理解釈回分用いて説明すれば、次の如きとな、ろ。
装置平面図と、ｉＡ ２ Ｉ−ｎ ” 、ｆ：の要部論
理解釈回分用いて説明すれば、次の如きとな、ろ。
ｔなわち半導体基体（１）に例えば３ＮＯ几回路を１１
１８えるブロック（２）、２ＮＡＮＩ）回路を備えろブ
ロック（３）、：（ＮＡＮＤ回路を備えろブロック（イ
）、フリラグフロップ回路を備えるブロック（５）、ｔ
の他種々の論理機能を備えるブロック（６）、 （７）
、 （０１、（９）を用、（ｋし、ブロック（イｌ
、 （６１、（“２）、（７）、＋１２げにブロック（
３）。
１８えるブロック（２）、２ＮＡＮＩ）回路を備えろブ
ロック（３）、：（ＮＡＮＤ回路を備えろブロック（イ
）、フリラグフロップ回路を備えるブロック（５）、ｔ
の他種々の論理機能を備えるブロック（６）、 （７）
、 （０１、（９）を用、（ｋし、ブロック（イｌ
、 （６１、（“２）、（７）、＋１２げにブロック（
３）。
（８） 、 （！”ｉ） 、（９）をそれぞれ横方向に
連接配置して論理機能ブロック段（ｌＪ、 （１１１を
設け、更にこの論理機６目ブロック段ｆｉＪ 、 （Ｉ
ｌｌを（従方向に所＞’＋’−間隔を隔′〔て設置ηし
、ブロック段（ｉ−１と（殿との間においてそれぞれの
ブロックを接続して所望の機能を持−）回路システムを
得るものである。
連接配置して論理機能ブロック段（ｌＪ、 （１１１を
設け、更にこの論理機６目ブロック段ｆｉＪ 、 （Ｉ
ｌｌを（従方向に所＞’＋’−間隔を隔′〔て設置ηし
、ブロック段（ｉ−１と（殿との間においてそれぞれの
ブロックを接続して所望の機能を持−）回路システムを
得るものである。
例えば′ｇｉＪ２図に示す回路構成の如きのシステムを
形成する々らば、＜３ＮＯＲ回路（２）を備えるブロッ
ク（２）ノ入力端子（２ａ ） Ｋ、２ ＮＡＮＤ 回
Ｖ８ （ｆＩ） ヲ（＋Ｉ Ｌ ルブロック（３）の出
力端子（３Ｃ）を接続１−７、入力端子（２ｂ）には３
ＮＡＮＤ回路ｔｉ＋を備えるブロック（４）の出力端子
（４ｄ）を入力する。そして入力端子（２Ｃ）にはフリ
ツプフロツプ回路（ｉ）を１１１ｕえるブロック（５）
の出力（５ｂ）を接続することにより得られる。
形成する々らば、＜３ＮＯＲ回路（２）を備えるブロッ
ク（２）ノ入力端子（２ａ ） Ｋ、２ ＮＡＮＤ 回
Ｖ８ （ｆＩ） ヲ（＋Ｉ Ｌ ルブロック（３）の出
力端子（３Ｃ）を接続１−７、入力端子（２ｂ）には３
ＮＡＮＤ回路ｔｉ＋を備えるブロック（４）の出力端子
（４ｄ）を入力する。そして入力端子（２Ｃ）にはフリ
ツプフロツプ回路（ｉ）を１１１ｕえるブロック（５）
の出力（５ｂ）を接続することにより得られる。
それらブロックの入出力端子の相互接続は、集積化を考
慮して横方向すなわちＸ方向配線群（イ）をアルミニウ
ム配線により行い、縦方向すなわちＹ方向配線群ＣＨ１
１を多結晶シリコン配線により行う２層配線構造とした
。そしてそれらＸ方向のアルミニウム配線、Ｙ方向の多
結晶シリコン配線は、その配線抵抗を極力小さく、Ｆｔ
−）その配線パターンをできるだけ簡略化して形成］″
ろ。
慮して横方向すなわちＸ方向配線群（イ）をアルミニウ
ム配線により行い、縦方向すなわちＹ方向配線群ＣＨ１
１を多結晶シリコン配線により行う２層配線構造とした
。そしてそれらＸ方向のアルミニウム配線、Ｙ方向の多
結晶シリコン配線は、その配線抵抗を極力小さく、Ｆｔ
−）その配線パターンをできるだけ簡略化して形成］″
ろ。
このように、あらかｌ二め各プロツルを用意しておいて
それら各ブロックの配線を行う事は、素子数の増加や、
装置の微細化をかなり考慮できる高密度ＬＳＩの提供を
可能にした。
それら各ブロックの配線を行う事は、素子数の増加や、
装置の微細化をかなり考慮できる高密度ＬＳＩの提供を
可能にした。
「背は技術の問題薇」
しかしながら、それらＬＳＩを更に微細化するに当って
は以下のような問題へを提出した。
は以下のような問題へを提出した。
すなわち、それらＸ方向、Ｙ方向の配線部を形成するに
当だってＶよ、同−配＆Ｉ月１ｐの各配線は同一平面上
に設けられること、またその配線電気抵抗セ、信号伝播
遅延時間を：４獄する必彎があるので−すれら配線寸法
に限界が生じた３゜ ノ゛°な１）ら、−ぞ゛のｋ（１４・１１拡大国をｔα
：う図に示しだよりに、Ｘ方向配を宝Ｉ洋（２Ｉのアル
ミニウム配置４．ｌｌ、アルミ切）Ｌを防止−する意味
で、）’ｌ（ヒト８ミク■］ンの幅を必要とした。
当だってＶよ、同−配＆Ｉ月１ｐの各配線は同一平面上
に設けられること、またその配線電気抵抗セ、信号伝播
遅延時間を：４獄する必彎があるので−すれら配線寸法
に限界が生じた３゜ ノ゛°な１）ら、−ぞ゛のｋ（１４・１１拡大国をｔα
：う図に示しだよりに、Ｘ方向配を宝Ｉ洋（２Ｉのアル
ミニウム配置４．ｌｌ、アルミ切）Ｌを防止−する意味
で、）’ｌ（ヒト８ミク■］ンの幅を必要とした。
またアルミニウム配線１°１尾間の寸法（Ｂ）もそれら
各記録量の短絡を防ｌ］−する意味で最低８ミクロンの
値を必要とｌ−だ。
各記録量の短絡を防ｌ］−する意味で最低８ミクロンの
値を必要とｌ−だ。
そしてまた、Ｙ方向配線群（２１）の多結晶シリコン配
線とのコンタクト部分θりにおいては、コンタクトマス
クズレを考１・７して、そのアルミ配線の幅（Ｐｊ）を
片側（Ｃ）の＝Ｊ法として、４ミクロン心安とした。
線とのコンタクト部分θりにおいては、コンタクトマス
クズレを考１・７して、そのアルミ配線の幅（Ｐｊ）を
片側（Ｃ）の＝Ｊ法として、４ミクロン心安とした。
よって１．すれらコンタクト部分（１つを有する配線部
分においては、その配線相互間の寸法（［）は、（Ｂ）
＋（Ｃ）の値と々す、１２ミクロンとなってしまった。
分においては、その配線相互間の寸法（［）は、（Ｂ）
＋（Ｃ）の値と々す、１２ミクロンとなってしまった。
しって、これら限界値寸法により形成した周知Ｔ、 Ｓ
Ｉの配線部は、ブロック部との面積比で考えると、そ
の比を通常；３：２〜５：２としてしまった。乙の値か
ら理解できるように、高密度化を考（・寵し九〇、ｆＪ
方式に１：るＬ Ｓ Ｉに１？いては、その配、１１部
の占める面ｆ′青が半分以ヒとなるので、配線部におけ
るマスクパターンの配置＋ｆｆｉをがなり綿密に考慮す
る必要があった１、 ゛「発明の目的」 本発明は上記問題点を鑑、与だ半導体装置の配線方式に
関するものであ１）、その１４的とするところけ、半導
体装置の配線占有面積る−か々り縮小化できる半導体装
置の配線方式を提供するものである。
Ｉの配線部は、ブロック部との面積比で考えると、そ
の比を通常；３：２〜５：２としてしまった。乙の値か
ら理解できるように、高密度化を考（・寵し九〇、ｆＪ
方式に１：るＬ Ｓ Ｉに１？いては、その配、１１部
の占める面ｆ′青が半分以ヒとなるので、配線部におけ
るマスクパターンの配置＋ｆｆｉをがなり綿密に考慮す
る必要があった１、 ゛「発明の目的」 本発明は上記問題点を鑑、与だ半導体装置の配線方式に
関するものであ１）、その１４的とするところけ、半導
体装置の配線占有面積る−か々り縮小化できる半導体装
置の配線方式を提供するものである。
中たその第２の目的とするところは、配線マスクパター
ンの設計をＣＡ Ｄ ｉ＝乙より単時間処理できる半導
体装置の配線方式を提ｆｌｌ：＃“るものである。
ンの設計をＣＡ Ｄ ｉ＝乙より単時間処理できる半導
体装置の配線方式を提ｆｌｌ：＃“るものである。
し発明の概要］
本発明によれば、ｆ・ｎ々（１）ｉｊ：′ｉ理ｆ 犠ｆ
ｉｌ：を備えろ蝮数のブロックを半導体基体内に横（又
はＦ道）方向に連接配置するとともに縦（又は（１０方
向に所定間隔を隔てて配設された多数の論理ＩＵ ｒｉ
Ｉブロック段と、各ブロック段間で各ブロックの入出力
端子を相互接続する縦・横の配線群とからなり、該縦又
は横の配線群の少くとも一方奈、第１の配線層と第２の
配線層とで構成し、腓っ該第１と第２の配線層を墨なる
千面トに形成したことを特徴とする半・、１１体装置の
配目方式を４１Ｌ供するものである。
ｉｌ：を備えろ蝮数のブロックを半導体基体内に横（又
はＦ道）方向に連接配置するとともに縦（又は（１０方
向に所定間隔を隔てて配設された多数の論理ＩＵ ｒｉ
Ｉブロック段と、各ブロック段間で各ブロックの入出力
端子を相互接続する縦・横の配線群とからなり、該縦又
は横の配線群の少くとも一方奈、第１の配線層と第２の
配線層とで構成し、腓っ該第１と第２の配線層を墨なる
千面トに形成したことを特徴とする半・、１１体装置の
配目方式を４１Ｌ供するものである。
［発明の実Ａｆ！ｉ ｆ：：ＩＩ １
次にＬ配本発明の［１的をよりｔ〈理解するために第４
図、第５図を参照しながら木発ＩＪりの一実）・缶１（
１１を説明する。
図、第５図を参照しながら木発ＩＪりの一実）・缶１（
１１を説明する。
第４１°”？４ｎ、本発明１（・１１５式に、しり製造
した半導体集積回路内１１Ｊ、ρ）平面図を示すもので
ある。尚、第４図に示す一装置；２は第１図に示したブ
ロック配置を本発明配線方式により形成したもので、各
部同一名称のものに一ついては、同符号を附した１、第
４［２Ｊにおい−Ｃ５は半導体基体（１）は種々の論理
機ｔｉｈ ヲ持−） ？・１〆（の論１１１１ブロック
（２）〜（９）を備える。それら論理ブロック（４）
、 （６１、（２１、（力又は（：１） ； （８）
、（５）、（９）はそれぞれ（端方向すなわちＸ方向に
連接配置され論理（１能ブロック段（ｊｌ 、 Ｑｌ）
をｆｉｔ成し、更にそのブロック段部と（け）とは縦方
向すなわちＹ方向に所定間隔を隔−ごて多数段に配列さ
れる。ここではＸ方向に２列配列としだ。
した半導体集積回路内１１Ｊ、ρ）平面図を示すもので
ある。尚、第４図に示す一装置；２は第１図に示したブ
ロック配置を本発明配線方式により形成したもので、各
部同一名称のものに一ついては、同符号を附した１、第
４［２Ｊにおい−Ｃ５は半導体基体（１）は種々の論理
機ｔｉｈ ヲ持−） ？・１〆（の論１１１１ブロック
（２）〜（９）を備える。それら論理ブロック（４）
、 （６１、（２１、（力又は（：１） ； （８）
、（５）、（９）はそれぞれ（端方向すなわちＸ方向に
連接配置され論理（１能ブロック段（ｊｌ 、 Ｑｌ）
をｆｉｔ成し、更にそのブロック段部と（け）とは縦方
向すなわちＹ方向に所定間隔を隔−ごて多数段に配列さ
れる。ここではＸ方向に２列配列としだ。
この装置にｆ［１み込まれるブロックの種類と個数は、
−１′の得ようとする装置のシステム機能によりで選ば
れ、例えｒ、ｌ： ’ｉｉｉ子式ト江に旧Ｉ）他用Ｌ
Ｓ Ｉにおいて・ フリップフロッグ回路Ｖｔ、几ＳＴ
ｐ 、 ｐをそのセット数、リセット数の違いによ
り＋１類を分ける七、約数ｊｏｉとなり、Ｎ Ａ Ｎ
Ｉ） ｉｊｌ路、ＡＮＤ回路、ＮＯ几回路、０ａ回路等
の各種ゲート回１１８も、そのゲート数を違えると、そ
れぞれ約数１０種となる。またレジスタ、全加減算回路
、バッファ回路等もそれぞれブロック化ｔ、 −ｃ 、
数ｒｉｌｌ類形成する。尚ゲート回路については、ＮＡ
Ｎ ｒ）／Ｎ（ｌ Ｉｔ・回路等の１合ゲート回路も形
成ｔ′ろ。こりｔらブロック数は、総合すると約数十〜
数百種１となり。
−１′の得ようとする装置のシステム機能によりで選ば
れ、例えｒ、ｌ： ’ｉｉｉ子式ト江に旧Ｉ）他用Ｌ
Ｓ Ｉにおいて・ フリップフロッグ回路Ｖｔ、几ＳＴ
ｐ 、 ｐをそのセット数、リセット数の違いによ
り＋１類を分ける七、約数ｊｏｉとなり、Ｎ Ａ Ｎ
Ｉ） ｉｊｌ路、ＡＮＤ回路、ＮＯ几回路、０ａ回路等
の各種ゲート回１１８も、そのゲート数を違えると、そ
れぞれ約数１０種となる。またレジスタ、全加減算回路
、バッファ回路等もそれぞれブロック化ｔ、 −ｃ 、
数ｒｉｌｌ類形成する。尚ゲート回路については、ＮＡ
Ｎ ｒ）／Ｎ（ｌ Ｉｔ・回路等の１合ゲート回路も形
成ｔ′ろ。こりｔらブロック数は、総合すると約数十〜
数百種１となり。
第４図に示す例においてに、３ＮＯＲ回路をブロック（
２）に形１１２１〜．２ＮＡＮＤ回路全ブロック（３）
に形成する。また３ＮＡＮＤ回路をブロック（４）に、
フリップフロップ回路をブロック５に形成す乙。そして
、それぞれ３ＮＯＲ回路ブロック（２）の入力端子（２
ａ）には２ＮＡＮＤ回路ブロック（３）ノ出力端子（：
＋ｃ）を接続し、入力端子（２ｈ） Ｋは３ＮＡＮＤ回
路ブロック（４）の出力端子（４ｄ）を接続する。入力
端子（２ｃ）には、フリップフロップ回路ブロック（５
）の出力端子（ｆｉｂ）を１５’ｚ ｆＭ Ｌだもので
ある。そしてブロック（４）の入力端子（４ａ）、（４
１＋）、（４ｃ：）ブロック（３）の入力端子（３ａ）
。
２）に形１１２１〜．２ＮＡＮＤ回路全ブロック（３）
に形成する。また３ＮＡＮＤ回路をブロック（４）に、
フリップフロップ回路をブロック５に形成す乙。そして
、それぞれ３ＮＯＲ回路ブロック（２）の入力端子（２
ａ）には２ＮＡＮＤ回路ブロック（３）ノ出力端子（：
＋ｃ）を接続し、入力端子（２ｈ） Ｋは３ＮＡＮＤ回
路ブロック（４）の出力端子（４ｄ）を接続する。入力
端子（２ｃ）には、フリップフロップ回路ブロック（５
）の出力端子（ｆｉｂ）を１５’ｚ ｆＭ Ｌだもので
ある。そしてブロック（４）の入力端子（４ａ）、（４
１＋）、（４ｃ：）ブロック（３）の入力端子（３ａ）
。
（３＋１）ブロック（５）の入力端子（５ａ）にそシ１
．ぞれ、任意の入力（１号を印加して、それぞれのブロ
ックの出力端：ｆ−にうＣ）、（車１）、（５１）ｌの
出力をブロック（２）の入力端子（２ａ） 、 （２ｈ
） 、 （２ｃ）で受けて、−ｔ （０３Ｎ ＯＩＬ
回路の出力端子（２ｄ）に出力するＬうに成したもので
ある。
．ぞれ、任意の入力（１号を印加して、それぞれのブロ
ックの出力端：ｆ−にうＣ）、（車１）、（５１）ｌの
出力をブロック（２）の入力端子（２ａ） 、 （２ｈ
） 、 （２ｃ）で受けて、−ｔ （０３Ｎ ＯＩＬ
回路の出力端子（２ｄ）に出力するＬうに成したもので
ある。
この時、各ブロックの入出力端子の相互配線接ｆｆ’ｆ
、 Ｉｔ：Ｌ、ブロック段ＱＪ ）−、ｆｌｌ！との間
の領域において、各ブロックの入出力端子に接続さ相５
る縦方向す々；１ツちＹ方向の配置群（２りと、それら
配線群（辿相互間を接続ノーろ横方向すな−１）ちＸ方
向の配線群轡とにより行われる。そしてＹ方向の配線群
（（９）は多結晶シリコン配線層の１層により形成し、
Ｘ方向の配線群（イ）ｔよ成る平面上に配、置する第１
の配線層（２０ａ）とこれと異なる平面上に配置６する
第２の配線層（２０ｂ）との２層措造とし、ここでは例
えば第１の配線層（２０ａ）としてｄ半導体基体上に形
成するアルミニウム層を用い、一方第２の配線層（２０
ｈ）としては半導体基体内に〕′へ択拡散により形成す
る拡散層を用いろ。
、 Ｉｔ：Ｌ、ブロック段ＱＪ ）−、ｆｌｌ！との間
の領域において、各ブロックの入出力端子に接続さ相５
る縦方向す々；１ツちＹ方向の配置群（２りと、それら
配線群（辿相互間を接続ノーろ横方向すな−１）ちＸ方
向の配線群轡とにより行われる。そしてＹ方向の配線群
（（９）は多結晶シリコン配線層の１層により形成し、
Ｘ方向の配線群（イ）ｔよ成る平面上に配、置する第１
の配線層（２０ａ）とこれと異なる平面上に配置６する
第２の配線層（２０ｂ）との２層措造とし、ここでは例
えば第１の配線層（２０ａ）としてｄ半導体基体上に形
成するアルミニウム層を用い、一方第２の配線層（２０
ｈ）としては半導体基体内に〕′へ択拡散により形成す
る拡散層を用いろ。
各ブロック（２）〜（９）の入出力端子間の相互配線接
Ｉｔ ｆｃ ”Ｉっては、Ｘ方向配線群（没のアルミニ
ウムの第１の配線層（２１）ａ）と１広散の第２配９ネ
層（加ｂ）とを所定関係に配置し、所定のＸ方向配線群
（？υと接続して々る。例えば、Ｙ方向配線群１′翅の
うち、例えばブロック（２）の入力端子（２ｈ）に接続
する配線（２１ｂ ＞第１配線層（２（ｌ ａ）により
コンタクト部（１′！ｊを介して相互接続し、Ｙ方向配
線群（ロ）のうｊフ、ブロック（２）の入力端子（２ａ
）に接続する配線（２１ａ）とブロック（３）の出力端
子（３Ｃ）に接続する配線（２ＩＣ）とけ、横方向配線
群［株］のうち拡散の第２配綜層（加ｈ）によりコンタ
クト部（＋４）を介して相互接続ｒる。それぞれ、Ｘ方
向配線群１少とＹ方向配線群（、ｉＵ）とは、相互配線
キャパシタンスを最大限前駅りして形成される。
Ｉｔ ｆｃ ”Ｉっては、Ｘ方向配線群（没のアルミニ
ウムの第１の配線層（２１）ａ）と１広散の第２配９ネ
層（加ｂ）とを所定関係に配置し、所定のＸ方向配線群
（？υと接続して々る。例えば、Ｙ方向配線群１′翅の
うち、例えばブロック（２）の入力端子（２ｈ）に接続
する配線（２１ｂ ＞第１配線層（２（ｌ ａ）により
コンタクト部（１′！ｊを介して相互接続し、Ｙ方向配
線群（ロ）のうｊフ、ブロック（２）の入力端子（２ａ
）に接続する配線（２１ａ）とブロック（３）の出力端
子（３Ｃ）に接続する配線（２ＩＣ）とけ、横方向配線
群［株］のうち拡散の第２配綜層（加ｈ）によりコンタ
クト部（＋４）を介して相互接続ｒる。それぞれ、Ｘ方
向配線群１少とＹ方向配線群（、ｉＵ）とは、相互配線
キャパシタンスを最大限前駅りして形成される。
配線部の占める面積の最小化を考ｒｚシた嫉良配線配置
は、Ｘ方向配線群のにおけるアルミニウムの第１配線層
（２０ａ）と拡散の第２配線層（Δ市）とを岳い違い（
（，１１一つ重ならない程度ｉｔ互いに接近さけて形成
することである。
は、Ｘ方向配線群のにおけるアルミニウムの第１配線層
（２０ａ）と拡散の第２配線層（Δ市）とを岳い違い（
（，１１一つ重ならない程度ｉｔ互いに接近さけて形成
することである。
ｒ々わら、第５図の本発明配線要部図に示す如＜ｒこ、
多結晶シリコンからなるＹ方向配線群ｈａＣ２１）とＸ
方向配線群１ｊＪ）に＃：、ｌ）る−ｒルミニウムの第
１配線層（２，Ｔ）ａ）と１、その配線ギャパシタを十
分に考慮した寸法にて形成１〜、その配線相互間も、そ
ｔｌら配線の短ｉ−ｈを防１ヒできる最小寸法にて形成
する。。
多結晶シリコンからなるＹ方向配線群ｈａＣ２１）とＸ
方向配線群１ｊＪ）に＃：、ｌ）る−ｒルミニウムの第
１配線層（２，Ｔ）ａ）と１、その配線ギャパシタを十
分に考慮した寸法にて形成１〜、その配線相互間も、そ
ｔｌら配線の短ｉ−ｈを防１ヒできる最小寸法にて形成
する。。
そして、Ｘ方向配線群（”囮のうち拡散の第２配線層（
’、シ（ｌｌ＋ ）をそのアルミニウムの第２配線ｒＱ
（２１１ｑ ） 相互間に配［；Ｔしろ。との拡１（
ｉの第２配線層（加ｈ）ｆｚト、アルミニウムの？１１
１配ｅＮ １％５ Ｃ’２１）ａ ）との相互キャパシ
タンスを最大限Ｋ ８’ ！’、Ｍする意味で、アルミ
ニウム配線とは重ならない程１【にｎいに接近さリ−て
、基板内（て拡散により段）味いに形成したものである
。
’、シ（ｌｌ＋ ）をそのアルミニウムの第２配線ｒＱ
（２１１ｑ ） 相互間に配［；Ｔしろ。との拡１（
ｉの第２配線層（加ｈ）ｆｚト、アルミニウムの？１１
１配ｅＮ １％５ Ｃ’２１）ａ ）との相互キャパシ
タンスを最大限Ｋ ８’ ！’、Ｍする意味で、アルミ
ニウム配線とは重ならない程１【にｎいに接近さリ−て
、基板内（て拡散により段）味いに形成したものである
。
そうすることにｌ：ｉ、相互配９９キャパシタンスを考
慮した−にで、向えば今まで１０本の′ｒルミニウム配
線のろで行っていた横方向配線の半分を拡散の配線層に
変換でき、またその拡散の１ｇ２配線層は、そ）Ｌら丁
ルミニウムの配１ｉ４１層と異なる平面上に配置でき、
１．２かもそのアルミニウムの記録量にそれと接近さ（
？て形成すること７′バでき、よって配線占有面積を約
半分減小できたものである。
慮した−にで、向えば今まで１０本の′ｒルミニウム配
線のろで行っていた横方向配線の半分を拡散の配線層に
変換でき、またその拡散の１ｇ２配線層は、そ）Ｌら丁
ルミニウムの配１ｉ４１層と異なる平面上に配置でき、
１．２かもそのアルミニウムの記録量にそれと接近さ（
？て形成すること７′バでき、よって配線占有面積を約
半分減小できたものである。
以上本発明配線Ｊｊ式・′）−ｖノ１′１例を装置平面
図をもって説明した。次にこれＣ〕配置゛、’：ｊｌ方
式によった装置配線部の製造ブτＩ Ｉｔス全＋ｌＴ
６ （１仏）〜（Ｆ）に示す製造プロヒス図をもって説
明１−も、 尚、これら配線部は、ブロック部に形成Ｉトられろ各半
導体素子の形成プロ［ニス（・〜併用しでも形成できる
ものである。
図をもって説明した。次にこれＣ〕配置゛、’：ｊｌ方
式によった装置配線部の製造ブτＩ Ｉｔス全＋ｌＴ
６ （１仏）〜（Ｆ）に示す製造プロヒス図をもって説
明１−も、 尚、これら配線部は、ブロック部に形成Ｉトられろ各半
導体素子の形成プロ［ニス（・〜併用しでも形成できる
ものである。
第６図（４）〜（Ｆ）に示す製造プロ］ニスにおいて、
まずＮ型半導体基体０υに・ち択拡散配線領賊（＋ｉ
、 ＧＬ′０を形成する。領１或（１渇と領域（（濠の
間隔はその間隔中に後のプロセスで形成せられもアルミ
ニウム配線全十分設置でへる間隔（例５えば、少なくと
も８ミクロン以上。）であることが望ましい。次にフィ
ールド酸化膜（）０を装置全体に形成し、後Ｃ形成する
多結晶シリコン配線（４０ａ ）と、拡散配線領域（ト
）との−ｙンタクトを取る部分０９と、後のプロセスに
て拡散配線領域（４υを形成する部分（→を、選択エッ
チンク冒て１．り除去打ろっ次て（Ｒ） ｌ四に示す′
ごとくフィールド酸イ１廻１（口、旬１：すＵ−の厚さ
を小と一１゛る熱酸化膜（１７）をその開［１部ｆ：ｌ
！’ｉ） 、 Ｉ Ｉｉ）に形成すへ。次に（（’）図
に示ｒ如く、拡散配線領域Ｃａ１ｌ ）−の、ボンタク
ト部分−と開［］部Ｃ（！ｌを酸化膜（３カをエツチン
グ除去して形成す乙。どの時、その開「１部（狗、 （
３１はその酸化膜の厚さが−ｊい（７）で（，７密に穴
開１を行う１１（ハ曾Ｃき、開「］部ｆｆ（ｌに、ｂい
Ｃは、１′［ヤ化Ｊｌｑ （３！ｌａ）が９’％ ルｔ
＞ ？’ｌ ｌ’ｉ’： ’ｃ ｆｔら装置全面に多結
晶シリコンハ１を波督し、多結晶シリコン配線（イＱａ
） 、 （４ｆＴｏ ） 全形成ｔ”る。この時、多結
晶シリコン配線（４０ｂ）に忰いＣ１・土、その端部を
簿い酸ｆｌ： ｈ・Ｉ （：＋（＋ａ ）の７弓１４部
を呻微小マ１法の間隔をあけろ。（図示しない１、）次
に多結晶シリコン配線以外の薄い酸化膜（３９ａ ）を
除去しる。（図示し々い。）次に装置を不純物酸化雰囲
気中に載置することにｔす、（１１）図に示Ｊ−如く、
多結晶シリコン配線（・ｌ０ａ）（４（１１） ）に導
１１１性＋待たせると共に、土たＩＩ７、敗配紳頗１曳
（ツ１）を形成する。ト二〇時拡散配線ｊｊ（Ｊ 、１
或（旬は配線（１＋１ｂ ）λ、領域（旬のコンタクト
を同時に行うことから不純物拡散深さを（４１Ｎを浅く
してし十うが、電気的な問題はない。
まずＮ型半導体基体０υに・ち択拡散配線領賊（＋ｉ
、 ＧＬ′０を形成する。領１或（１渇と領域（（濠の
間隔はその間隔中に後のプロセスで形成せられもアルミ
ニウム配線全十分設置でへる間隔（例５えば、少なくと
も８ミクロン以上。）であることが望ましい。次にフィ
ールド酸化膜（）０を装置全体に形成し、後Ｃ形成する
多結晶シリコン配線（４０ａ ）と、拡散配線領域（ト
）との−ｙンタクトを取る部分０９と、後のプロセスに
て拡散配線領域（４υを形成する部分（→を、選択エッ
チンク冒て１．り除去打ろっ次て（Ｒ） ｌ四に示す′
ごとくフィールド酸イ１廻１（口、旬１：すＵ−の厚さ
を小と一１゛る熱酸化膜（１７）をその開［１部ｆ：ｌ
！’ｉ） 、 Ｉ Ｉｉ）に形成すへ。次に（（’）図
に示ｒ如く、拡散配線領域Ｃａ１ｌ ）−の、ボンタク
ト部分−と開［］部Ｃ（！ｌを酸化膜（３カをエツチン
グ除去して形成す乙。どの時、その開「１部（狗、 （
３１はその酸化膜の厚さが−ｊい（７）で（，７密に穴
開１を行う１１（ハ曾Ｃき、開「］部ｆｆ（ｌに、ｂい
Ｃは、１′［ヤ化Ｊｌｑ （３！ｌａ）が９’％ ルｔ
＞ ？’ｌ ｌ’ｉ’： ’ｃ ｆｔら装置全面に多結
晶シリコンハ１を波督し、多結晶シリコン配線（イＱａ
） 、 （４ｆＴｏ ） 全形成ｔ”る。この時、多結
晶シリコン配線（４０ｂ）に忰いＣ１・土、その端部を
簿い酸ｆｌ： ｈ・Ｉ （：＋（＋ａ ）の７弓１４部
を呻微小マ１法の間隔をあけろ。（図示しない１、）次
に多結晶シリコン配線以外の薄い酸化膜（３９ａ ）を
除去しる。（図示し々い。）次に装置を不純物酸化雰囲
気中に載置することにｔす、（１１）図に示Ｊ−如く、
多結晶シリコン配線（・ｌ０ａ）（４（１１） ）に導
１１１性＋待たせると共に、土たＩＩ７、敗配紳頗１曳
（ツ１）を形成する。ト二〇時拡散配線ｊｊ（Ｊ 、１
或（旬は配線（１＋１ｂ ）λ、領域（旬のコンタクト
を同時に行うことから不純物拡散深さを（４１Ｎを浅く
してし十うが、電気的な問題はない。
ただ、領１・目１１１）１：形成ｒろに当たって、多結
晶シリコン配線（（ｎｂ ）の先ず’、：Ａｊ Ｋ酸化
ｉｌｌを残トと、浅い領域（４１ａ）と、領域（４１ｂ
）の間にピンチ オフ領域を作ってしまうのＣ，前記し
た多に、＋１晶シリコン配線（４０ｂ ）の形成に当だ
って、その先端゛を、薄い酸化膜（３９ａ）の先端より
隔すことシよそれなりの効果がある。
晶シリコン配線（（ｎｂ ）の先ず’、：Ａｊ Ｋ酸化
ｉｌｌを残トと、浅い領域（４１ａ）と、領域（４１ｂ
）の間にピンチ オフ領域を作ってしまうのＣ，前記し
た多に、＋１晶シリコン配線（４０ｂ ）の形成に当だ
って、その先端゛を、薄い酸化膜（３９ａ）の先端より
隔すことシよそれなりの効果がある。
次に（Ｆ、）図の如く、装置全面に絶縁膜（Ｑを形成す
る。そして次に（Ｆ）図に示す如く、多結晶シリコン層
（４０Ｂ ）にアルミニウム配りを接続する点にコンタ
クト用の穴を設けて、アルミニウム配線Ｉｌｌ 全形成
し゛ＣＣ直置配線は完成針ろ。
る。そして次に（Ｆ）図に示す如く、多結晶シリコン層
（４０Ｂ ）にアルミニウム配りを接続する点にコンタ
クト用の穴を設けて、アルミニウム配線Ｉｌｌ 全形成
し゛ＣＣ直置配線は完成針ろ。
以上の一実施例は、Ｙ方向配線群りを多結晶シリコン配
線により行い、Ｘ方向量９宇群りにおける第１配線層（
２０ａ）としてアルミニウム配線を用い第２配線層（’
ａｌｈ ）として拡散配線を用いたものであるが、第７
図に示すごときに、Ｙ方向配線＃’ＨＤをアルミニウム
配りにより行い、Ｘ方向配線群りにおける第１配線層（
２，ｆ、ｌａ ）’＄結晶シリコン配線で行い、第２配
線層（２０ｈ）を拡散配線により行っても、ｔメハ製時
プロヒス数、配線方式・；′）効果は全くヂわらない。
線により行い、Ｘ方向量９宇群りにおける第１配線層（
２０ａ）としてアルミニウム配線を用い第２配線層（’
ａｌｈ ）として拡散配線を用いたものであるが、第７
図に示すごときに、Ｙ方向配線＃’ＨＤをアルミニウム
配りにより行い、Ｘ方向配線群りにおける第１配線層（
２，ｆ、ｌａ ）’＄結晶シリコン配線で行い、第２配
線層（２０ｈ）を拡散配線により行っても、ｔメハ製時
プロヒス数、配線方式・；′）効果は全くヂわらない。
尚、第７図の曲の実施例によった１臼、コンタク） ｉ
ｌｌ （＝ｉ、Ｙ方向配線群（“Ｊ・′）アルミニウム
配線とＸ方向配線群り））に才？ける拡散の第２配線層
（ａｌｂ）σ）コンタクトとなり、コンタクト（１のは
アルミニウム、配線（ＩＣ！：Ｘ方向配線群（唐に卦け
る多結晶ノリコンの第１配線層（２（ｌａ ）とのコン
タクトとな乙。又、史に他の実施１１・１１と１７て（
図示しない）Ｙ方向配線群（２Ｌ）を拡散層にて形１ｉ
１ｊ ｔ、、Ｘ方向配線群（」の第１配線層（２ｆｌｌ
）をアルミニウム配線、（７￥２配線層（２１１ｈ ）
を多結晶シリコン配線に［ることもできろ。
ｌｌ （＝ｉ、Ｙ方向配線群（“Ｊ・′）アルミニウム
配線とＸ方向配線群り））に才？ける拡散の第２配線層
（ａｌｂ）σ）コンタクトとなり、コンタクト（１のは
アルミニウム、配線（ＩＣ！：Ｘ方向配線群（唐に卦け
る多結晶ノリコンの第１配線層（２（ｌａ ）とのコン
タクトとな乙。又、史に他の実施１１・１１と１７て（
図示しない）Ｙ方向配線群（２Ｌ）を拡散層にて形１ｉ
１ｊ ｔ、、Ｘ方向配線群（」の第１配線層（２ｆｌｌ
）をアルミニウム配線、（７￥２配線層（２１１ｈ ）
を多結晶シリコン配線に［ることもできろ。
［発明の効果］
以り本発明にＬれば、配線部の面積縮小化を実現できた
半導体装置の配線方式を提供できたものである。そしで
、そのｌ）ν徴とするととろけ、Ｉ３・１３方〒（によ
る配線部において、特にそのＸ方向配線１１０を・ＩＴ
１の配線層と第２の配線層とで措成し、その第１と７
１２の配線層を互いに異なる平面−ヒにそれぞれ配置；
１シ、しかも第１の配線層を必要最小限寸法及び間隔に
て形成し月つその第１配晶良層間に第２の配線層をその
第１の配り層と重ならない程度に接近させて配置できも
だ３／）、その配線部の面積を約半分とすることができ
たものであも。
半導体装置の配線方式を提供できたものである。そしで
、そのｌ）ν徴とするととろけ、Ｉ３・１３方〒（によ
る配線部において、特にそのＸ方向配線１１０を・ＩＴ
１の配線層と第２の配線層とで措成し、その第１と７
１２の配線層を互いに異なる平面−ヒにそれぞれ配置；
１シ、しかも第１の配線層を必要最小限寸法及び間隔に
て形成し月つその第１配晶良層間に第２の配線層をその
第１の配り層と重ならない程度に接近させて配置できも
だ３／）、その配線部の面積を約半分とすることができ
たものであも。
例えばそれはイＳ８図（Ａ）に／賀すとと外のチップ角
３．２ ａｒｍ Ｘ ３．２閂の大きさのＬ ８ ｒペ
レットを、本発明配線方式によれば、（Ｂ）図（ＩＣ示
すごとくに、チップ角針３２闘×２４■とｔ−３こと／
長できだものである。これＬｔｉ１ｉ？積的にみても、
従来１０２４−としだものを７６８祠の面積にできたも
のであり、乙パーセントもの細限がでへたもので、ｈも
。との細限値は装置の歩留まり向にやコスト低減化に大
きな貢献を果たすものである。
３．２ ａｒｍ Ｘ ３．２閂の大きさのＬ ８ ｒペ
レットを、本発明配線方式によれば、（Ｂ）図（ＩＣ示
すごとくに、チップ角針３２闘×２４■とｔ−３こと／
長できだものである。これＬｔｉ１ｉ？積的にみても、
従来１０２４−としだものを７６８祠の面積にできたも
のであり、乙パーセントもの細限がでへたもので、ｈも
。との細限値は装置の歩留まり向にやコスト低減化に大
きな貢献を果たすものである。
Ｋ、例えばＸ方向配線群カ督１￥１と第２の配線層の２
層１・′り造にな−てもその配線設置１１時間は従来配
線設計時間と変わらない。な１１′かなれば、それは第
９図に示す、しうに、点（之とａｒｔ間を配線するにあ
たーでその配線方向をＸ１１ｊｌＩ方向と、Ｙ軸方向の
筆跡のみとし、Ｙ軸方向配線＋１１を例えば多結晶シリ
コン配線層にて形成し、Ｘ ＋ｌ１ｂ−）３向配線群の
うち奇数レベルＱを例えば、アルミニウムの第１配線層
で形成し、偶数レベル五を拡散の第２配線層で形成する
ように成したものである。
層１・′り造にな−てもその配線設置１１時間は従来配
線設計時間と変わらない。な１１′かなれば、それは第
９図に示す、しうに、点（之とａｒｔ間を配線するにあ
たーでその配線方向をＸ１１ｊｌＩ方向と、Ｙ軸方向の
筆跡のみとし、Ｙ軸方向配線＋１１を例えば多結晶シリ
コン配線層にて形成し、Ｘ ＋ｌ１ｂ−）３向配線群の
うち奇数レベルＱを例えば、アルミニウムの第１配線層
で形成し、偶数レベル五を拡散の第２配線層で形成する
ように成したものである。
この場合、Ｙ方向配線群の各ピッチは、約半分とする２
層配線とすると七ができた。
層配線とすると七ができた。
このように本発明配線方式によった場合でも、配線パタ
ーンは従来と同じに１括筆記されるので設計自由度は同
じである。また同じ設計自由度であシながら配線面積を
半分に縮小化できたものである。
ーンは従来と同じに１括筆記されるので設計自由度は同
じである。また同じ設計自由度であシながら配線面積を
半分に縮小化できたものである。
ｔっで１時間当、！７数１０万円の維持費を要する電算
機の処理時間を従来の配線方式と同じ時間で処理できた
ものである。
機の処理時間を従来の配線方式と同じ時間で処理できた
ものである。
以北本発明によれば半導体ｇ＆細化加工に供される半導
体装置の配線方式を提供できた。
体装置の配線方式を提供できた。
尚、本発明はここに特定の実施例を開示したが請求範囲
において同じ分野の人々によって考えうる種々の修正や
、変更を加え得ることは勿論である０
において同じ分野の人々によって考えうる種々の修正や
、変更を加え得ることは勿論である０
第１図はノドＩ３方式陀Ｊコロ２層配線１１′４造の従
来半導体装置の平面図、８Ａ２１ノ１はＩ３・ＪＪ方式
（Ｃよる半導体装１浄の論理システムの１部解釈１５４
、ξＪ ３ 図は第１図に示す１１′−導（−に装置の
ｃ”ｌｔ”、線部拡大図、第４図は本発明半導体装置の
配線方式を利用した半導体装置の実施例を示十平向ＩＩ
、第５図１・まＭ４図に示す半導体装置の配線部要部拡
大図、第６図は本発明半導体装置の配線方式を実際の装
置として形成する。場合のプロヒス図、ｐＡ７図は本発
明半導体装置の配線方式を利用した半導体装置の他の実
施例を示す平面図、第８図（Ａ）はτψ来配線方式にて
形成した半導体装置の大きさを表ゎｒ平面図、（Ｒ）は
本発明配線方式にて形成した半導体装置の大きさを表わ
す平面図、第９図は本発明配線方式を利用した半導体装
置の配線部を自動設ｎ１゛により設Ｈ１た配線パターン
図である。 １・・・半導体基体、 ２〜９・ブロック、世、υ・
・論理機能ブロック段、 否・・横方向ＣＸ方向）配線１ｉ１． ２Ｑａ・・・Ｍｌの配線層、 ２０ｂ・−どａ２の配線層、 ２１・・Ｊ聞方向（Ｙ方向）配線群。 （７３１７） 代理人 弁ｆｊｌｌ ｌ： 則
近 憲 （イｊ（ほか１に） 第１図 第３図 ２ 儂４図 第５図 ２Ｉ 第６図 第８図 （△）
来半導体装置の平面図、８Ａ２１ノ１はＩ３・ＪＪ方式
（Ｃよる半導体装１浄の論理システムの１部解釈１５４
、ξＪ ３ 図は第１図に示す１１′−導（−に装置の
ｃ”ｌｔ”、線部拡大図、第４図は本発明半導体装置の
配線方式を利用した半導体装置の実施例を示十平向ＩＩ
、第５図１・まＭ４図に示す半導体装置の配線部要部拡
大図、第６図は本発明半導体装置の配線方式を実際の装
置として形成する。場合のプロヒス図、ｐＡ７図は本発
明半導体装置の配線方式を利用した半導体装置の他の実
施例を示す平面図、第８図（Ａ）はτψ来配線方式にて
形成した半導体装置の大きさを表ゎｒ平面図、（Ｒ）は
本発明配線方式にて形成した半導体装置の大きさを表わ
す平面図、第９図は本発明配線方式を利用した半導体装
置の配線部を自動設ｎ１゛により設Ｈ１た配線パターン
図である。 １・・・半導体基体、 ２〜９・ブロック、世、υ・
・論理機能ブロック段、 否・・横方向ＣＸ方向）配線１ｉ１． ２Ｑａ・・・Ｍｌの配線層、 ２０ｂ・−どａ２の配線層、 ２１・・Ｊ聞方向（Ｙ方向）配線群。 （７３１７） 代理人 弁ｆｊｌｌ ｌ： 則
近 憲 （イｊ（ほか１に） 第１図 第３図 ２ 儂４図 第５図 ２Ｉ 第６図 第８図 （△）
Claims (1)
- 各ｆ＋Ｊ７論理機ｎ）３ブロツクを半導体基体内に横（
又は縦）方向に連接配置するとともに縦（又は横）方向
に所定間隔を隔てて配置された多数の論理機能ブロック
没と、各ブロック股間で各ブロックの入出力端子を相互
接続する縦・横の配線群とからなる半導体装置の配線方
式にしいて、前記縦又は横の配線群の少なくとも一方が
、第１の配線層と第２の配線層とからなり、核ｆｆ１ｉ
ｌ（１七瀉２の配線層が異なる平面上に形成されてなる
ことを特徴とする半導体装置の配線方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14954783A JPS5956742A (ja) | 1983-08-18 | 1983-08-18 | 半導体装置の |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14954783A JPS5956742A (ja) | 1983-08-18 | 1983-08-18 | 半導体装置の |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9541876A Division JPS5321584A (en) | 1976-08-12 | 1976-08-12 | Wiring system of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956742A true JPS5956742A (ja) | 1984-04-02 |
| JPS6350859B2 JPS6350859B2 (ja) | 1988-10-12 |
Family
ID=15477534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14954783A Granted JPS5956742A (ja) | 1983-08-18 | 1983-08-18 | 半導体装置の |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956742A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621248A (ja) * | 1985-03-22 | 1987-01-07 | Nec Corp | 半導体集積回路の配線方式 |
-
1983
- 1983-08-18 JP JP14954783A patent/JPS5956742A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621248A (ja) * | 1985-03-22 | 1987-01-07 | Nec Corp | 半導体集積回路の配線方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6350859B2 (ja) | 1988-10-12 |
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