JPS60206047A - 多層配線を有する半導体集積回路 - Google Patents
多層配線を有する半導体集積回路Info
- Publication number
- JPS60206047A JPS60206047A JP59062494A JP6249484A JPS60206047A JP S60206047 A JPS60206047 A JP S60206047A JP 59062494 A JP59062494 A JP 59062494A JP 6249484 A JP6249484 A JP 6249484A JP S60206047 A JPS60206047 A JP S60206047A
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- Japan
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- region
- wiring
- layer
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体集積回路、特に多層配線を有する半導体
集積回路に関する。
集積回路に関する。
（ロ） 従来技術
最近半導体集積回路の集積度向上を図るため多層配線構
造を採用し、配線にフレキシビリティを持たせて回路素
子の高集積化を図つ℃いる。Ｊ９ｒる多層配線構造とし
てはポリイミドを層間絶縁膜として用いる特公昭５１−
４４８７１号公報が知られている。
造を採用し、配線にフレキシビリティを持たせて回路素
子の高集積化を図つ℃いる。Ｊ９ｒる多層配線構造とし
てはポリイミドを層間絶縁膜として用いる特公昭５１−
４４８７１号公報が知られている。
第１図は従来の２チャンネルアンプ回路を組み込んだＩ
Ｃパターンの配置を示している。ペレットの中央部には
電源（Ｖｃｃ）ラインが左右に配置され、ペレットの３
辺の周辺には接地（ＧＮＤ）ラインが配置されている。
Ｃパターンの配置を示している。ペレットの中央部には
電源（Ｖｃｃ）ラインが左右に配置され、ペレットの３
辺の周辺には接地（ＧＮＤ）ラインが配置されている。
電源ラインの上側と下側にはそれぞれ１チヤンネルと２
チヤンネルのアンプ回路が形成するトランジスタ、抵抗
、ダイオード等の回路素子を半導体基板（１１に形成し
ている。
チヤンネルのアンプ回路が形成するトランジスタ、抵抗
、ダイオード等の回路素子を半導体基板（１１に形成し
ている。
そして基板上の酸化シリコンより成る第１の絶縁膜（２
）上には蒸着アルミニウムより成るｇｌを極層（３）を
形成し、回路素子間の接続を行い各チャンネルのアンプ
回路を構成している。斜線で示した電源ラインおよびア
ースラインも第１電極層（３）で形成される。続いて層
間絶縁をする第２の絶縁膜（４）を第１の絶縁膜（２）
上に設け、その上に第２電極層（５）を蒸着アルミニウ
ムで形成している。第２電極層ｆ５１はＡ−＋Ａ、Ｂ−
＋Ｂ、Ｃ−＋Ｃｓ Ｄ−＋ＤおよびＥ→Ｅの如く第１電
極層（３）とスルーホールを介して接続され所足の回路
を構成する様に第１電極層（３）とオーバーラツプして
設けられている。特に２チャンネルアンプ回路を内蔵す
る半導体集積回路ではＢＴＬ接続をしてパワーアップを
図ることが多（、熱保護回路、過電圧検出回路、ＡＳＯ
保護回路等他チャンネルからの検出信号を必要とする場
合が多い。従って第２電極層（５）間でも父叉する必要
が生じ、この場合第１電極層（３）を用いてクロス配線
を行っている。このクロス配線構造は第２図に示す如（
、一方の第２電極層（５）は第１電極層（３）によりト
ンネルされ、他方の第２電極層（５）は第２の絶縁膜（
４）により絶縁されている。
）上には蒸着アルミニウムより成るｇｌを極層（３）を
形成し、回路素子間の接続を行い各チャンネルのアンプ
回路を構成している。斜線で示した電源ラインおよびア
ースラインも第１電極層（３）で形成される。続いて層
間絶縁をする第２の絶縁膜（４）を第１の絶縁膜（２）
上に設け、その上に第２電極層（５）を蒸着アルミニウ
ムで形成している。第２電極層ｆ５１はＡ−＋Ａ、Ｂ−
＋Ｂ、Ｃ−＋Ｃｓ Ｄ−＋ＤおよびＥ→Ｅの如く第１電
極層（３）とスルーホールを介して接続され所足の回路
を構成する様に第１電極層（３）とオーバーラツプして
設けられている。特に２チャンネルアンプ回路を内蔵す
る半導体集積回路ではＢＴＬ接続をしてパワーアップを
図ることが多（、熱保護回路、過電圧検出回路、ＡＳＯ
保護回路等他チャンネルからの検出信号を必要とする場
合が多い。従って第２電極層（５）間でも父叉する必要
が生じ、この場合第１電極層（３）を用いてクロス配線
を行っている。このクロス配線構造は第２図に示す如（
、一方の第２電極層（５）は第１電極層（３）によりト
ンネルされ、他方の第２電極層（５）は第２の絶縁膜（
４）により絶縁されている。
しかしながら斯る多層配線構造に於いては、基本的には
できる限り第１電極層（３）を用いて各回路素子の接続
を行いほぼ全面に配線されてしまい、第１！極層（３）
で配線できないものを第２電極層（５）で配線するのが
基本的設計ルールである。従って第２を極層（５）のク
ロス配線を行う場合、第１電極層（３）に予じめトンネ
ル用のスペースを確保しなくてはならず、設計が複雑と
なりトンネル用のスペースのためにチップ面積を太き（
しなげればならない場合もでてくる。
できる限り第１電極層（３）を用いて各回路素子の接続
を行いほぼ全面に配線されてしまい、第１！極層（３）
で配線できないものを第２電極層（５）で配線するのが
基本的設計ルールである。従って第２を極層（５）のク
ロス配線を行う場合、第１電極層（３）に予じめトンネ
ル用のスペースを確保しなくてはならず、設計が複雑と
なりトンネル用のスペースのためにチップ面積を太き（
しなげればならない場合もでてくる。
（ハ）発明の目的
本発明は断点に鑑みてなされ、設計効率の良い多層配線
を有する半導体集積回路を実現することを目的とする。
を有する半導体集積回路を実現することを目的とする。
に）発明の構成
本発明の半導体集積回路は所望の回路素子を形成した半
導体基板と該基板表面上に設けた第１の絶縁層上に配線
された第１を極層と前記第１の絶縁層を被覆する第２の
絶縁膜上に配線された第２電極層とを具備する多層配線
を有する半導体集積回路に於いて、前記第１！極層を前
記回路素子の配線を行う第１領域と前記第２電極層のク
ロス配線を行う第２領域に区分し、前記第２領域を分枝
した電源ライン間に形成する様に構成されている。
導体基板と該基板表面上に設けた第１の絶縁層上に配線
された第１を極層と前記第１の絶縁層を被覆する第２の
絶縁膜上に配線された第２電極層とを具備する多層配線
を有する半導体集積回路に於いて、前記第１！極層を前
記回路素子の配線を行う第１領域と前記第２電極層のク
ロス配線を行う第２領域に区分し、前記第２領域を分枝
した電源ライン間に形成する様に構成されている。
（ホ）実施例
本発明に依る多層配線を有する半導体集積回路の一実施
例を第３図および第４図を参照して説明する。第３図は
２チャンネルアンプ回路を組込んだＩＣパターンの配置
を示している。
例を第３図および第４図を参照して説明する。第３図は
２チャンネルアンプ回路を組込んだＩＣパターンの配置
を示している。
半導体基板α１）には複数の島領域を設けてトランジス
タ・抵抗・ダイオード等の回路素子を集積化して形成し
ている。回路素子は夫々２チャンネルアンプ回路を形成
するのに必要なものを組み込んでいる。
タ・抵抗・ダイオード等の回路素子を集積化して形成し
ている。回路素子は夫々２チャンネルアンプ回路を形成
するのに必要なものを組み込んでいる。
第１電極層０３）は本発明の特徴とする点であり、第１
領域０６）と第２領域αηに区分されている。第１領域
α６）は回路素子相互の接続を行い２チャンネルアンプ
回路を形成し、第２領域αｎは第２゛電極層α５）のク
ロス配線の接続をしている。具体的にはベレットの中央
部に電源（ＶＣ，）ラインが左右に二叉状に分枝し℃配
置され、夫々のチャンネルの電源ラインを形成している
。ベレットの３辺の周辺には接地（ＧＮＤ）ラインが配
置されている。電源ラインと接地ラインとで囲まれた部
分が第１領域叫となり、夫々のチャンネルのアンプ回路
の接続な行っている。第２領域ａ７１は電源ラインで囲
まれた部分に形成される。従ってベレットのほとんど大
部分の面積を占める第１領域（１６１に於いては回路素
子を接続して各チャンネルアンプ回路を形成する領域と
して利用され、第２領域α力に於いては第２電極層（１
９のクロス配線を行うのに必要最少限の面積を有すれば
良い。即ち第２領域αηでは電源ラインと同様に左右方
向に延在するクロス配線に必要な複数本のラインを設け
ている。
領域０６）と第２領域αηに区分されている。第１領域
α６）は回路素子相互の接続を行い２チャンネルアンプ
回路を形成し、第２領域αｎは第２゛電極層α５）のク
ロス配線の接続をしている。具体的にはベレットの中央
部に電源（ＶＣ，）ラインが左右に二叉状に分枝し℃配
置され、夫々のチャンネルの電源ラインを形成している
。ベレットの３辺の周辺には接地（ＧＮＤ）ラインが配
置されている。電源ラインと接地ラインとで囲まれた部
分が第１領域叫となり、夫々のチャンネルのアンプ回路
の接続な行っている。第２領域ａ７１は電源ラインで囲
まれた部分に形成される。従ってベレットのほとんど大
部分の面積を占める第１領域（１６１に於いては回路素
子を接続して各チャンネルアンプ回路を形成する領域と
して利用され、第２領域α力に於いては第２電極層（１
９のクロス配線を行うのに必要最少限の面積を有すれば
良い。即ち第２領域αηでは電源ラインと同様に左右方
向に延在するクロス配線に必要な複数本のラインを設け
ている。
なお半導体基板αＢに組込まれる回路素子は第１領域（
１６）下に形成され、第２領域斡ｊ下には回路素子を形
成していない。クロス配線を行うので回路素子間の接続
ができないためである。
１６）下に形成され、第２領域斡ｊ下には回路素子を形
成していない。クロス配線を行うので回路素子間の接続
ができないためである。
第２を極層α９はポリイミド等より成る層間絶縁材とし
て働く第２の絶縁膜Ｉ上に延在され、スルーホールを介
し又第１電極層（１９と接続されている。
て働く第２の絶縁膜Ｉ上に延在され、スルーホールを介
し又第１電極層（１９と接続されている。
２チャンネルアンプ回路ではＢＴＬ接続して用いること
により他チャンネルからの検出信号を入力する熱保護回
路、過電圧検出回路、ＡＳＯ保護回路等が必要とされる
。従って第３因に示す如（Ａ→Ａ、ＢＩＢ、ｃ−＋ｃ、
Ｄ→Ｄ、Ｅ→Ｅ等のチャンネルを越える接続を要求され
る。Ａ−＋Ａの配線はＡ点でスルーホールにより第１電
極層ａ３とコンタクトした後、第２電極層（ｌ！５１を
電源ラインと直交する上下方向に延在しτ第１電極層Ｑ
３）の第一２領域Ｑ１上まで延在させ、そこでスルーホ
ールを介して第２領域αＢのクロス配線用の１つのライ
ンと接続して右方向に引き回しＸ点からの上下方向の第
２電極層任９と交叉する点でスルーホールを介して接続
している。Ｂ−＋Ｂ％Ｃ−）ＣおよびＥ−）Ｅも同様に
配線する。なおり→Ｄは上下方向の直線上にあるのでク
ロス配線をすることなく直接接続している。
により他チャンネルからの検出信号を入力する熱保護回
路、過電圧検出回路、ＡＳＯ保護回路等が必要とされる
。従って第３因に示す如（Ａ→Ａ、ＢＩＢ、ｃ−＋ｃ、
Ｄ→Ｄ、Ｅ→Ｅ等のチャンネルを越える接続を要求され
る。Ａ−＋Ａの配線はＡ点でスルーホールにより第１電
極層ａ３とコンタクトした後、第２電極層（ｌ！５１を
電源ラインと直交する上下方向に延在しτ第１電極層Ｑ
３）の第一２領域Ｑ１上まで延在させ、そこでスルーホ
ールを介して第２領域αＢのクロス配線用の１つのライ
ンと接続して右方向に引き回しＸ点からの上下方向の第
２電極層任９と交叉する点でスルーホールを介して接続
している。Ｂ−＋Ｂ％Ｃ−）ＣおよびＥ−）Ｅも同様に
配線する。なおり→Ｄは上下方向の直線上にあるのでク
ロス配線をすることなく直接接続している。
本発明の特徴の１つとして第２電極層（１５１をクロス
配線に用いる第２領域（１７）の第１電極層（１３）と
直交させる様に延在されることにある。これにより第２
電極層（１５）が一方向のみにほぼ平行して延在される
ので第２電極層（１９の設計が容易となり、且つクロス
配線用の第１電極層峙と直交させているので常に最短距
離で第２電極層（１５１を行なえる。
配線に用いる第２領域（１７）の第１電極層（１３）と
直交させる様に延在されることにある。これにより第２
電極層（１５）が一方向のみにほぼ平行して延在される
ので第２電極層（１９の設計が容易となり、且つクロス
配線用の第１電極層峙と直交させているので常に最短距
離で第２電極層（１５１を行なえる。
第４図は第３図の１ｖ−ｔｖ線断面図であり、（１１）
は半導体基板、（１ｚは第１の絶縁膜、Ｑ勢は第１電極
層、０４）は第２の絶縁膜、（ｌ暗ま第２電極層である
。第一４図から明らかな様に第２の絶縁膜（１４）に第
１電極層（１３１に寄因する段差が生じる。この段差は
第２を極層ａ９をホトエツチングする場合に段差部分も
露光されて第２電極層（１５１がブリッジとして残る可
能性が多い。特に第１電極層住９と第２電極層（１５１
が平行に延在される場合はブリッジによる短絡を発生し
易い。本発明では第２電極層（１５１とクロス配線に用
いる第１電極層０３）とを直交して配置しているので斯
るブリッジの発生は皆無となり、配線の実装密度の向上
を図れる。
は半導体基板、（１ｚは第１の絶縁膜、Ｑ勢は第１電極
層、０４）は第２の絶縁膜、（ｌ暗ま第２電極層である
。第一４図から明らかな様に第２の絶縁膜（１４）に第
１電極層（１３１に寄因する段差が生じる。この段差は
第２を極層ａ９をホトエツチングする場合に段差部分も
露光されて第２電極層（１５１がブリッジとして残る可
能性が多い。特に第１電極層住９と第２電極層（１５１
が平行に延在される場合はブリッジによる短絡を発生し
易い。本発明では第２電極層（１５１とクロス配線に用
いる第１電極層０３）とを直交して配置しているので斯
るブリッジの発生は皆無となり、配線の実装密度の向上
を図れる。
（へ）発明の効果
本発明に依れば第２電極層（１５）のクロス配線のため
のスペースを第１電極層（１３１の第２領域αηに確保
しているので、第１電極層（１りの第１領域α６）では
回路素子間の接続のみを行なえば良く、クロス配線のス
ペースの心配なしに設計できる利点を有する。
のスペースを第１電極層（１３１の第２領域αηに確保
しているので、第１電極層（１りの第１領域α６）では
回路素子間の接続のみを行なえば良く、クロス配線のス
ペースの心配なしに設計できる利点を有する。
この結果第１！極層（Ｉ（至）と第２電極層ｕ９の設計
なスピードアッグでき、最少限の第２領域（１７）の面
積を確保するのみに足りるのでチップ面積もそれ程広げ
る必要はない。更に第２領域鰭で積極的にクロス配線を
行うので常に最短距離で２層配線を行なえる。
なスピードアッグでき、最少限の第２領域（１７）の面
積を確保するのみに足りるのでチップ面積もそれ程広げ
る必要はない。更に第２領域鰭で積極的にクロス配線を
行うので常に最短距離で２層配線を行なえる。
更に第１電極層（へ）の第２領域αηを分枝した電源ラ
イン間に形成するので半導体基板圓に形成する回路氷子
は第１領域Ｑ６）下に配置すれば良く、各チャンネルの
回路素子の設計も容易となる。また各回路素子の接続を
する第１電極層（１国も第１領域（１６）に配置すれば
良いので通常の単層配線と同様の配線方法で設計できる
。
イン間に形成するので半導体基板圓に形成する回路氷子
は第１領域Ｑ６）下に配置すれば良く、各チャンネルの
回路素子の設計も容易となる。また各回路素子の接続を
する第１電極層（１国も第１領域（１６）に配置すれば
良いので通常の単層配線と同様の配線方法で設計できる
。
第１図は従来の多層配線を有する半導体集積回路を説明
する上面図、第２図は一般的なりロス配線を説明する断
面図、篤３図は本発明に依る多層配線を有する半導体集
積回路を説明する上面図、第４図は第３図のＩＶ−ＩＶ
線断面図である。 ａυは半導体基板、（１２１は第１の絶縁膜、α阻ま第
１電極層、Ｉは第２の絶縁膜、霞は第２電極層、（１６
）は第１領域、０７）は第２領域である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第３１！１ 笛４図
する上面図、第２図は一般的なりロス配線を説明する断
面図、篤３図は本発明に依る多層配線を有する半導体集
積回路を説明する上面図、第４図は第３図のＩＶ−ＩＶ
線断面図である。 ａυは半導体基板、（１２１は第１の絶縁膜、α阻ま第
１電極層、Ｉは第２の絶縁膜、霞は第２電極層、（１６
）は第１領域、０７）は第２領域である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第３１！１ 笛４図
Claims (1)
- （１）所望の回路素子を形成した半導体基板と該基板表
面上に設けた第１の絶縁層上に配線された第１電極層と
前記第１の絶縁層を被榎する第２の絶縁膜上に配線され
た第２電極層とを具備する多層配線を有する半導体集積
回路に於いて、前記第１電極層を前記回路素子の配線を
行う第１領域と前記第２電極層のクロス配線を行う第２
領域忙区分し、前記第２領域を分枝した電源ライン間に
形成することを特徴とする多層配線を有する半導体集積
回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062494A JPS60206047A (ja) | 1984-03-29 | 1984-03-29 | 多層配線を有する半導体集積回路 |
| EP85103637A EP0158222B1 (en) | 1984-03-29 | 1985-03-27 | Semiconductor integrated circuit having multiple-layered connection |
| KR1019850002015A KR900000167B1 (ko) | 1984-03-29 | 1985-03-27 | 다층배선을 가진 반도체 집적회로 |
| DE8585103637T DE3579344D1 (de) | 1984-03-29 | 1985-03-27 | Integrierter halbleiter-schaltkreis mit mehrschichtigen verbindungen. |
| US06/894,381 US4694320A (en) | 1984-03-29 | 1986-08-07 | Semiconductor integrated circuit having multiple-layered connection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062494A JPS60206047A (ja) | 1984-03-29 | 1984-03-29 | 多層配線を有する半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60206047A true JPS60206047A (ja) | 1985-10-17 |
Family
ID=13201776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59062494A Pending JPS60206047A (ja) | 1984-03-29 | 1984-03-29 | 多層配線を有する半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60206047A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5321584A (en) * | 1976-08-12 | 1978-02-28 | Toshiba Corp | Wiring system of semiconductor device |
| JPS58121645A (ja) * | 1982-01-12 | 1983-07-20 | Ricoh Co Ltd | 集積回路装置の相互配線形成方法 |
-
1984
- 1984-03-29 JP JP59062494A patent/JPS60206047A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5321584A (en) * | 1976-08-12 | 1978-02-28 | Toshiba Corp | Wiring system of semiconductor device |
| JPS58121645A (ja) * | 1982-01-12 | 1983-07-20 | Ricoh Co Ltd | 集積回路装置の相互配線形成方法 |
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