JPS60206046A - 多層配線を有する半導体集積回路 - Google Patents
多層配線を有する半導体集積回路Info
- Publication number
- JPS60206046A JPS60206046A JP6249384A JP6249384A JPS60206046A JP S60206046 A JPS60206046 A JP S60206046A JP 6249384 A JP6249384 A JP 6249384A JP 6249384 A JP6249384 A JP 6249384A JP S60206046 A JPS60206046 A JP S60206046A
- Authority
- JP
- Japan
- Prior art keywords
- electrode layer
- region
- wiring
- cross
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体集積回路、特に多層配線を有する半導体
集積回路に関する。
集積回路に関する。
（ロ）従来技術
最近半導体集積回路の集積度向上を図るため多層配線構
造を採用し、配線にフレキシビリティを持たせて回路素
子の高集積化を図っている。斯る多層配線構造としては
ポリイミドを層間絶縁膜として用いる特公＠５１−４４
８７１号公報が知られている。
造を採用し、配線にフレキシビリティを持たせて回路素
子の高集積化を図っている。斯る多層配線構造としては
ポリイミドを層間絶縁膜として用いる特公＠５１−４４
８７１号公報が知られている。
第１図は従来の２チャンネルアンプ回路を組み込んだＩ
Ｃパターンの配置を示している。ベレットの中央部には
電源（Ｖｃｃ）ラインが左右に配置され、ペレットの３
辺の周辺には接地（ＧＮＤ）ラインが配置されている。
Ｃパターンの配置を示している。ベレットの中央部には
電源（Ｖｃｃ）ラインが左右に配置され、ペレットの３
辺の周辺には接地（ＧＮＤ）ラインが配置されている。
電源ラインの上側と下側にはそれぞれ１チヤンネルと２
チヤンネルのアンプ回路が形成するトランジスタ、抵抗
、ダイオード等の回路素子を半導体基板（υに形成して
いる。
チヤンネルのアンプ回路が形成するトランジスタ、抵抗
、ダイオード等の回路素子を半導体基板（υに形成して
いる。
そして基板上の酸化シリコンより成る第１の絶縁膜（２
）上には蒸着アルミニウムより成る第１電極層（３；を
形成し、回路素子間の接続を行い各チャンネルのアンプ
回路を構成している。斜線で示した電源ラインおよびア
ースラインも第１電極層（３）で形成される。続いて眉
間絶縁をする第２の絶縁膜（４）を第１の絶縁膜（２１
上に設け、その上に第２電極層（５７を蒸着アルミニウ
ムで形成している。第２′電極層ｆ５３ハＡ−＋Ａ、
Ｂ−＋Ｂ、 Ｃ−＋Ｃ，Ｄ−＋Ｄ′オよびＥ→Ｅの如（
第１電極層（３）とスルーホールを介して接続され所定
の回路を構成する様に第１電極層（３）とオーバーラツ
プして設けられている。特に２チャンネルアンプ回路を
内蔵する半導体集積回路ではＢＴＬ接続をしてパワーア
ップを図ることが多く、熱保穫回路、過電圧検出回路、
ＡＳＯ保護回路等他チャンネルからの検出信号を必要と
する場合が多い。従って第２電極層（５）間でも交叉す
る必要が生じ、この場合第１電極層（３）を用いてクロ
ス配線を行っている。このクロス配線構造は第２図に示
す如く、一方の第２電極層（５）は第１電極層（３）に
よりトンネルされ、他方の第２電極層（５）は第２の絶
縁膜（４）により絶縁されている。
）上には蒸着アルミニウムより成る第１電極層（３；を
形成し、回路素子間の接続を行い各チャンネルのアンプ
回路を構成している。斜線で示した電源ラインおよびア
ースラインも第１電極層（３）で形成される。続いて眉
間絶縁をする第２の絶縁膜（４）を第１の絶縁膜（２１
上に設け、その上に第２電極層（５７を蒸着アルミニウ
ムで形成している。第２′電極層ｆ５３ハＡ−＋Ａ、
Ｂ−＋Ｂ、 Ｃ−＋Ｃ，Ｄ−＋Ｄ′オよびＥ→Ｅの如（
第１電極層（３）とスルーホールを介して接続され所定
の回路を構成する様に第１電極層（３）とオーバーラツ
プして設けられている。特に２チャンネルアンプ回路を
内蔵する半導体集積回路ではＢＴＬ接続をしてパワーア
ップを図ることが多く、熱保穫回路、過電圧検出回路、
ＡＳＯ保護回路等他チャンネルからの検出信号を必要と
する場合が多い。従って第２電極層（５）間でも交叉す
る必要が生じ、この場合第１電極層（３）を用いてクロ
ス配線を行っている。このクロス配線構造は第２図に示
す如く、一方の第２電極層（５）は第１電極層（３）に
よりトンネルされ、他方の第２電極層（５）は第２の絶
縁膜（４）により絶縁されている。
しかしながら斯る多層配線構造に於いては、基本的には
できる限り第１電極層（３）を用いて各回路素子の接続
を行いほぼ全面に配線されてしまい、第１電極層（３）
で配線できないものを第２電極層（５）で配線するのが
基本的設計ルールである。従って第２′ｉ！極層（５）
のクロス配線を行う場合、第１′ｒＫ、極層（３）に予
じめトンネル用のスペースを確保しなくてはならず、設
計が複雑となりトンネル用のスペースのためにチップ面
積を大きくしなければならない場合もでてくる。
できる限り第１電極層（３）を用いて各回路素子の接続
を行いほぼ全面に配線されてしまい、第１電極層（３）
で配線できないものを第２電極層（５）で配線するのが
基本的設計ルールである。従って第２′ｉ！極層（５）
のクロス配線を行う場合、第１′ｒＫ、極層（３）に予
じめトンネル用のスペースを確保しなくてはならず、設
計が複雑となりトンネル用のスペースのためにチップ面
積を大きくしなければならない場合もでてくる。
（ハ）発明の目的
本発明を断点に鑑みてなされ、設計効率の良い多層配線
を有する半導体集積回路を実現することを目的とする。
を有する半導体集積回路を実現することを目的とする。
に）発明の構成
本発明の半導体集積回路は所望の回路素子を形成した半
導体基板と該基板表面上に設けた第１の絶縁膜上に配線
された第１電極層と前記第１の絶縁層を被覆する第２の
絶縁膜上に配線された第２電極層とを具備し、前記第１
１１．極層を前記回路素子の配線を行う第１領域と前記
第２−ｔｔ極層のクロス配線を行う第２領域に区分し、
前記第２延極層のクロス配線を前記第２領域でまとめて
行う様に構成されている。
導体基板と該基板表面上に設けた第１の絶縁膜上に配線
された第１電極層と前記第１の絶縁層を被覆する第２の
絶縁膜上に配線された第２電極層とを具備し、前記第１
１１．極層を前記回路素子の配線を行う第１領域と前記
第２−ｔｔ極層のクロス配線を行う第２領域に区分し、
前記第２延極層のクロス配線を前記第２領域でまとめて
行う様に構成されている。
（ホ）実施例
本発明に依る多層配線を有する半導体集積回路の一実施
例を第３図および第４図を参照して説明する。第３図は
２チャンネルアンプ回路を組込んだＩＣパターンの配置
を示している。
例を第３図および第４図を参照して説明する。第３図は
２チャンネルアンプ回路を組込んだＩＣパターンの配置
を示している。
半導体基板０υには複数の島領域を設けてトランジスタ
、抵抗、ダイオード等の回路素子を集積化して形成して
いる。回路素子は夫々２チャンネルアンプ回路を形成す
るのに必要なものを組み込んでいる。
、抵抗、ダイオード等の回路素子を集積化して形成して
いる。回路素子は夫々２チャンネルアンプ回路を形成す
るのに必要なものを組み込んでいる。
第１電極層（１３１は本発明の特徴とする点であり、第
１領域（ＩＣ）と第２領域ａ粉に区分されている。第１
領域（１６１は回路素子相互の接続を行い２チャンネル
アンプ回路を形成し、第２領域αηは第２’ｉｔ極層（
１９のクロス配線の接続をしている。具体的にはベレッ
トの中央部に電源（Ｖｃｃ）ラインが左右に二叉状に配
置され、夫々のチャンネルの電源ラインを形成している
。ベレットの３辺の周辺には接地（ＧＮＤ）ラインが配
置されている。電源ラインと接地ラインとで囲まれた部
分が第１領域叫となり、夫々のチャンネルのアンプ回路
の接続を行っている。第２領域αＤは電源ラインで囲ま
れた部分に形成される。従ってベレットのほとんど大部
分の面積を占める第１領域（１６１に於いては回路素子
を接続して各チャンネルアンプ回路を形成する領域とし
て利用され、第２領域αηに於いては第２電極層α９の
クロス配線を行うのに必要最少限の面積を有すれば良い
。即ち第２領域（ｌηでは電源ラインと同様に左右方向
に延在するクロス配線に必要な複数本のラインを設けて
いる。
１領域（ＩＣ）と第２領域ａ粉に区分されている。第１
領域（１６１は回路素子相互の接続を行い２チャンネル
アンプ回路を形成し、第２領域αηは第２’ｉｔ極層（
１９のクロス配線の接続をしている。具体的にはベレッ
トの中央部に電源（Ｖｃｃ）ラインが左右に二叉状に配
置され、夫々のチャンネルの電源ラインを形成している
。ベレットの３辺の周辺には接地（ＧＮＤ）ラインが配
置されている。電源ラインと接地ラインとで囲まれた部
分が第１領域叫となり、夫々のチャンネルのアンプ回路
の接続を行っている。第２領域αＤは電源ラインで囲ま
れた部分に形成される。従ってベレットのほとんど大部
分の面積を占める第１領域（１６１に於いては回路素子
を接続して各チャンネルアンプ回路を形成する領域とし
て利用され、第２領域αηに於いては第２電極層α９の
クロス配線を行うのに必要最少限の面積を有すれば良い
。即ち第２領域（ｌηでは電源ラインと同様に左右方向
に延在するクロス配線に必要な複数本のラインを設けて
いる。
第２電極層αωはポリイミド等より成る眉間絶縁材とし
て働く第２の絶縁膜ａａ上に延在され、スルーホールを
介して第１電極層（１３１と接続されている。
て働く第２の絶縁膜ａａ上に延在され、スルーホールを
介して第１電極層（１３１と接続されている。
２チャンネルアンプ回路ではＢＴＬ接続して用いること
により他チャンネルからの検出信号を入力する熱保饅回
路、過電圧検出回路、ＡＳＯ保篩回路等が必要とされる
。従って第３図に示す如くへンネルを越える接続を要求
される。Ａ−＋Ａの配線はＡ点でスルーホールにより第
１電極層（Ｉ３）とコンタクトした後、第２電極層０ω
を電源ラインと直交する上下方向に延在して第１電極層
０３１の第２領域ａｎ上まで延在させ、そこでスルーホ
ールを介して第２領域（Ｉ７１のクロス配線用の１つの
ラインと接続して右方向に引き回しＡ点からの上下方向
へ第２電極層Ｑ５１と交叉する点でスルーホールを介し
て接に配線する。なおり−＋Ｄは上下方向の直線上にあ
るのでクロス配線をすることな（直接接続している。
により他チャンネルからの検出信号を入力する熱保饅回
路、過電圧検出回路、ＡＳＯ保篩回路等が必要とされる
。従って第３図に示す如くへンネルを越える接続を要求
される。Ａ−＋Ａの配線はＡ点でスルーホールにより第
１電極層（Ｉ３）とコンタクトした後、第２電極層０ω
を電源ラインと直交する上下方向に延在して第１電極層
０３１の第２領域ａｎ上まで延在させ、そこでスルーホ
ールを介して第２領域（Ｉ７１のクロス配線用の１つの
ラインと接続して右方向に引き回しＡ点からの上下方向
へ第２電極層Ｑ５１と交叉する点でスルーホールを介し
て接に配線する。なおり−＋Ｄは上下方向の直線上にあ
るのでクロス配線をすることな（直接接続している。
本発明の特徴の１つとして第２電極層（１５１をクロス
配線に用いる第２領域αηの第１電極層α（８）と直交
させる様に延在されることにある。これにより第２電極
層ａ９が一方向のみにほぼ平右して延在されるので第２
電極層ａ艶の設計が容易となり、且つクロス配線用の第
１電極層αＪと直交させているので常に最短距離で第２
電極層α５）を行なえる。
配線に用いる第２領域αηの第１電極層α（８）と直交
させる様に延在されることにある。これにより第２電極
層ａ９が一方向のみにほぼ平右して延在されるので第２
電極層ａ艶の設計が容易となり、且つクロス配線用の第
１電極層αＪと直交させているので常に最短距離で第２
電極層α５）を行なえる。
第４図は第３図のＩＶ−ＩＶ線断面図であり、ｕＤは半
導体基板、（１２１は第１の絶縁膜、０３）は第１！極
層、（１４）は第２の絶縁膜、０９は第２電極層である
。第４図から明らかな様に第２の絶縁膜α滲に第１電極
層（１３１に寄因する段差が生じる。この段差は第２電
極層（１９をホトエツチングする場合に段差部分も露光
されて第２電極層住９がブリッジとして残る可能性が多
い。特に第１電極層ａ３と第２電極層（１９が平行に延
在される場合はブリッジによる短絡を発生し易い。本発
明では第２電極層（咽とクロス配線に用いる第１電極層
ａ３とを直交して配置しているので斯るブリッジの発生
は皆無となり、配線の実装密度の向上を図れる。
導体基板、（１２１は第１の絶縁膜、０３）は第１！極
層、（１４）は第２の絶縁膜、０９は第２電極層である
。第４図から明らかな様に第２の絶縁膜α滲に第１電極
層（１３１に寄因する段差が生じる。この段差は第２電
極層（１９をホトエツチングする場合に段差部分も露光
されて第２電極層住９がブリッジとして残る可能性が多
い。特に第１電極層ａ３と第２電極層（１９が平行に延
在される場合はブリッジによる短絡を発生し易い。本発
明では第２電極層（咽とクロス配線に用いる第１電極層
ａ３とを直交して配置しているので斯るブリッジの発生
は皆無となり、配線の実装密度の向上を図れる。
（へ）発明の効果
本発明に依れば第２電極層（１５）のクロス配線のため
のスペースを第１電極層（１３の第２領域（１７１に確
保しているので、第１電極層（１３の第１領域（１６１
では回路素子間の接続のみを行なえば良く、クロス配線
のスペースの必要なしに設計できる利点を有する。
のスペースを第１電極層（１３の第２領域（１７１に確
保しているので、第１電極層（１３の第１領域（１６１
では回路素子間の接続のみを行なえば良く、クロス配線
のスペースの必要なしに設計できる利点を有する。
この結果第１電極層ａ３と第２電極層（１５１の設計を
スピードアップでき、最少限の第２領域（１７）の面積
を確保するのみに足りるのでチップ面積もそれ程広げる
必要はない。更に第２領域ａｎで積極的にクロス配線を
行うので常に最短距離で２層配線を行なえる。
スピードアップでき、最少限の第２領域（１７）の面積
を確保するのみに足りるのでチップ面積もそれ程広げる
必要はない。更に第２領域ａｎで積極的にクロス配線を
行うので常に最短距離で２層配線を行なえる。
第１図は従来の多層配線を有する半導体集積回路を説明
する上面図、第２図は一般的なりロス配線を説明する断
面図、第３図は本発明に依る多層配線を有する半導体集
積回路を説明する上面図、第４図は第３図のＩＶ−ＩＶ
線断面図である。 ａυは半導体基板、（１２１は第１の絶縁膜、０は第１
電極層、ａ供ま第２の絶縁膜、馳は第２電極層、Ｑ６１
は第１領域、ｕ７１は第２領域である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫
する上面図、第２図は一般的なりロス配線を説明する断
面図、第３図は本発明に依る多層配線を有する半導体集
積回路を説明する上面図、第４図は第３図のＩＶ−ＩＶ
線断面図である。 ａυは半導体基板、（１２１は第１の絶縁膜、０は第１
電極層、ａ供ま第２の絶縁膜、馳は第２電極層、Ｑ６１
は第１領域、ｕ７１は第２領域である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫
Claims (1)
- （１３所望の回路素子を形成した半導体基板と該基板表
面上に設けた第１の絶縁膜上に配線された第１電極層と
前記第１の絶縁層を被覆する第２の絶縁膜上に配線され
た第２電極層とを具備する多層配線を有する半導体集積
回路に於いて、前記第１電極層を前記回路素子の配線を
行う第１領域と前記第２電極層のクロス配線を行う第２
領域に区分し、前記第２電極層のクロス配線を前記第２
領域でまとめて行うことを特徴とする多層配線を有する
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6249384A JPS60206046A (ja) | 1984-03-29 | 1984-03-29 | 多層配線を有する半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6249384A JPS60206046A (ja) | 1984-03-29 | 1984-03-29 | 多層配線を有する半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60206046A true JPS60206046A (ja) | 1985-10-17 |
| JPH0222539B2 JPH0222539B2 (ja) | 1990-05-18 |
Family
ID=13201748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6249384A Granted JPS60206046A (ja) | 1984-03-29 | 1984-03-29 | 多層配線を有する半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60206046A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5321584A (en) * | 1976-08-12 | 1978-02-28 | Toshiba Corp | Wiring system of semiconductor device |
| JPS5512639U (ja) * | 1978-07-12 | 1980-01-26 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512639B2 (ja) * | 1974-06-14 | 1980-04-03 |
-
1984
- 1984-03-29 JP JP6249384A patent/JPS60206046A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5321584A (en) * | 1976-08-12 | 1978-02-28 | Toshiba Corp | Wiring system of semiconductor device |
| JPS5512639U (ja) * | 1978-07-12 | 1980-01-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0222539B2 (ja) | 1990-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09283632A (ja) | 半導体集積回路装置 | |
| JPWO2021111604A5 (ja) | ||
| JP4757660B2 (ja) | 半導体装置 | |
| JPS60206046A (ja) | 多層配線を有する半導体集積回路 | |
| JPH01225137A (ja) | 半導体集積回路装置 | |
| JPS58200526A (ja) | 多層配線を有する半導体装置 | |
| KR900000167B1 (ko) | 다층배선을 가진 반도체 집적회로 | |
| US8044518B2 (en) | Junction member comprising junction pads arranged in matrix and multichip package using same | |
| JPS60206047A (ja) | 多層配線を有する半導体集積回路 | |
| US20080128830A1 (en) | Semiconductor device and manufactruing method thereof | |
| US5148249A (en) | Semiconductor protection device | |
| JPS60206048A (ja) | 多層配線を有する半導体集積回路 | |
| JPS59181041A (ja) | 半導体集積回路装置 | |
| JP2944295B2 (ja) | 半導体集積回路装置 | |
| JPS60206049A (ja) | 多層配線を有する半導体集積回路 | |
| JPH05226584A (ja) | 集積回路装置 | |
| JP3053013B2 (ja) | 半導体集積回路装置 | |
| US4771329A (en) | Wirings in semiconductor integrated circuit and method thereof | |
| JP2005116861A (ja) | 半導体装置およびそのレイアウト方法 | |
| JPS60178641A (ja) | 半導体装置 | |
| JP2005012209A (ja) | 半導体装置の信号バスラインレイアウト構造及びその方法 | |
| JPH0945724A (ja) | 半導体装置 | |
| JPH06283659A (ja) | 半導体装置 | |
| US20030155633A1 (en) | Wire bond package with core ring formed over I/O cells | |
| JPS6189641A (ja) | 混成集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |