JPH0222539B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は半導体集積回路、特に多層配線を有す
る半導体集積回路に関する。

(ロ) 従来技術 最近半導体集積回路の集積度向上を図るため多
層配線構造を採用し、配線にフレキシビリテイを
持たせて回路素子の高集積化を図つている。斯る
多層配線構造としてはポリイミドを層間絶縁膜と
して用いる特公昭51−44871号公報が知られてい
る。

第１図は従来の２チヤンネルアンプ回路を組み
込んだICパターンの配置を示している。ペレツ
トの中央部には電源（V_CC）ラインが左右に配置
され、ペレツトの３辺の周辺には接地（GND）
ラインが配置されている。電源ラインの上側と下
側にはそれぞれ１チヤンネルと２チヤンネルのア
ンプ回路が形成するトランジスタ、抵抗、ダイオ
ード等の回路素子を半導体基板１に形成してい
る。そして基板上の酸化シリコンより成る第１の
絶縁膜２上には蒸着アルミニウムより成る第１電
極層３を形成し、回路素子間の接続を行い各チヤ
ンネルのアンプ回路を構成している。斜線で示し
た電源ラインおよびアースラインも第１電極層３
で形成される。続いて層間絶縁をする第２の絶縁
膜４を第１の絶縁膜２上に設け、その上に第２電
極層５を蒸着アルミニウムで形成している。第２
電極層５はＡ→A′，Ｂ→B′，Ｃ→C′，Ｄ→D′お
よびＥ→E′の如く第１電極層３とスルーホールを
介して接続され所定の回路を構成する様に第１電
極層３とオーバーラツプして設けられている。特
に２チヤンネルアンプ回路を内蔵する半導体集積
回路ではBTL接続をしてパワーアツプを図るこ
とが多く、熱保護回路、過電圧検出回路、ASO
保護回路等他チヤンネルからの検出信号を必要と
する場合が多い。従つて第２電極層５間でも交叉
する必要が生じ、この場合第１電極層３を用いて
クロス配線を行つている。このクロス配線構造は
第２図に示す如く、一方の第２電極層５は第１電
極層３によりトンネルされ、他方の第２電極層５
は第２の絶縁膜４により絶縁されている。

しかしながら斯る多層配線構造に於いては、基
本的にはできる限り第１電極層３を用いて各回路
素子の接続を行いほぼ全面に配線されてしまい、
第１電極層３で配線できないものを第２電極層５
で配線するのが基本的設計ルールである。従つて
第２電極層５のクロス配線を行う場合、第１電極
層３に予じめトンネル用のスペースを確保しなく
てはならず、設計が複雑となりトンネル用のスペ
ースのためにチツプ面積を大きくしなければなら
ない場合もでてくる。

(ハ) 発明の目的 本発明を斯点に鑑みてなされ、設計効率の良い
多層配線を有する半導体集積回路を実現すること
を目的とする。

(ニ) 発明の構成 本発明の半導体集積回路は所望の回路素子を形
成した半導体基板と該基板表面上に設けた第１の
絶縁膜上に配線された第１電極層と前記第１の絶
縁膜を被覆する第２の絶縁膜上に配線された第２
電極層とを具備し、前記第１電極層を前記回路素
子の配線を行う第１領域と前記第２電極層のクロ
ス配線を行う第２領域に区分し、前記第２電極層
のクロス配線を前記第２領域でまとめて行う様に
構成されている。

(ホ) 実施例 本発明に依る多層配線を有する半導体集積回路
の一実施例を第３図および第４図を参照して説明
する。第３図は２チヤンネルアンプ回路を組込ん
だICパターンの配置を示している。

半導体基板１１には複数の島領域を設けてトラ
ンジスタ、抵抗、ダイオード等の回路素子を集積
化して形成している。回路素子は夫々２チヤンネ
ルアンプ回路を形成するのに必要なものを組み込
んでいる。

第１電極層１３は本発明の特徴とする点であ
り、第１領域１６と第２領域１７に区分されてい
る。第１領域１６は回路素子相互の接続を行い２
チヤンネルアンプ回路を形成し、第２領域１７は
第２電極層１５のクロス配線の接続をしている。
具体的にはペレツトの中央部に電源（V_CC）ライ
ンが左右に二叉状に配置され、夫々のチヤンネル
の電源ラインを形成している。ペレツトの３辺の
周辺には接地（GND）ラインが配置されている。
電源ラインと接地ラインとで囲まれた部分が第１
領域１６となり、夫々のチヤンネルのアンプ回路
の接続を行つている。第２領域１７は電源ライン
で囲まれた部分に形成される。従つてペレツトの
ほとんど大部分の面積を占める第１領域１６に於
いては回路素子を接続して各チヤンネルアンプ回
路を形成する領域として利用され、第２領域１７
に於いては第２電極層１５のクロス配線を行うの
に必要最少限の面積を有すれば良い。即ち第２領
域１７では電源ラインと同様に左右方向に延在す
るクロス配線に必要な複数本のラインを設けてい
る。

第２電極層１５はポリイミド等より成る層間絶
縁材として働く第２の絶縁膜１４上に延在され、
スルーホールを介して第１電極層１３と接続され
ている。２チヤンネルアンプ回路ではBTL接続
して用いることにより他チヤンネルからの検出信
号を入力する熱保護回路、過電圧検出回路、
ASO保護回路等が必要とされる。従つて第３図
に示す如くＡ→A′，Ｂ→B′，Ｃ→C′，Ｄ→D′，
Ｅ→E′等のチヤンネルを越える接続を要求され
る。Ａ→A′の配線はＡ点でスルーホールにより
第１電極層１３とコンタクトした後、第２電極層
１５を電源ラインと直交する上下方向に延在して
第１電極層１３の第２領域１７上まで延在させ、
そこでスルーホールを介して第２領域１７のクロ
ス配線用の１つのラインと接続して右方向に引き
回しA′点からの上下方向へ第２電極層１５と交
叉する点でスルーホールを介して接続している。
Ｂ→B′，Ｃ→C′およびＥ→E′も同様に配線する。
なおＤ→D′は上下方向の直線上にあるのでクロ
ス配線をすることなく直接接続している。

本発明の特徴の１つとして第２電極層１５をク
ロス配線に用いる第２領域１７の第１電極層１３
と直交させる様に延在されることにある。これに
より第２電極層１５が一方向のみにほぼ平行して
延在されるので第２電極層１５の設計が容易とな
り、且つクロス配線用の第１電極層１３と直交さ
せているので常に最短距離で第２電極層１５を行
なえる。

第４図は第３図の−線断面図であり、１１
は半導体基板、１２は第１の絶縁膜、１３は第１
電極層、１４は第２の絶縁膜、１５は第２電極層
である。第４図から明らかな様に第２の絶縁膜１
４に第１電極層１３に寄因する段差が生じる。こ
の段差は第２電極層１５をホトエツチングする場
合に段差部分も露光されて第２電極層１５がブリ
ツジとして残る可能性が多い。特に第１電極層１
３と第２電極層１５が平行に延在される場合はブ
リツジによる短絡を発生し易い。本発明では第２
電極層１５とクロス配線に用いる第１電極層１３
とを直交して配置しているので斯るブリツジの発
生は皆無となり、配線の実装密度の向上を図れ
る。

(ヘ) 発明の効果 本発明に依れば第２電極層１５のクロス配線の
ためのスペースを第１電極層１３の第２領域１７
に確保しているので、第１電極層１３の第１領域
１６では回路素子間の接続のみを行なえば良く、
クロス配線のスペースの必要なしに設計できる利
点を有する。この結果第１電極層１３と第２電極
層１５の設計をスピードアツプでき、最少限の第
２領域１７の面積を確保するのみに足りるのでチ
ツプ面積もそれ程広げる必要はない。更に第２領
域１７で積極的にクロス配線を行うので常に最短
距離で２層配線を行なえる。

【図面の簡単な説明】

第１図は従来の多層配線を有する半導体集積回
路を説明する上面図、第２図は一般的なクロス配
線を説明する断面図、第３図は本発明に依る多層
配線を有する半導体集積回路を説明する上面図、
第４図は第３図の−線断面図である。 １１は半導体基板、１２は第１の絶縁膜、１３
は第１電極層、１４は第２の絶縁膜、１５は第２
電極層、１６は第１領域、１７は第２領域であ
る。

Claims (1)

1. 【特許請求の範囲】 １ 実質的に同じ機能を有する複数個のアンプ回
   路を形成する所望の回路素子を形成した半導体基
   板と、 前記基板表面上に設けた第１の絶縁膜上に配線
   された第１電極層と前記第１の絶縁層を被覆する
   第２の絶縁膜上に配線された第２電極層とを具備
   する多層配線を有する半導体集積回路に於いて、 前記複数個のアンプ回路は夫々がV_CC又はGND
   電位を有する電源ラインで囲まれた第１領域内に
   その回路を形成する回路素子が形成され、 隣接する第１領域と第１領域との間には前記第
   １領域を囲む電源ラインで囲まれた第２領域を有
   し、 前記第１電極層は前記第１領域内で前記アンプ
   回路を形成する回路素子の配線を行うと共に、前
   記第２領域内で前記電源ラインとほぼ平行に延在
   し互いに独立した複数本のクロス配線用のライン
   を形成し、 １つの第１領域から他の第１領域へ前記電源ラ
   インを横断して延在する第２電極層を、前記第１
   の電極層のクロス配線用のラインを介して接続
   し、前記第２電極層のクロス配線を前記第２領域
   でまとめて行うことを特徴とする多層配線を有す
   る半導体集積回路。