JPH0630356B2 - 多層配線を有する半導体集積回路 - Google Patents
多層配線を有する半導体集積回路Info
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- JPH0630356B2 JPH0630356B2 JP59062495A JP6249584A JPH0630356B2 JP H0630356 B2 JPH0630356 B2 JP H0630356B2 JP 59062495 A JP59062495 A JP 59062495A JP 6249584 A JP6249584 A JP 6249584A JP H0630356 B2 JPH0630356 B2 JP H0630356B2
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- Japan
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- wiring
- semiconductor integrated
- integrated circuit
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Description
【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は半導体集積回路、特に多層配線を有する半導体
集積回路に関する。
集積回路に関する。
(ロ) 従来技術 最近半導体集積回路の集積度向上を図るため多層配線構
造を採用し、配線にフレキシビリティを持たせて回路素
子の高集積化を図っている。斯る多層配線構造としては
ポリイミドを層間絶縁膜として用いる特公昭５１−４４
８７１号公報が知られている。
造を採用し、配線にフレキシビリティを持たせて回路素
子の高集積化を図っている。斯る多層配線構造としては
ポリイミドを層間絶縁膜として用いる特公昭５１−４４
８７１号公報が知られている。
第１図は従来の２チャンネルアンプ回路を組み込んだＩ
Ｃパターンの配置を示している。ペレットの中央部には
電源(Vcc)ラインが左右に配置され、ペレットの３辺の
周辺には接地(GND) ラインが配置されている。電源ライ
ンの上側と下側にはそれぞれ１チャンネルと２チャンネ
ルのアンプ回路が形成するトランジスタ、抵抗、ダイオ
ード等の回路素子を半導体基板(1)に形成している。そ
して基板上の配化シリコンより成る第１の絶縁膜(2)上
には蒸着アルミニウムより成る第１電極層(3)を形成
し、回路素子間の接続を行い各チャンネルのアンプ回路
を構成している。斜線で示した電源ラインおよびアース
ラインも第１電極層(3)で形成される。続いて層間絶縁
をする第２の絶縁膜(4)を第１の絶縁膜(2)上に設け、そ
の上に第２電極層(5)を蒸着アルミニウムで形成してい
る。第２電極層(5)はＡ→Ａ′、Ｂ→Ｂ′、Ｃ→Ｃ′、
Ｄ→Ｄ′およびＥ→Ｅ′の如く第１電極層(3)とスルー
ホールを介して接続された所定の回路を構成する様に第
１電極層(3)とオーバーラップして設けられている。特
に２チャンネルアンプ回路を内蔵する半導体集積回路で
はＢＴＬ接続をしてパワーアップを図ることが多く、熱
保護回路、過電圧検出回路、ＡＳＯ保護回路等他チャン
ネルからの検出信号を必要とする場合が多い。従って第
２電極層(5)でも交叉する必要が生じ、この場合第１電
極層(3)を用いてクロス配線を行っている。このクロス
配線構造は第２図に示す如く、一方の第２電極層(5)は
第１電極層(3)によりトンネルされ、他方の第２電極層
(5)は第２の絶縁膜(4)により絶縁されている。
Ｃパターンの配置を示している。ペレットの中央部には
電源(Vcc)ラインが左右に配置され、ペレットの３辺の
周辺には接地(GND) ラインが配置されている。電源ライ
ンの上側と下側にはそれぞれ１チャンネルと２チャンネ
ルのアンプ回路が形成するトランジスタ、抵抗、ダイオ
ード等の回路素子を半導体基板(1)に形成している。そ
して基板上の配化シリコンより成る第１の絶縁膜(2)上
には蒸着アルミニウムより成る第１電極層(3)を形成
し、回路素子間の接続を行い各チャンネルのアンプ回路
を構成している。斜線で示した電源ラインおよびアース
ラインも第１電極層(3)で形成される。続いて層間絶縁
をする第２の絶縁膜(4)を第１の絶縁膜(2)上に設け、そ
の上に第２電極層(5)を蒸着アルミニウムで形成してい
る。第２電極層(5)はＡ→Ａ′、Ｂ→Ｂ′、Ｃ→Ｃ′、
Ｄ→Ｄ′およびＥ→Ｅ′の如く第１電極層(3)とスルー
ホールを介して接続された所定の回路を構成する様に第
１電極層(3)とオーバーラップして設けられている。特
に２チャンネルアンプ回路を内蔵する半導体集積回路で
はＢＴＬ接続をしてパワーアップを図ることが多く、熱
保護回路、過電圧検出回路、ＡＳＯ保護回路等他チャン
ネルからの検出信号を必要とする場合が多い。従って第
２電極層(5)でも交叉する必要が生じ、この場合第１電
極層(3)を用いてクロス配線を行っている。このクロス
配線構造は第２図に示す如く、一方の第２電極層(5)は
第１電極層(3)によりトンネルされ、他方の第２電極層
(5)は第２の絶縁膜(4)により絶縁されている。
しかしながら斯る多層配線構造に於いては、基本的には
できる限り第１電極層(3)を用いて各回路素子の接続を
行いほぼ全面に配線されてしまい、第１電極層(3)で配
線できないものを第２電極層(5)で配線するのが基本的
設計ルールである。従って第２電極層(5)のクロス配線
を行う場合、第１電極層(3)に予じめトンネル用のスペ
ースを確保しなくてはならず、設計が複雑となりトンネ
ル用のスペースのためにチップ面積を大きくしなければ
ならない場合もでてくる。
できる限り第１電極層(3)を用いて各回路素子の接続を
行いほぼ全面に配線されてしまい、第１電極層(3)で配
線できないものを第２電極層(5)で配線するのが基本的
設計ルールである。従って第２電極層(5)のクロス配線
を行う場合、第１電極層(3)に予じめトンネル用のスペ
ースを確保しなくてはならず、設計が複雑となりトンネ
ル用のスペースのためにチップ面積を大きくしなければ
ならない場合もでてくる。
(ハ) 発明の目的 本発明を斯点に鑑みてなされ、設計効率の良い多層配線
を有する半導体集積回路を実現することを目的とする。
を有する半導体集積回路を実現することを目的とする。
(ニ) 発明の構成 本発明の半導体集積回路は所望の回路素子を形成した半
導体基板と該基板表面上に設けた第１の絶縁層上に配線
された第１電極層と前記第１の絶縁層を被覆する第２の
絶縁膜上に配線された第２電極層とを具備する多層配線
を有する半導体集積回路に於いて、前記第１電極層を前
記回路素子の配線を行う第１領域と前記第２電極層のク
ロス配線を行う第２領域に区分し、前記第２領域に平行
配置した第１電極層と夫々平行に延在する前記第２電極
層とを直交する様に配置する様に構成されている。
導体基板と該基板表面上に設けた第１の絶縁層上に配線
された第１電極層と前記第１の絶縁層を被覆する第２の
絶縁膜上に配線された第２電極層とを具備する多層配線
を有する半導体集積回路に於いて、前記第１電極層を前
記回路素子の配線を行う第１領域と前記第２電極層のク
ロス配線を行う第２領域に区分し、前記第２領域に平行
配置した第１電極層と夫々平行に延在する前記第２電極
層とを直交する様に配置する様に構成されている。
(ホ) 実施例 本発明に依る多層配線を有する半導体集積回路の一実施
例を第３図および第４図を参照して説明する。第３図は
２チャンネルアンプ回路を組込んだＩＣパターンの配置
を示している。
例を第３図および第４図を参照して説明する。第３図は
２チャンネルアンプ回路を組込んだＩＣパターンの配置
を示している。
半導体基板(11)には複数の島領域を設けてトランジスタ
・抵抗・ダイオード等の回路素子を集積化して形成して
いる。回路素子は夫々２チャンネルアンプ回路を形成す
るのに必要なものを組み込んでいる。
・抵抗・ダイオード等の回路素子を集積化して形成して
いる。回路素子は夫々２チャンネルアンプ回路を形成す
るのに必要なものを組み込んでいる。
第１電極層(13)は本発明の特徴とする点であり、基板(1
1)表面を覆う第１の絶縁膜(12)上に第１領域(16)と第２
領域(17)に区分して形成されている。第１領域(16)は回
路素子相互の接続を行い２チャンネルアンプ回路を形成
し、第２領域(17)は第２電極層(15)のクロス配線の接続
をしている。具体的にはペレットの中央部に電源(Vcc)
ラインが左右に二叉状に分枝して配置され、夫々のチャ
ンネルの電源ラインを形成している。ペレットの３辺の
周辺には接地(GND) ライが配置されている。電源ライン
と接地ラインとで囲まれた部分が第１領域(16)となり、
夫々のチャンネルのアンプ回路の接続を行っている。第
２領域(17)は電源ラインで囲まれた部分に形成される。
従ってペレットのほとんど大部分の面積を占める第１領
域(16)に於いては回路素子と接続して各チャンネルアン
プ回路を形成する領域として利用され、第２領域(17)に
於いては第２電極層(15)のクロス配線を行うのに必要最
少限の面積を有すれば良い。即ち第２領域(17)では電源
ラインと同様に左右方向に延在すをクロス配線に必要な
複数本のラインを一定間隔で平行に設けている。
1)表面を覆う第１の絶縁膜(12)上に第１領域(16)と第２
領域(17)に区分して形成されている。第１領域(16)は回
路素子相互の接続を行い２チャンネルアンプ回路を形成
し、第２領域(17)は第２電極層(15)のクロス配線の接続
をしている。具体的にはペレットの中央部に電源(Vcc)
ラインが左右に二叉状に分枝して配置され、夫々のチャ
ンネルの電源ラインを形成している。ペレットの３辺の
周辺には接地(GND) ライが配置されている。電源ライン
と接地ラインとで囲まれた部分が第１領域(16)となり、
夫々のチャンネルのアンプ回路の接続を行っている。第
２領域(17)は電源ラインで囲まれた部分に形成される。
従ってペレットのほとんど大部分の面積を占める第１領
域(16)に於いては回路素子と接続して各チャンネルアン
プ回路を形成する領域として利用され、第２領域(17)に
於いては第２電極層(15)のクロス配線を行うのに必要最
少限の面積を有すれば良い。即ち第２領域(17)では電源
ラインと同様に左右方向に延在すをクロス配線に必要な
複数本のラインを一定間隔で平行に設けている。
第２電極層(15)はポリイミド等より成る層間絶縁材とし
て働く第２の絶縁膜(14)上に延在され、スルーホールを
介して第１電極層(13)と接続されている。２チャンネル
アンプ回路ではＢＴＬ接続して用いることにより他チャ
ンネルからの検出信号を入力する熱保護回路、過電圧検
出回路、ＡＳＯ保護回路等が必要とされる。従って第３
図に示す如くＡ→Ａ′、Ｂ→Ｂ′、Ｃ→Ｃ′、Ｄ→
Ｄ′、Ｅ→Ｅ′等のチャンネルを越える接続を要求され
る。Ａ→Ａ′の配線はＡ点でスルーホールにより第１電
極層(13)とコンタクトした後、第２電極層(15)を電源ラ
インと直交する上下方向に延在して第１電極層(13)の第
２領域(17)上まで延在させ、そこでスルーホールを介し
て第２領域(17)のクロス配線用の１つのラインと接続し
て右方向に引き回しＡ′点からの上下方向の第２電極層
(15)と交叉する点でスルーホールを介して接続してい
る。Ｂ→Ｂ′、Ｃ→Ｃ′およびＥ→Ｅ′も同様に配線す
る。なおＤ→Ｄ′は上下方向の直線上にあるのでクロス
配線をすることなく直接接続している。
て働く第２の絶縁膜(14)上に延在され、スルーホールを
介して第１電極層(13)と接続されている。２チャンネル
アンプ回路ではＢＴＬ接続して用いることにより他チャ
ンネルからの検出信号を入力する熱保護回路、過電圧検
出回路、ＡＳＯ保護回路等が必要とされる。従って第３
図に示す如くＡ→Ａ′、Ｂ→Ｂ′、Ｃ→Ｃ′、Ｄ→
Ｄ′、Ｅ→Ｅ′等のチャンネルを越える接続を要求され
る。Ａ→Ａ′の配線はＡ点でスルーホールにより第１電
極層(13)とコンタクトした後、第２電極層(15)を電源ラ
インと直交する上下方向に延在して第１電極層(13)の第
２領域(17)上まで延在させ、そこでスルーホールを介し
て第２領域(17)のクロス配線用の１つのラインと接続し
て右方向に引き回しＡ′点からの上下方向の第２電極層
(15)と交叉する点でスルーホールを介して接続してい
る。Ｂ→Ｂ′、Ｃ→Ｃ′およびＥ→Ｅ′も同様に配線す
る。なおＤ→Ｄ′は上下方向の直線上にあるのでクロス
配線をすることなく直接接続している。
本発明の最大の特徴はクロス配線に用いる第２領域(17)
の第１電極層(13)を平行に延在させ第２電極層(15)も平
行に延在させ且つ両者を直交させる様にしている点であ
る。これにより第２電極層(15)は第２領域(17)上以外で
は全く相互にクロス配線を生ずるおそれはなくなり、第
２電極層(15)を上下方向に延在させるのみで足り極めて
設計容易となる。またクロス配線については第２電極層
(15)と第２領域(17)の第１電極層(13)が交叉する点でス
ルーホールを介して接続を行なえば足り、第２領域(17)
の第１電極層(13)をクロス配線に必要な本数平行に延在
するのみで良く、第２領域(17)の第１電極層(13)の設計
もきわめて容易である。更に重要な点はどの配線経路も
常に最短距離で結線できるのである。これにより第２電
極層(15)を曲折して迂回する必要がなく配線を最少面積
で実現できる。
の第１電極層(13)を平行に延在させ第２電極層(15)も平
行に延在させ且つ両者を直交させる様にしている点であ
る。これにより第２電極層(15)は第２領域(17)上以外で
は全く相互にクロス配線を生ずるおそれはなくなり、第
２電極層(15)を上下方向に延在させるのみで足り極めて
設計容易となる。またクロス配線については第２電極層
(15)と第２領域(17)の第１電極層(13)が交叉する点でス
ルーホールを介して接続を行なえば足り、第２領域(17)
の第１電極層(13)をクロス配線に必要な本数平行に延在
するのみで良く、第２領域(17)の第１電極層(13)の設計
もきわめて容易である。更に重要な点はどの配線経路も
常に最短距離で結線できるのである。これにより第２電
極層(15)を曲折して迂回する必要がなく配線を最少面積
で実現できる。
第４図は第３図のIV−IV線断面図であり、(11)は半導体
基板、(12)は第１の絶縁膜、(13)は第１電極層、(14)は
第２の絶縁膜、(15)は第２電極層である。第４図から明
らかな様に第２の絶縁膜(14)に第１電極層(13)に奇因す
る段差が生じる。この段差は第２電極層(15)をホトエッ
チングする場合に段差部分も露光されて第２電極層(15)
がブリッジとして残る可能性が多い。特に第１電極層(1
3)と第２電極層(15)が平行に延在される場合はブリッジ
による短絡を発生し易い。本発明では第２電極層(15)と
クロス配線に用いる第１電極層(13)とを直交して配置し
ているので斯るブリッジの発生は皆無となり、第２電極
層(15)を第１電極層(13)のパターンに関係なく配置でき
配線の実装密度を向上できる。
基板、(12)は第１の絶縁膜、(13)は第１電極層、(14)は
第２の絶縁膜、(15)は第２電極層である。第４図から明
らかな様に第２の絶縁膜(14)に第１電極層(13)に奇因す
る段差が生じる。この段差は第２電極層(15)をホトエッ
チングする場合に段差部分も露光されて第２電極層(15)
がブリッジとして残る可能性が多い。特に第１電極層(1
3)と第２電極層(15)が平行に延在される場合はブリッジ
による短絡を発生し易い。本発明では第２電極層(15)と
クロス配線に用いる第１電極層(13)とを直交して配置し
ているので斯るブリッジの発生は皆無となり、第２電極
層(15)を第１電極層(13)のパターンに関係なく配置でき
配線の実装密度を向上できる。
(ヘ) 発明の効果 本発明に依れば第２電極層(15)のクロス配線のためのス
ペースを第１電極層(13)の第２領域(17)に確保している
ので、第１電極層(13)の第１領域(16)では回路素子間の
接続のみを行なえば良く、第２電極層(15)のクロス配線
のスペースの心配なしに設計を行なえる。各々の第１領
域(16)に形成した回路素子に対しては、電源ラインを分
離して延在させることにより、第２領域(17)内の第１電
極層(13)に邪魔させることなく、第１電極層(13)にて電
源供給が可能である。
ペースを第１電極層(13)の第２領域(17)に確保している
ので、第１電極層(13)の第１領域(16)では回路素子間の
接続のみを行なえば良く、第２電極層(15)のクロス配線
のスペースの心配なしに設計を行なえる。各々の第１領
域(16)に形成した回路素子に対しては、電源ラインを分
離して延在させることにより、第２領域(17)内の第１電
極層(13)に邪魔させることなく、第１電極層(13)にて電
源供給が可能である。
また第２領域(17)の第１電極層(13)と第２電極層(15)を
夫々直交する方向に延在させるので、両電極層(13)(15)
の設計が単純化され設計のスピードアップを図れる。
夫々直交する方向に延在させるので、両電極層(13)(15)
の設計が単純化され設計のスピードアップを図れる。
更に第２領域(17)の第１電極層(13)と第２電極層(15)と
を直交させて交叉させるので、２層配線の段差に奇因す
るブリッジの発生がないので両電極層(13)(15)の実装密
度を向上でき、チップ面積の縮少化を図れる。
を直交させて交叉させるので、２層配線の段差に奇因す
るブリッジの発生がないので両電極層(13)(15)の実装密
度を向上でき、チップ面積の縮少化を図れる。
第１図は従来の多層配線を有する半導体集積回路を説明
する上面図、第２図は一般的なクロス配線を説明する断
面図、第３図は本発明に依る多層配線を有する半導体集
積回路を説明する上面図、第４図は第３図のIV−IV線断
面図である。 (11)は半導体基板、(12)は第１の絶縁膜、(13)は第１電
極層、(14)は第２の絶縁膜、(15)は第２電極層、(16)は
第１領域、(17)は第２領域である。
する上面図、第２図は一般的なクロス配線を説明する断
面図、第３図は本発明に依る多層配線を有する半導体集
積回路を説明する上面図、第４図は第３図のIV−IV線断
面図である。 (11)は半導体基板、(12)は第１の絶縁膜、(13)は第１電
極層、(14)は第２の絶縁膜、(15)は第２電極層、(16)は
第１領域、(17)は第２領域である。
Claims (1)
- 【請求項１】所望の回路素子を形成した半導体基板と該
基板表面上に設けた第１の絶縁膜上に配線された第１の
電極層と前記第１電極層上を被覆する第２の絶縁膜上に
配線された第２電極層とを具備する多層配線を有する半
導体集積回路に於て、 前記第１電極層で形成され同電位が与えられる２本の電
源ラインを前記半導体基板のほぼ中央に互いに略平行に
延在し、 前記２本の電源ラインの外側を第１領域、電源ラインで
挟まれた領域を第２領域とし、 前記第１電極層は前記第１領域において前記回路素子間
の接続を行い、前記第２領域において前記電源ラインと
平行に複数本延在して前記第２電極層のクロス用配線を
形成し、 前記第２領域を横断して前記第１領域間の接続を行う第
２電極層を前記クロス用配線を介してクロス接続し且つ
前記第１電極層のクロス用配線と直交するように配置し
たことを特徴とする半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062495A JPH0630356B2 (ja) | 1984-03-29 | 1984-03-29 | 多層配線を有する半導体集積回路 |
| DE8585103637T DE3579344D1 (de) | 1984-03-29 | 1985-03-27 | Integrierter halbleiter-schaltkreis mit mehrschichtigen verbindungen. |
| EP85103637A EP0158222B1 (en) | 1984-03-29 | 1985-03-27 | Semiconductor integrated circuit having multiple-layered connection |
| KR1019850002015A KR900000167B1 (ko) | 1984-03-29 | 1985-03-27 | 다층배선을 가진 반도체 집적회로 |
| US06/894,381 US4694320A (en) | 1984-03-29 | 1986-08-07 | Semiconductor integrated circuit having multiple-layered connection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062495A JPH0630356B2 (ja) | 1984-03-29 | 1984-03-29 | 多層配線を有する半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60206048A JPS60206048A (ja) | 1985-10-17 |
| JPH0630356B2 true JPH0630356B2 (ja) | 1994-04-20 |
Family
ID=13201801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59062495A Expired - Lifetime JPH0630356B2 (ja) | 1984-03-29 | 1984-03-29 | 多層配線を有する半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630356B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5321584A (en) * | 1976-08-12 | 1978-02-28 | Toshiba Corp | Wiring system of semiconductor device |
| JPS58121645A (ja) * | 1982-01-12 | 1983-07-20 | Ricoh Co Ltd | 集積回路装置の相互配線形成方法 |
-
1984
- 1984-03-29 JP JP59062495A patent/JPH0630356B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60206048A (ja) | 1985-10-17 |
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