JP3147872B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、斜めビット線を採用する半導体記憶装置
に関する。

【０００２】

【従来の技術】従来、ＤＲＡＭ（ダイナミックランダム
アクセスメモリ）の高集積化にともないスタック型のメ
モリセル構造のＤＲＡＭが提案され、この要請に応える
ために、例えば、特開平４−２７９０５５号の図５に開
示されているように、斜めビット線を用いたＤＲＡＭが
採用されている。

【０００３】図３、図４及び図５を用いて、ＤＲＡＭの
セル構造について説明する。図３（ａ）は、従来提案さ
れたスタック型のメモリセル構造のＤＲＡＭにおけるセ
ル構成図の平面図であり、詳しくは、８ｆ2スタック型
オープンビット線構成のメモリセルについて示してあ
り、見やすいように一部省略してある。同図において、
１３６は平面形状が凸型の素子領域であり、互い違いに
配列されている。一つのビット線コンタクト１３７を二
つのメモリセルで共有するため、ワード線１３４は一つ
の素子領域１３６に対して２本交わり、１本のビット線
１３５が両側の素子領域１３６の凸部でコンタクトをと
る構成となっている。ここで、ワード線１３４とビット
線１３５は直角に配線されている。

【０００４】１３３はサブワードドライバであり、ワー
ド線１３４が接続される。サブワードドライバ１３３
は、ワード線１３４の両側に設けられている。１３２は
センスアンプであり、ビット線１３５が接続されてお
り、図４に示すように、センスアンプ１３２の両側に、
多数の素子領域１３６から構成されるセルアレイ１３１
が配置されている。上記構成により、セルアレイ１３１
は長方形となり、セルアレイ１３１に隣接されたセンス
アンプ１３２とサブワードドライバ１３３も細長い長方
形となっている。

【０００５】しかし、このセルアレイ１３１は、素子領
域１３６の特殊な形状のために空き領域が大きく、この
空き領域を少なくして、さらに、小型化されたセルアレ
イ１３１とすることが課題であった。

【０００６】これに対し、特開平４−２７９０５５号の
公報により開示された斜めビット線を採用したセル構造
においては、空き領域を有効利用し、セルアレイ１３１
を小型化するために、素子領域１３６とビット線１３５
が斜めに交わるようにした構成として、前記課題を解消
するようにしている。図３（ｂ）は、特開平４−２７９
０５５号のセル構成図の平面図を示しており、素子領域
１３６は、スペースを有効に利用しつつ、容量部を大き
くとるために、たとえば、ビット線１３５と約３０度の
角度で斜めに交錯している。これにより、従来のＤＲＡ
Ｍのセルアレイ構成では、最小寸法をｆとすると、１メ
モリセルあたりの面積は、８ｆ2であるが、特開平４−
２７９０５５号において、前記斜めビット線を用いたＤ
ＲＡＭにおいては、６．２ｆ2と、１メモリセルあたり
の面積では７８％に縮小することができた。

【０００７】この斜めビット線の技術を用いたＤＲＡＭ
の全体的構成について、図５を用いて説明する。図５
は、従来のＤＲＡＭの要部拡大図を示しており、１３１
は多数の素子領域１３６から構成されるセルアレイであ
る。セルアレイ１３１は、ワード線１３４とビット線１
３５の交わる角度を有する平行四辺形となる。また、セ
ルアレイ１３１に隣接されたサブワードドライバ１３３
も、スペースを有効に利用するために細長い平行四辺形
としている。

【０００８】また、センスアンプ１３２の両側に隣接し
て配置される二つのセルアレイ１３１は、スペースを有
効に利用するため、センスアンプ１３２に対し線対称な
平行四辺形としてある。サブワードドライバ１３３につ
いても、同様である。１３０はセル面であり、多数のセ
ルアレイ１３１、センスアンプ１３２及びサブワードド
ライバ１３３から構成されている。これらは、スペース
を有効利用するために、隣接して配置されている。

【０００９】１５０はカラムリダンダンシ論理回路であ
り、カラムリダンダンシ用ヒューズ回路１５１からの信
号により、所望の冗長センスアンプ１２２が選択され、
カラムの置換が行われる。

【００１０】１２１は冗長アレイであり、多数のカラム
冗長セルをブロック配置（集中配置）してある。ここ
で、冗長アレイ１２１もセルアレイ１３１と同様の平行
四辺形の形状となる。冗長アレイ１２１も、セルアレイ
１３１と同様にスペースを有効利用するために、隣接し
て配置されている。冗長アレイ１２１は上記のように構
成されているため、セル面１３０の端部のセルアレイ１
３１端に、具体的には、冗長アレイ１２１に隣接するサ
ブワードドライバ１３３により形成される空き領域１３
８ができてしまい、この空き領域１３８が、有効に利用
されていない。

【００１１】１４０はＸデコーダであり、セル面間に配
置してあり、Ｘ選択線をデコードする。セル面１３０の
端部のセルアレイ１３１端に、具体的には、セルアレイ
１３１に隣接するサブワードドライバ１３３により形成
される二つの空き領域１３８ｂができてしまい、有効に
利用されていないとともに、この空き領域により、チッ
プサイズが大きくなっていた。ここで、空き領域１３８
ｂは、平行四辺形のサブワードドライバ１３３の斜辺を
斜辺とする直角三角形の形状であり、二つの空き領域１
３８ｂは、点対称の位置関係にある。

【００１２】

【発明が解決しようとする課題】近年、現状より大きな
記憶容量の半導体記憶装置を開発するために、半導体記
憶装置を小型化することが要求されている。しかしなが
ら、上述の斜めビット線を採用したＤＲＡＭにおいて
は、１メモリセルあたりの面積は縮小できるものの、斜
めビット線を用いることにより、セルアレイの端に空き
領域ができてしまうため、ＤＲＡＭ全体のチップサイズ
としては必ずしも小さくならず、斜めビット線を採用し
た効果が十分に現れないといった問題がある。

【００１３】本発明は、上記の問題を解決すべくなされ
たものであり、セルアレイの端の空き領域を有効に利用
することにより、チップサイズの小さな半導体記憶装置
の提供を目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１記載の半導体記憶装置は、複数個
のメモリセルが、これらメモリセルと接続したビット線
を入力端子としてセンスアンプの両側に配置され、か
つ、素子領域と前記ビット線の両方が、ワード線に対し
て斜めに交わる半導体記憶装置において、前記メモリセ
ルからなるセルアレイ端の少なくとも一つ以上の空き領
域に、ヒューズ回路の少なくとも一部が配置された構成
としている。これにより、通過配線の規制が要求される
ヒューズ回路を、前記空き領域に配置することにより、
スペースを有効利用することができ、チップサイズを小
型化することができる。

【００１５】請求項２記載の発明は、複数個のメモリセ
ルが、これらメモリセルと接続したビット線を入力端子
としてセンスアンプの両側に配置され、かつ、素子領域
と前記ビット線の両方が、ワード線に対して斜めに交わ
る半導体記憶装置において、前記メモリセルからなるセ
ルアレイ端の少なくとも一つ以上の空き領域に、電源の
安定化容量の少なくとも一部が配置された構成としてい
る。これにより、電源の安定化容量を空き領域に配置で
きるので、チップサイズを小型化することができる。

【００１６】請求項３記載の発明は、複数個のメモリセ
ルが、これらメモリセルと接続したビット線を入力端子
としてセンスアンプの両側に配置され、かつ、素子領域
と前記ビット線の両方が、ワード線に対して斜めに交わ
る半導体記憶装置において、前記メモリセルからなるセ
ルアレイ端の少なくとも一つ以上の空き領域に、ヒュー
ズ回路の少なくとも一部と電源の安定化容量の少なくと
も一部が配置された構成としている。これにより、ヒュ
ーズ回路と電源の安定化容量を空き領域に、効率良く配
置できるので、チップサイズを小型化することができ
る。

【００１７】請求項４記載の発明は、複数個のメモリセ
ルが、これらメモリセルと接続したビット線を入力端子
としてセンスアンプの両側に配置され、かつ、素子領域
と前記ビット線の両方が、ワード線に対して斜めに交わ
る半導体記憶装置において、前記メモリセルからなるセ
ルアレイ端の少なくとも一つ以上の空き領域に、Ｘデコ
ーダの少なくとも一部が配置された構成としている。こ
れにより、Ｘデコーダを空き領域に、効率良く配置でき
るので、チップサイズを小型化することができる。

【００１８】請求項５記載の発明は、請求項１〜４のい
ずれか一項記載の半導体記憶装置において、前記セルア
レイから構成される少なくとも一つ以上のセル面の端部
にカラム冗長セルを集中配置した冗長アレイを設け、こ
の冗長アレイと隣接してカラムリダンダンシ論理回路を
設け、前記冗長アレイ端の空き領域に、カラムリダンダ
ンシ用ヒューズ回路を設けた構成としている。これによ
り、カラムリダンダンシ論理回路、冗長アレイ、カラム
リダンダンシ用ヒューズ回路が空き領域を効率よく利用
した配置となり、チップサイズを小型化することができ
る。さらに、カラムリダンダンシ用ヒューズ回路を用い
ることにより、カラム冗長セルの増加にも対応できる。

【００１９】請求項６記載の発明は、請求項５記載の半
導体記憶装置において、前記カラムリダンダンシ論理回
路に隣接するセルアレイ端の少なくとも一つ以上の空き
領域に、電源用ヒューズ回路または電源の安定化容量の
少なくとも一方の少なくとも一部が配置された構成とし
ている。これにより、カラムリダンダンシ論理回路に隣
接するセルアレイ端の空き領域をも有効に利用できる。

【００２０】請求項７記載の発明は、請求項５または６
記載の半導体記憶装置において、前記カラムリダンダン
シ論理回路の両側に、前記冗長アレイを設けて、これら
冗長アレイ端の空き領域に、カラムリダンダンシ用ヒュ
ーズ回路を設けた構成としている。これにより、カラム
リダンダンシ論理回路の両側に、冗長アレイ、カラムリ
ダンダンシ用ヒューズ回路を効率良く配置可能となる。

【００２１】請求項８記載の発明は、請求項５、６また
は７記載の半導体記憶装置において、前記半導体記憶装
置の外周部と隣接する前記セルアレイ端の少なくとも一
つ以上の空き領域に、電源用ヒューズ回路または電源の
安定化容量の少なくとも一方の少なくとも一部が配置さ
れた構成としている。これにより、半導体記憶装置の外
周部の空き領域も有効に利用することができる。

【００２２】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。なお、参照する図面
は、この発明が理解できる程度に各構成成分の大きさ、
形状および配置関係を概略的に示してあるに過ぎない。
したがって、この発明は図示例にのみ限定されるもので
はない。

【００２３】＜第１の実施の形態＞以下、本発明の第一
実施の形態について図面を参照して説明する。図１は、
第一実施形態に係るＤＲＡＭの平面図で、（ａ）はブロ
ック図を、（ｂ）は要部拡大図を示している。同図にお
いて、１００は２５６ＭｂＤＲＡＭであり、８個の３２
Ｍｂセル面１３０を２行４列で配置し、その行間に周辺
回路１１０を有する構造としてある。

【００２４】周辺回路１１０は、電源回路、制御回路、
データ入出力回路、ロウリダンダンシ用ヒューズ回路、
電源回路用ヒューズ回路、電源の安定化容量、論理回路
等その他必要な回路から構成されている。ここで、周辺
回路１１０は、接続信号の配線の関係からＤＲＡＭ１０
０を上下に仕切るように配置されている。

【００２５】３２Ｍｂセル面１３０は、２５０個の１２
８Ｋｂのセルアレイ１３１とサブワードドライバ１３３
とセンスアンプ１３２から構成されている。セルアレイ
１３１は、斜めビット線を採用しており、図１（ｂ）に
示すように平行四辺形となる。セルアレイ１３１の形状
は、２種類あり、一つの平行四辺形（上辺が右に傾いた
平行四辺形）ともう一つはこの平行四辺形の鏡像の平行
四辺形（上辺が左に傾いた平行四辺形）であり、セルア
レイ１３１がそれぞれセンスアンプ１３２の上辺と下辺
に、隣接して配置されている。

【００２６】サブワードドライバ１３３は、セルアレイ
１３１の形状に対応した平行四辺形の形状であり、スペ
ースを有効に利用するために、セルアレイ１３１の斜辺
に隣接して配置されている。

【００２７】１４０はＸデコーダであり、第１列と第２
列のセル面１３０間と第３列と第４列のセル面１３０間
に配置されている。Ｘデコーダ１４０は、サブワードド
ライバ１３３の平行四辺形の斜辺と隣接して空き領域１
３８を有効利用することにより、平行四辺形の形状とし
てある。図５に示したように、二つの空き領域１３８ｂ
は点対称の位置関係であることに着目し、Ｘデコーダを
平行四辺形とすることにより、二つの空き領域１３８ｂ
を有効利用することができた。これにより、チップサイ
ズの小型化をすることができる。

【００２８】１５０はカラムリダンダンシ論理回路であ
り、長方形の形状としてあり、第２列と第３列のセル面
１３０間に配置している。カラムリダンダンシ論理回路
１５０が、カラムリダンダンシ用ヒューズ回路１５１か
らの信号を入力し、所望の冗長センスアンプ１３２を選
択することにより、カラムの置換が行われる。

【００２９】ＤＲＡＭ１００のカラム冗長セルは、第２
列のセル面１３０の右側にブロック配置（集中配置）さ
れている。１２０はカラム冗長セル面であり、冗長アレ
イ１２１とサブワードドライバ１３３及び冗長センスア
ンプ１２２から構成されている。また、冗長アレイ１２
１は、多数のカラム冗長セルから構成してある。冗長セ
ンスアンプ１２２は、センスアンプ１３２と同様に、冗
長アレイ１２１間に配置されている。このカラム冗長セ
ル面１２０は、不良メモリセルを冗長するためのもので
あり、基本的な構造は、セル面１３０と同様である。ま
た、カラム冗長セル面１２０とセル面１３０との間に、
空き領域１３８ができないように、カラム冗長セル面１
２０は、セル面１３０と隣接して配置してある。

【００３０】１３８は空き領域であり、具体的には、セ
ンスアンプ１３２の上下に配置された冗長アレイ１２１
の右側端に隣接するサブワードドライバ１３３右側の二
つの斜辺から形成される台形状の空き領域となってい
る。

【００３１】さらに、１５１はカラムリダンダンシ用ヒ
ューズ回路であり、この空き領域１３８に配置してあ
る。カラムリダンダンシ用ヒューズ回路１５１は、アド
レス信号を入力し、ヒューズ情報との合致信号を出力す
るだけであり、接続される配線が少ないという特徴を有
している。

【００３２】一般に、ヒューズ回路は、レーザ等による
切断を必要とするため、配線レイアウト上ヒューズ回路
の上に配線することはできない。さらに、レーザ等によ
る切断では切断時の加工位置精度を考慮して、加工ミス
を防止するために、一定の余裕範囲を設ける必要があ
る。この点、空き領域１３８は、本来、通過配線が存在
しない領域であり、レーザ加工を必要とするカラムリダ
ンダンシ用ヒューズ回路１５１を配置するのに好適な空
き領域１３８である。

【００３３】また、空き領域１３８を利用するときは、
たとえば、配置したい回路はその空き領域に収まるが、
回路への配線の取り回しができないといったことがない
ように、総合的に判断する必要がある。つまり、空き領
域１３８に論理回路の一部を配置した場合、他の回路と
の信号出力が必要となり、周辺回路１１０との信号接続
が必要となり、その配線がセルアレイ１３１を通過でき
ないため、新たな配線領域が必要となり、結果的に小型
化ができなくなることもある。この点、カラムリダンダ
ンシ用ヒューズ回路１５１は、接続される配線が少ない
ために、配線を取り回しができなくなるといった心配は
なく、カラムリダンダンシ論理回路１５０とカラム冗長
セル面１２０とに隣接して配置されることによって、配
線の取り回しは、極めて容易となる。

【００３４】従来例においては、図５に示すように、カ
ラムリダンダンシ論理回路１５０の領域内に、カラムリ
ダンダンシ用ヒューズ回路１５１を配置していた。カラ
ムリダンダンシ用ヒューズ回路１５１は、レーザ加工を
必要とするために、回路自体の配置面積の他に余裕範囲
を必要とする。よって、カラムリダンダンシ論理回路１
５０の領域は大きくなっていた。

【００３５】これに対し、カラムリダンダンシ用ヒュー
ズ回路１５１を空き領域１３８に配置することにより、
カラムリダンダンシ論理回路１５０からカラムリダンダ
ンシ用ヒューズ回路１５１が無くなり、カラムリダンダ
ンシ論理回路１５０の領域は、大幅に小型化された。

【００３６】以上説明したように、本実施例のカラムリ
ダンダンシ用ヒューズ回路１５１を、空き領域１３８に
配置することは、空き領域１３８を有効に利用し、カラ
ムリダンダンシ論理回路１５０を小さくすることができ
る。また、Ｘデコーダを平行四辺形とすることにより、
空き領域１３８ｂを有効に利用することができる。この
ように、空き領域１３８および空き領域１３８ｂを利用
することにより、ＤＲＡＭ１００を小型化することがで
きる。

【００３７】＜第２の実施の形態＞以下、本発明の第二
実施の形態について図面を参照して説明する。図２は、
第二実施形態に係るＤＲＡＭの平面図で、（ａ）はブロ
ック図を、（ｂ）は要部拡大図を示している。同図にお
いては、ＤＲＡＭ１００の基本構造は、第一実施形態と
同様であるが、カラムリダンダンシ論理回路１５０の両
側にカラム冗長セル面１２０を有し、カラム冗長セル面
１２０の端の空き領域１３８にカラムリダンダンシ用ヒ
ューズ回路１５１を有している。

【００３８】カラムリダンダンシ論理回路１５０の両側
のカラム冗長セル面１２０とカラムリダンダンシ用ヒュ
ーズ回路１５１の基本的構造は、左右対象としてあり、
冗長アレイ１２１を増加した構成としている。つまり、
第一実施形態においては、カラムリダンダンシ論理回路
１５０の左側に配置したセルアレイ１３１端の空き領域
１３８を利用したが、右側に配置したセルアレイ１３１
端の空き領域１３８をも利用することによりスペースを
効率良く利用し、冗長アレイ１２１を増加することがで
きる。

【００３９】さらに第１列のセル面１３０左側の空き領
域１３８及び第４列のセル面１３０右側の空き領域１３
８に、電源回路用ヒューズ回路１６０と電源の安定化容
量１７０を配置した構造としてある。第一列のセル面１
３０左側のセルアレイ１３１端に生じる空き領域１３８
は、正確には、セルアレイ１３１の左側端に隣接するサ
ブワードドライバ１３３左側の二つの斜辺にて形成され
る三角の空き領域１３８ａ及びサブワードドライバ１３
３左側の斜辺を斜辺とする直角三角形の空き領域１３８
ｂである。

【００４０】電源回路用ヒューズ回路１６０は、空き領
域１３８ａに配置されている。電源回路用ヒューズ回路
１６０は、レーザ加工により加工されるので、この空き
領域１３８ａに配置することにより、スペースを有効に
利用することができる。電源の安定化容量１７０は、空
き領域１３８ａ及び１３８ｂに配置されている。電源の
安定化容量１７０は、各電源線の電圧レベルを安定に保
つために、小さな容量で分散して配置されるため、空き
領域１３８ａ及び１３８ｂ内に複数個配置している。電
源の安定化容量１７０は、小さいため、電源回路用ヒュ
ーズ回路１６０が配置されている空き領域１３８ａにも
配置されている。また、電源回路用ヒューズ回路１６０
と電源の安定化容量１７０に接続される配線は少ないの
で、電源回路用ヒューズ回路１６０と電源の安定化容量
１７０は、空き領域１３８ａ及び１３８ｂに容易に配置
できる。

【００４１】従来例においては、図示していないが、電
源回路用ヒューズ回路１６０と電源の安定化容量１７０
は、周辺回路１１０等の領域に配置されていたが、空き
領域１３８ａ及び１３８ｂに移動することにより、周辺
回路１１０の領域を小型化できる。

【００４２】上記構成とすることにより、スペースを有
効に利用しつつ、必要に応じて複数の電源回路用ヒュー
ズ回路１６０と多数の電源の安定化容量１７０をＤＲＡ
Ｍ１００の両端に配置することにより、周辺回路１１０
の各回路との配線を行なう上で、配線が容易となり、か
つスペースを有効に利用した配線が可能となる。

【００４３】このように、第二実施形態においては、斜
めビット線を採用することにより発生する全ての空き領
域１３８を有効に利用することができ、ＤＲＡＭ１００
を小型化することができる。

【００４４】上述した実施の形態においては、この発明
を特定の条件で構成した例について説明したが、この発
明は、様々の変更例を含むものである。たとえば、上述
した実施の形態においては、空き領域には、カラムリダ
ンダンシ用ヒューズ回路１５１及び電源回路用ヒューズ
回路１６０を配置した例について説明したが、他のヒュ
ーズ回路でも良い。また、各部の空き領域に配置するヒ
ューズ回路及び電源の安定化容量の組み合わせは、上記
実施例に限定されるものではなく、適当に配置変更する
ことができる。さらに、たとえば、一つの空き領域に同
じ種類または異なる種類のヒューズ回路を複数配置した
り、ヒューズ回路と電源の安定化容量を配置しても良
い。

【００４５】さらに、素子領域１３６とビット線１３５
が斜めに交錯する角度は、素子領域１３６の形状および
生産プロセス上の制限から、約３０度に限定されるもの
ではない。

【００４６】

【発明の効果】以上、詳細に説明したように、この発明
によれば、斜めビット線を用いた半導体記憶装置のセル
アレイ端の空き領域を有効に利用することにより、チッ
プサイズの小さな半導体記憶装置を提供することができ
る。さらに、現状より大きな記憶容量の半導体記憶装置
の開発を進める上で、たとえば、カラム冗長セルを増加
する必要が生じた場合には、カラムリダンダンシ論理回
路の両側にカラム冗長アレイを増加することによって、
容易に対応可能であり、また、半導体記憶装置の外周部
に配置されたセルアレイ端の空き領域を有効利用するこ
とによっても、半導体記憶装置の小型化を行なうことが
できる。

【図面の簡単な説明】

【図１】図１は、第一実施形態に係るＤＲＡＭの平面図
で、（ａ）はブロック図を、（ｂ）は要部拡大図を示し
ている。

【図２】図２は、第二実施形態に係るＤＲＡＭの平面図
で、（ａ）はブロック図を、（ｂ）は要部拡大図を示し
ている。

【図３】図３は、ＤＲＡＭのセル構成図の平面図で、
（ａ）はスタック型のセル構成図の平面図を、（ｂ）は
特開平４−２７９０５５号のセル構成図の平面図を示し
ている。

【図４】図４は、スタック型のＤＲＡＭの要部拡大図を
示している。

【図５】図５は、従来のＤＲＡＭの要部拡大図を示して
いる。

【符号の説明】

１ 半導体記憶装置 １００ ＤＲＡＭ １１０ 周辺回路 １２０ カラム冗長セル面 １２１ 冗長アレイ １３０ セル面（３２Ｍｂ） １３１ セルアレイ（１２８Ｋｂ） １３２ センスアンプ（ＳＡ） １３３ サブワードドライバ（ＷＤ） １３４ ワード線 １３５ ビット線 １３６ 素子領域 １３７ ビット線コンタクト １３８ 空き領域 １３８ａ 三角状空き領域 １３８ｂ 直角三角状空き領域 １４０ Ｘデコーダ １５０ カラムリダンダンシ論理回路 １５１ カラムリダンダンシ用ヒューズ回路 １６０ 電源回路用ヒューズ回路 １７０ 電源の安定化容量

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 G11C 11/401 G11C 11/413 G11C 29/00 603 H01L 21/8242

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 複数個のメモリセルが、これらメモリセ
   ルと接続したビット線を入力端子としてセンスアンプの
   両側に配置され、かつ、素子領域と前記ビット線の両方
   が、ワード線に対して斜めに交わる半導体記憶装置にお
   いて、 前記メモリセルからなるセルアレイ端の少なくとも一つ
   以上の空き領域に、ヒューズ回路の少なくとも一部が配
   置されたことを特徴とする半導体記憶装置。
2. 【請求項２】 複数個のメモリセルが、これらメモリセ
   ルと接続したビット線を入力端子としてセンスアンプの
   両側に配置され、かつ、素子領域と前記ビット線の両方
   が、ワード線に対して斜めに交わる半導体記憶装置にお
   いて、 前記メモリセルからなるセルアレイ端の少なくとも一つ
   以上の空き領域に、電源の安定化容量の少なくとも一部
   が配置されたことを特徴とする半導体記憶装置。
3. 【請求項３】 複数個のメモリセルが、これらメモリセ
   ルと接続したビット線を入力端子としてセンスアンプの
   両側に配置され、かつ、素子領域と前記ビット線の両方
   が、ワード線に対して斜めに交わる半導体記憶装置にお
   いて、 前記メモリセルからなるセルアレイ端の少なくとも一つ
   以上の空き領域に、ヒューズ回路の少なくとも一部と電
   源の安定化容量の少なくとも一部が配置されたことを特
   徴とする半導体記憶装置。
4. 【請求項４】 複数個のメモリセルが、これらメモリセ
   ルと接続したビット線を入力端子としてセンスアンプの
   両側に配置され、かつ、素子領域と前記ビット線の両方
   が、ワード線に対して斜めに交わる半導体記憶装置にお
   いて、 前記メモリセルからなるセルアレイ端の少なくとも一つ
   以上の空き領域に、Ｘデコーダの少なくとも一部が配置
   されたことを特徴とする半導体記憶装置。
5. 【請求項５】 前記セルアレイから構成される少なくと
   も一つ以上のセル面の端部にカラム冗長セルを集中配置
   した冗長アレイを設け、この冗長アレイと隣接してカラ
   ムリダンダンシ論理回路を設け、前記冗長アレイ端の空
   き領域に、カラムリダンダンシ用ヒューズ回路を設けた
   ことを特徴とする請求項１〜４のいずれか一項記載の半
   導体記憶装置。
6. 【請求項６】 前記カラムリダンダンシ論理回路に隣接
   するセルアレイ端の少なくとも一つ以上の空き領域に、
   電源用ヒューズ回路または電源の安定化容量の少なくと
   も一方の少なくとも一部が配置されたことを特徴とする
   請求項５記載の半導体記憶装置。
7. 【請求項７】 前記カラムリダンダンシ論理回路の両側
   に、前記冗長アレイを設けて、これら冗長アレイ端の空
   き領域に、カラムリダンダンシ用ヒューズ回路を設けた
   ことを特徴とする請求項５または６記載の半導体記憶装
   置。
8. 【請求項８】 前記半導体記憶装置の外周部と隣接する
   前記セルアレイ端の、電源用ヒューズ回路または電源の
   安定化容量の少なくとも一方の少なくとも一部が配置さ
   れたことを特徴とする請求項５，６または７のいずれか
   一項記載の半導体記憶装置。